JP2001005639A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
- Publication number
- JP2001005639A JP2001005639A JP11173554A JP17355499A JP2001005639A JP 2001005639 A JP2001005639 A JP 2001005639A JP 11173554 A JP11173554 A JP 11173554A JP 17355499 A JP17355499 A JP 17355499A JP 2001005639 A JP2001005639 A JP 2001005639A
- Authority
- JP
- Japan
- Prior art keywords
- exception
- instruction
- information
- floating
- right bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【課題】 従来の浮動小数点演算装置では、状態レジ
スタに複数の情報が混在する場合に、不要な待ち時間が
発生する欠点がある。 【解決手段】 それぞれ独立して命令を実行する複数
の演算器を有し、各演算器毎にその演算器の命令が発行
された時にセットされ、他の演算器の命令が発行された
時にリセットされる例外要因の更新権ビットを持たせ
る。これにより、例外要因の更新権ビットがセットされ
ている演算器によって出力された例外要因のみを更新可
能とする。
スタに複数の情報が混在する場合に、不要な待ち時間が
発生する欠点がある。 【解決手段】 それぞれ独立して命令を実行する複数
の演算器を有し、各演算器毎にその演算器の命令が発行
された時にセットされ、他の演算器の命令が発行された
時にリセットされる例外要因の更新権ビットを持たせ
る。これにより、例外要因の更新権ビットがセットされ
ている演算器によって出力された例外要因のみを更新可
能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、浮動小数点演算装
置に関する。
置に関する。
【０００２】
【従来の技術】ＩＥＥＥ７５４に準拠した浮動小数点演
算器を構成する場合には、浮動小数点演算結果である例
外要因情報と、そのフラグ情報を持つことが規定されて
いる。図３は、従来の浮動小数点演算装置の構成を示す
図である。浮動小数点演算装置は、例えば加減算器１
０、掛け算器１２、割り算器／平方根１４の３つの演算
器で構成され、それぞれの演算器は独立して動作てい
る。そして、各演算器１０、１２、１４から出力される
例外要因情報とそのフラグ情報は、それぞれＯＲゲート
１６、１８を介して１つの状態レジスタ２０に格納され
る構成となっている。また、状態レジスタ２０には、各
演算器１０、１２、１４のＭステージから出力される信
号をＯＲゲート２２でＯＲされた出力がイネーブル信号
として入力されている。この場合、状態レジスタ２０の
フラグ情報は、順不同に更新されて良いが、例外要因情
報は最後に実行された命令の例外情報でなければならな
い制約がある。この為、例外要因情報はレジスタ単位で
更新するといずれかを更新する可能性がある場合は、前
の命令が完了するまで次の命令の実行が出来なくなる問
題が生じていた。それを解決するために、後の実行命令
に待ちを入れる必要があった。
算器を構成する場合には、浮動小数点演算結果である例
外要因情報と、そのフラグ情報を持つことが規定されて
いる。図３は、従来の浮動小数点演算装置の構成を示す
図である。浮動小数点演算装置は、例えば加減算器１
０、掛け算器１２、割り算器／平方根１４の３つの演算
器で構成され、それぞれの演算器は独立して動作てい
る。そして、各演算器１０、１２、１４から出力される
例外要因情報とそのフラグ情報は、それぞれＯＲゲート
１６、１８を介して１つの状態レジスタ２０に格納され
る構成となっている。また、状態レジスタ２０には、各
演算器１０、１２、１４のＭステージから出力される信
号をＯＲゲート２２でＯＲされた出力がイネーブル信号
として入力されている。この場合、状態レジスタ２０の
フラグ情報は、順不同に更新されて良いが、例外要因情
報は最後に実行された命令の例外情報でなければならな
い制約がある。この為、例外要因情報はレジスタ単位で
更新するといずれかを更新する可能性がある場合は、前
の命令が完了するまで次の命令の実行が出来なくなる問
題が生じていた。それを解決するために、後の実行命令
に待ちを入れる必要があった。
【０００３】図４、図５は上述した従来の動作を示すの
もで、図４は、オーバーラップさせた場合の例を示し、
図５は待ちを入れた場合を示す。図４、図５において、
Ｄは命令のデコードステージ、Ｅ１は第１の演算ステー
ジ、Ｅ２は第２の演算ステージ、Ｍは例外検出ステー
ジ、Ｗは演算結果の書き戻しステージを示す。例えば、
図４の例では割り算命令と加算命令とが並列実行される
場合において、最後の命令が加算命令であったとする
と、両命令は割り算器１４と加減算器１０によって同時
に実行される。上記命令の処理速度は加減算器１０の方
が早く終了し、そのＭステージで出力される例外要因情
報はＯＲゲート１６を介して状態レジスタ２０に入力さ
れ、同じくＭステージのイネーブル信号によって状態レ
ジスタ２０の例外要因情報が更新される。その後、割り
算器１４の割り算命令処理が終了して、そのＭステージ
にて出力される例外情報は同様な手順で状態レジスタ２
０に記憶される。この場合、演算器の処理速度の違いに
より、加算命令の例外要因情報の上に、割り算命令の例
外要因情報が上書きされてしまうことになる。この為、
最後に実行された加算命令であるにもかかわらず、例外
要因情報が正しく記憶されない問題が発生する。
もで、図４は、オーバーラップさせた場合の例を示し、
図５は待ちを入れた場合を示す。図４、図５において、
Ｄは命令のデコードステージ、Ｅ１は第１の演算ステー
ジ、Ｅ２は第２の演算ステージ、Ｍは例外検出ステー
ジ、Ｗは演算結果の書き戻しステージを示す。例えば、
図４の例では割り算命令と加算命令とが並列実行される
場合において、最後の命令が加算命令であったとする
と、両命令は割り算器１４と加減算器１０によって同時
に実行される。上記命令の処理速度は加減算器１０の方
が早く終了し、そのＭステージで出力される例外要因情
報はＯＲゲート１６を介して状態レジスタ２０に入力さ
れ、同じくＭステージのイネーブル信号によって状態レ
ジスタ２０の例外要因情報が更新される。その後、割り
算器１４の割り算命令処理が終了して、そのＭステージ
にて出力される例外情報は同様な手順で状態レジスタ２
０に記憶される。この場合、演算器の処理速度の違いに
より、加算命令の例外要因情報の上に、割り算命令の例
外要因情報が上書きされてしまうことになる。この為、
最後に実行された加算命令であるにもかかわらず、例外
要因情報が正しく記憶されない問題が発生する。
【０００４】これを解決するために、図５に示す例で
は、加算命令のＥ１ステージに待ち（ＳＴＡＬＬ）を挿
入する。そして、割り算命令のＥ２ステージが終了後、
加算命令のＥ１ステージが実行され、同様にＭステージ
で例外情報を状態レジスタ２０に記憶する。この結果、
図４に示した割り算命令によって出力される例外要因情
報が上書きされることがなくなるが、加算命令の処理が
遅れる欠点が発生する。
は、加算命令のＥ１ステージに待ち（ＳＴＡＬＬ）を挿
入する。そして、割り算命令のＥ２ステージが終了後、
加算命令のＥ１ステージが実行され、同様にＭステージ
で例外情報を状態レジスタ２０に記憶する。この結果、
図４に示した割り算命令によって出力される例外要因情
報が上書きされることがなくなるが、加算命令の処理が
遅れる欠点が発生する。
【０００５】
【発明が解決しようとする課題】上述したように、従来
の浮動小数点演算装置では、状態レジスタに複数の情報
が混在する場合に、不要な待ち時間が発生する欠点があ
る。本発明は上記欠点を解決するためになされたもの
で、状態レジスタ内に複数の情報が混在する場合は、各
々の命令に情報の更新権を持たせることによって複数の
命令をオーバーラップして実行出来る浮動小数点演算装
置を提供することを目的とする。
の浮動小数点演算装置では、状態レジスタに複数の情報
が混在する場合に、不要な待ち時間が発生する欠点があ
る。本発明は上記欠点を解決するためになされたもの
で、状態レジスタ内に複数の情報が混在する場合は、各
々の命令に情報の更新権を持たせることによって複数の
命令をオーバーラップして実行出来る浮動小数点演算装
置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の浮動小数点演算装置は、それぞれ独立して
命令を実行する異なる複数の演算器を有し、前記各演算
器毎にその演算器の命令が発行された時にセットされ、
別な演算器の命令が発行された時にリセットされる例外
情報更新権ビットを持たせ、前記例外情報更新権ビット
がセットされている前記演算器によってのみ例外情報を
更新可能とすることを特徴とする。また、本発明の浮動
小数点演算装置は、異なる複数の演算器を有し、それぞ
れ独立して命令を実行する浮動小数点演算器と、前記浮
動小数点演算器の各演算器毎に内蔵され、その演算器の
命令が発行された時にセットされ、別な演算器の命令が
発行された時にリセットされる例外情報更新権ビットの
記憶手段と、前記各演算器から出力される例外情報を前
記記憶手段の前記例外情報更新権ビットによって選択し
た例外情報が記憶される例外情報レジスタとを具備する
ことを特徴とする。このような構成により、状態レジス
タ内に複数の情報が混在する場合は、各々の命令に情報
の更新権を持たせることによって複数の命令をオーバー
ラップして実行出来る。これにより、浮動小数点演算装
置において、不要な待ち時間をなくすことで、性能低下
を防ぐことが出来る。
に、本発明の浮動小数点演算装置は、それぞれ独立して
命令を実行する異なる複数の演算器を有し、前記各演算
器毎にその演算器の命令が発行された時にセットされ、
別な演算器の命令が発行された時にリセットされる例外
情報更新権ビットを持たせ、前記例外情報更新権ビット
がセットされている前記演算器によってのみ例外情報を
更新可能とすることを特徴とする。また、本発明の浮動
小数点演算装置は、異なる複数の演算器を有し、それぞ
れ独立して命令を実行する浮動小数点演算器と、前記浮
動小数点演算器の各演算器毎に内蔵され、その演算器の
命令が発行された時にセットされ、別な演算器の命令が
発行された時にリセットされる例外情報更新権ビットの
記憶手段と、前記各演算器から出力される例外情報を前
記記憶手段の前記例外情報更新権ビットによって選択し
た例外情報が記憶される例外情報レジスタとを具備する
ことを特徴とする。このような構成により、状態レジス
タ内に複数の情報が混在する場合は、各々の命令に情報
の更新権を持たせることによって複数の命令をオーバー
ラップして実行出来る。これにより、浮動小数点演算装
置において、不要な待ち時間をなくすことで、性能低下
を防ぐことが出来る。
【０００７】
【発明の実施の形態】以下本発明に係る実施の形態を、
図面を参照して説明する。図１は、本発明の浮動小数点
演算装置の構成を示すブロック図である。図において、
浮動小数点演算装置は、例えば加減算器３０、掛け算器
３２、割り算器／平方根３４の３つの演算器で構成さ
れ、それぞれの演算器は独立して動作する。各演算器３
０、３２、３４には、その演算器の命令が発行された時
にセットされ、他の別な演算器の命令が発行された時に
リセットされる例外要因更新権ビットを記憶するメモリ
（例えば、フリップフロップやレジスタ等）３１、３
３、３５がそれぞれ設けられる。また、状態レジスタは
例外要因情報レジスタ４４とフラグ情報レジスタ３８に
分けて構成される。そして、各演算器３０、３２、３４
から出力されるフラク情報は、ＯＲゲート３６を介して
フラグ情報レジスタ３８に記憶される。また、フラグ情
報レジスタ３８には各演算器３０、３２、３４のＭステ
ージから出力される信号をＯＲゲート４０でＯＲされた
出力信号が記憶時のイネーブル信号として入力されてい
る。こうして、フラグ情報レジスタ３８には、実行され
た全ての命令について、各命令を実行した時に得られる
例外フラグ（演算命令の処理結果として発生した例外要
因の内、例外マスクでマスクされたもの）のＯＲを取っ
たものが記憶される。
図面を参照して説明する。図１は、本発明の浮動小数点
演算装置の構成を示すブロック図である。図において、
浮動小数点演算装置は、例えば加減算器３０、掛け算器
３２、割り算器／平方根３４の３つの演算器で構成さ
れ、それぞれの演算器は独立して動作する。各演算器３
０、３２、３４には、その演算器の命令が発行された時
にセットされ、他の別な演算器の命令が発行された時に
リセットされる例外要因更新権ビットを記憶するメモリ
（例えば、フリップフロップやレジスタ等）３１、３
３、３５がそれぞれ設けられる。また、状態レジスタは
例外要因情報レジスタ４４とフラグ情報レジスタ３８に
分けて構成される。そして、各演算器３０、３２、３４
から出力されるフラク情報は、ＯＲゲート３６を介して
フラグ情報レジスタ３８に記憶される。また、フラグ情
報レジスタ３８には各演算器３０、３２、３４のＭステ
ージから出力される信号をＯＲゲート４０でＯＲされた
出力信号が記憶時のイネーブル信号として入力されてい
る。こうして、フラグ情報レジスタ３８には、実行され
た全ての命令について、各命令を実行した時に得られる
例外フラグ（演算命令の処理結果として発生した例外要
因の内、例外マスクでマスクされたもの）のＯＲを取っ
たものが記憶される。
【０００８】一方、各演算器３０、３２、３４から出力
される例外要因情報は、それぞれセレクタ４２を介して
例外要因情報レジスタ４４に記憶される。例外要因情報
レジスタ４４には各演算器３０、３２、３４の更新権ビ
ットを記憶したメモリ３１、３３、３５から出力される
信号をＯＲゲート４６でＯＲされた出力がイネーブル信
号として入力されている。また、更新権ビットを記憶し
たメモリ３１、３３、３５から出力される信号は、セレ
クタ４２の選択信号としても入力されている。図２は、
本発明の浮動小数点演算装置の動作を示すタイミング図
である。この図２を参照して本発明の浮動小数点演算装
置の動作を説明する。本発明の動作例として、図４また
は図５の説明と同様に、割り算命令に続き加算命令が発
行された場合について説明する。本発明では、割り算命
令が発行されたことによって、割り算器３４の更新権ビ
ットのメモリ３５がセットされる。次に、加算命令が発
行されることによって、先にセットされた割り算器３４
の更新権ビットのメモリ３５がリセットされ、加減算器
３０の更新権ビットのメモリ３１がセットされる。この
状態で割り算器３４と加減算器３０において、それぞれ
の命令が並列処理され、加減算器３０のＭステージで出
力された例外要因情報はセレクタ４２に出力される。そ
して、加減算器３０の更新権ビットのメモリ３１から出
力された信号によってセレクタ４２は加減算器３０から
出力された例外要因情報が選択出力されレジスタ４４に
入力され、同じくメモリ３１から出力された信号がイネ
ーブル信号となって例外要因情報レジスタ４４に例外情
報がセットされる。
される例外要因情報は、それぞれセレクタ４２を介して
例外要因情報レジスタ４４に記憶される。例外要因情報
レジスタ４４には各演算器３０、３２、３４の更新権ビ
ットを記憶したメモリ３１、３３、３５から出力される
信号をＯＲゲート４６でＯＲされた出力がイネーブル信
号として入力されている。また、更新権ビットを記憶し
たメモリ３１、３３、３５から出力される信号は、セレ
クタ４２の選択信号としても入力されている。図２は、
本発明の浮動小数点演算装置の動作を示すタイミング図
である。この図２を参照して本発明の浮動小数点演算装
置の動作を説明する。本発明の動作例として、図４また
は図５の説明と同様に、割り算命令に続き加算命令が発
行された場合について説明する。本発明では、割り算命
令が発行されたことによって、割り算器３４の更新権ビ
ットのメモリ３５がセットされる。次に、加算命令が発
行されることによって、先にセットされた割り算器３４
の更新権ビットのメモリ３５がリセットされ、加減算器
３０の更新権ビットのメモリ３１がセットされる。この
状態で割り算器３４と加減算器３０において、それぞれ
の命令が並列処理され、加減算器３０のＭステージで出
力された例外要因情報はセレクタ４２に出力される。そ
して、加減算器３０の更新権ビットのメモリ３１から出
力された信号によってセレクタ４２は加減算器３０から
出力された例外要因情報が選択出力されレジスタ４４に
入力され、同じくメモリ３１から出力された信号がイネ
ーブル信号となって例外要因情報レジスタ４４に例外情
報がセットされる。
【０００９】その後に、割り算器３４において、割り算
命令が終了してＭステージになっても割り算器３４の更
新権ビットのメモリ３５の内容が既にリセットされてい
ることから、例外要因情報レジスタ４４の内容が更新さ
れることはない。
命令が終了してＭステージになっても割り算器３４の更
新権ビットのメモリ３５の内容が既にリセットされてい
ることから、例外要因情報レジスタ４４の内容が更新さ
れることはない。
【００１０】
【発明の効果】以上詳述した発明によれば、従来の状態
レジスタをフラク情報レジスタと例外要因情報レジスタ
とに分けて構成し、浮動小数点演算装置を構成する各種
演算器それぞれに更新権ビットを記憶するようにして、
最後に発行された命令の例外要因情報が必ず例外要因情
報レジスタに記憶できるようにしたことによって、不要
な待ち時間を削減することが出来る。
レジスタをフラク情報レジスタと例外要因情報レジスタ
とに分けて構成し、浮動小数点演算装置を構成する各種
演算器それぞれに更新権ビットを記憶するようにして、
最後に発行された命令の例外要因情報が必ず例外要因情
報レジスタに記憶できるようにしたことによって、不要
な待ち時間を削減することが出来る。
【図１】本発明の浮動小数点演算装置の構成を示すブロ
ック図。
ック図。
【図２】本発明の浮動小数点演算装置の動作を示すタイ
ミング図。
ミング図。
【図３】従来の浮動小数点演算装置の構成を示すブロッ
ク図。
ク図。
【図４】従来の浮動小数点演算装置の動作を示すタイミ
ング図。
ング図。
【図５】従来の浮動小数点演算装置の動作を示すタイミ
ング図。
ング図。
３０…加減算器、３２…掛け算器、３４…割り算器 ３１、３３、３５…更新権ビットのメモリ ３６、４０、４６…ＯＲゲート ４２…セレクタ ３８…フラク情報レジスタ ４６…例外要因情報レジスタ
Claims (2)
- 【請求項１】 それぞれ独立して命令を実行する異な
る複数の演算器を有し、前記各演算器毎にその演算器の
命令が発行された時にセットされ、他の演算器に対し命
令が発行された時にリセットされる例外要因更新権ビッ
トを持たせ、前記例外要因更新権ビットがセットされて
いる前記演算器によってのみ例外要因情報を更新可能と
することを特徴とする浮動小数点演算装置。 - 【請求項２】 異なる複数の演算器を有し、それぞれ
独立して命令を実行する浮動小数点演算器と、 前記浮動小数点演算器の各演算器毎に内蔵され、その演
算器の命令が発行された時にセットされ、他の演算器の
命令が発行された時にリセットされる例外要因更新権ビ
ットの記憶手段と、 前記演算器から出力される例外要因情報を前記例外要因
更新権ビットがセットされる前記記憶手段によって選択
された例外要因情報が記憶される例外要因情報レジスタ
と、を具備することを特徴とする浮動小数点演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17355499A JP4021590B2 (ja) | 1999-06-21 | 1999-06-21 | 浮動小数点演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17355499A JP4021590B2 (ja) | 1999-06-21 | 1999-06-21 | 浮動小数点演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001005639A true JP2001005639A (ja) | 2001-01-12 |
| JP4021590B2 JP4021590B2 (ja) | 2007-12-12 |
Family
ID=15962706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17355499A Expired - Fee Related JP4021590B2 (ja) | 1999-06-21 | 1999-06-21 | 浮動小数点演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4021590B2 (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63303425A (ja) * | 1987-06-03 | 1988-12-12 | Nec Corp | 演算装置 |
| JPH0250260A (ja) * | 1988-03-18 | 1990-02-20 | Digital Equip Corp <Dec> | ベクタープロセッサの例外報告機構 |
| JPH02148222A (ja) * | 1988-11-30 | 1990-06-07 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| JPH0651946A (ja) * | 1992-06-16 | 1994-02-25 | Hewlett Packard Co <Hp> | セルフ・タイム式浮動小数点例外フラグを利用したレジスタ・ファイル書き込み許可の検定 |
| JPH07219796A (ja) * | 1994-02-04 | 1995-08-18 | Kofu Nippon Denki Kk | 情報処理装置 |
| JPH07253888A (ja) * | 1994-03-16 | 1995-10-03 | Hitachi Ltd | データ処理装置 |
| JPH09160840A (ja) * | 1995-12-08 | 1997-06-20 | Fuji Facom Corp | バス通信装置 |
-
1999
- 1999-06-21 JP JP17355499A patent/JP4021590B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63303425A (ja) * | 1987-06-03 | 1988-12-12 | Nec Corp | 演算装置 |
| JPH0250260A (ja) * | 1988-03-18 | 1990-02-20 | Digital Equip Corp <Dec> | ベクタープロセッサの例外報告機構 |
| JPH02148222A (ja) * | 1988-11-30 | 1990-06-07 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| JPH0651946A (ja) * | 1992-06-16 | 1994-02-25 | Hewlett Packard Co <Hp> | セルフ・タイム式浮動小数点例外フラグを利用したレジスタ・ファイル書き込み許可の検定 |
| JPH07219796A (ja) * | 1994-02-04 | 1995-08-18 | Kofu Nippon Denki Kk | 情報処理装置 |
| JPH07253888A (ja) * | 1994-03-16 | 1995-10-03 | Hitachi Ltd | データ処理装置 |
| JPH09160840A (ja) * | 1995-12-08 | 1997-06-20 | Fuji Facom Corp | バス通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4021590B2 (ja) | 2007-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5150470A (en) | Data processing system with instruction queue having tags indicating outstanding data status | |
| JP2653037B2 (ja) | データ処理システム | |
| JPS62115542A (ja) | 情報処理装置 | |
| JPH09212360A (ja) | データ処理装置 | |
| JP2001005639A (ja) | 浮動小数点演算装置 | |
| US5931942A (en) | Pipeline data processing apparatus of reduced circuit scale | |
| JPS60178580A (ja) | 命令制御方式 | |
| US5819081A (en) | Method of executing a branch instruction of jumping to a subroutine in a pipeline control system | |
| JP2503984B2 (ja) | 情報処理装置 | |
| JPH07219766A (ja) | 演算処理装置 | |
| JPH0222413B2 (ja) | ||
| JPH0654505B2 (ja) | 並列型演算処理装置 | |
| JP3473506B2 (ja) | パイプライン処理装置 | |
| JPS6242301B2 (ja) | ||
| JP2925842B2 (ja) | パイプライン処理装置 | |
| JP2511063B2 (ja) | パイプライン制御方式 | |
| JPS5875250A (ja) | デジタル情報処理装置 | |
| JP2503983B2 (ja) | 情報処理装置 | |
| JPS6031644A (ja) | マイクロプログラム制御装置 | |
| JP2763450B2 (ja) | パイプライン処理データ処理装置 | |
| JPH08137690A (ja) | プログラム実行制御方法 | |
| JP2671161B2 (ja) | レジスタ干渉チェック方式 | |
| JPH06161778A (ja) | マルチフロー命令制御方法及び命令処理装置 | |
| JPH04127240A (ja) | 割込み制御方法および命令プロセッサ | |
| JPH05165640A (ja) | マイクロプロセッサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20050406 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050407 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050415 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070912 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070925 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070927 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |