JP2000517148A - 半導体スイッチのための回路短絡保護 - Google Patents

Abstract

(57)【要約】 電圧源（１２）から負荷（１３）に供給される電力を制御する電力制御装置（２０、４０）は、電界効果トランジスタのゲートに送られる制御パルスが存在するまたは存在しないことに応答して、電圧源から負荷への電流の流れを許容または不許容のいずれかにする電界効果トランジスタ（２１、Ｑ１）を有する。それに加えてこの電力制御装置は、電界効果トランジスタ（２４、Ｒ６、Ｒ７）のゲート電位の変化を測定する装置と、このゲート電位の変化の測定に基づいて制御パルスを許容または不許容のいずれかにする装置とを有する。この電力制御装置では、制御パルスの開始時にミラー効果による電圧の増大の停止３１が検出される時に電界効果トランジスタ（２１、Ｑ１）を導電状態にスイッチすることを制御パルスが許容にし、および制御パルスの開始時に電界効果トランジスタのゲート電位の変化にミラー効果による停止（３１）が検出されない時に電界効果トランジスタが導電状態にスイッチすることから制御パルスがそれぞれ不許容とされる。

Description

【発明の詳細な説明】 半導体スイッチのための回路短絡保護 本発明は全体的に言えば、回路短絡が原因となって破壊または損傷が生ずるこ とから半導体スイッチを保護する方法に関する。さらに詳細に言えば本発明は、 限られたスイッチング速度でもって半導体スイッチを保護する方法に関する。 電気的制御の応用において、通常、半導体スイッチが用いられる。その理由は 、このような電気的制御装置を容易に構成することができ、および運動する部分 がなくそして摩耗しやすい部分がないからである。サイリスタおよびバイポーラ ・トランジスタのような異なる種類のトランジスタやＦＥＴ（電界効果トランジ スタ）およびＩＧＢＴ（ゲートが分離されたバイポーラ・トランジスタ）が、ス イッチング部品としてよく用いられる。 図１は、交流電圧源１２から抵抗負荷１３に供給される電力の量を変えるため の従来の無段階式電力制御装置１１を示した単純化された図である。図１の電力 制御装置は、例えば、主要な電圧点灯装置の減光装置として用いるのに適切であ る。電力制御装置１１は電界効果トランジスタ装置を有する。この電界効果トラ ンジスタ装置は、この場合には、直列に接続された２個のＦＥＴ１４および１５ を有する。第１のＦＥＴのドレインは抵抗値の小さな電流測定用抵抗器１６を通 して交流電圧源１２に接続され、そして第２のＦＥＴのドレインは負荷１３に接 続され、およびＦＥＴ１４および１５のソースは相互に接続される。ＦＥＴ１４ および１５のゲートは制御回路１７に接続される。制御回路１７は、これらのＦ ＥＴを必要な時に導電状態にするための接続用パルスを適切に発生する。負荷１ ３に供給される電力の平均値は、この回路に用いられるサイクル比、すなわち接 続サイクルの継続時間に対するＦＥＴの導電状態の継続時間の比、に応じて変化 する。ＦＥＴの導電状態の継続時間は、スイッチ・オン時間間隔と呼ばれる。 負荷１３の中に回路短絡が存在するならば、またはそうではなくてこの負荷の 抵抗値がその正常値から大幅に減少するならば、導電状態にあるＦＥＴを流れる 電流は正常状態の時に流れる電流よりも大幅に大きくなるであろう。１つのＦＥ Ｔの中において、回路短絡が存在する期間中は熱に転換される電力の部分が非常 に大きく、１つのスイッチ・オンの時間間隔の間に起こる過熱により、ＦＥＴが 高度に破壊または損傷を受け、そのためにＦＥＴは正しくは動作しなくなるであ ろう。このような損傷が起こることを避けるために、図１の回路の中に差動増幅 器１８が備えられる。差動増幅器１８は電流測定用抵抗器１６の両端に生ずる電 圧損失を測定し、そしてその測定結果の値を表す出力を制御回路１７に送る。も し負荷に送られる電流が正常状態の値を越えるならば、制御回路１７は差動増幅 器から送られてくる信号に反応してＦＥＴはゲート電圧パルスを送ることを停止 し、それによりＦＥＴには電流が流れなくなるであろう。 従来の短絡回路保護制御装置の場合、比較的に大きな出力電流を評価する電流 測定用抵抗器が必要である。直列に接続された抵抗器部品のために電力損失が生 ずる。この電力損失の大きさは、この部品の抵抗値に比例する。抵抗値の非常に 小さな電流測定用抵抗器を用いることにより、この電力損失を最小限にすること ができる。しかしこのことはまた、電流測定用抵抗器の両端の電圧を測定する測 定回路に厳しい許容度しか許されないことが要求される。測定回路に厳しい許容 度を要求することは、その製造コストが増大することにつながる。 本発明の目的は、製造コストが安く、そして半導体スイッチの両端に電圧が存 在する時、この半導体スイッチが導電状態にスイッチされる場合、高い信頼性と 高速な動作でもって電力制御を行う短絡回路保護装置を開示することである。 本発明のこの目的は、スイッチング動作の期間中にスイッチング素子として作 用するＦＥＴのゲート電圧の変化を測定することにより、そしてこの電圧変化を ＦＥＴの両端で測定されたドレイン・ソース電圧と比較することにより、そして この測定結果に基づいてＦＥＴの導電の状態のスイッチングを許容またはできな くするのいずれかにすることにより、達成される。 電界効果トランジスタを備えた本発明による電力制御装置の特徴は、ＦＥＴの ソースとドレインとの間の電圧に関係して電界効果トランジスタのゲート電位の 変化を測定する装置と、この測定結果に基づいてＦＥＴの導電状態のスイッチン グを許容またはできなくするのいずれかにする装置と、を有することである。 本発明はまた、過大な出力電流により生ずる負の作用から電力制御装置を保護 する方法に関している。本発明による方法の特徴は、この方法では、電界効果ト ランジスタのゲート制御パルスの開始時に、電界効果トランジスタのソースとド レインとの間の電圧に関係してＦＥＴのゲート電位の変化が測定され、そしてこ のゲート電圧の変化の測定結果に基づいてＦＥＴの導電の状態のスイッチングが 許容またはできなくするかのいずれかにされることである。 電圧パルスがＦＥＴのゲートに送られる時、ゲート電圧は正常な状態ではまず 一定の中間値にまで増大し、その後、いわゆるミラー効果と呼ばれる効果により 、ゲート電圧はしばらくの間ほぼ一定である。ゲート電圧がそのピーク値にまで 増大するのは、もっぱらこの後である。もしそのドレインからソースにＦＥＴを 通して流れる電流が正常値の範囲内にとどまるならば、ドレインとソースとの間 の電圧は増大するゲート電圧およびその一時的な一定位相状態と共に同時に強く 減少する。回路短絡が存在して電流が強く増大する場合、ドレインとソースとの 間の電圧には顕著な減少はなく、そしてミラー効果も存在しない。本発明により 短絡回路保護が行われる場合、ＦＥＴのゲート電圧が測定され、そしてミラー効 果によりゲート電圧の増大が一時的に停止する場合の値よりも高い基準電圧との 比較が行われる。ドレインとソースとの間の電圧が高い時、もしゲート電圧がこ の基準電圧を越えるならば、回路短絡が存在する。この場合には、ＦＥＴに対す るゲート電圧入力が遮断されるであろう。 本発明は、交流電圧のゼロ点の期間中よりも他の位相状態において、交流電圧 出力を制御するＦＥＴを導電状態にスイッチすることが好ましい応用に用いるの に、特に適切である。本発明による回路は、廉価な低電圧部品を用いて製造する ことができる。 下記において添付図面を参照しながら、１つの例として示された好ましい実施 例について本発明を詳細に説明する。 図１は、従来の技術による電力制御装置の図。 図２は、本発明の原理を示した図。 図３は、図２に示された回路の種々の電圧を時間の関数として示したグラフ。 図４は、本発明を実施するために例示された１つの回路の図。 先行技術による実施例が図１を参照して説明される。図２〜図４は本発明によ る好ましい実施例の図である。図２〜図４を参照して本発明が下記で説明される 。これらの図において、対応する部品には同じ参照番号が付されている。 図２の電力制御装置20は、ＦＥＴ２１ａ、２１ｂと、制御回路２２と、ドレイ ンとドースとの間の電圧に対する電圧測定回路２３と、ゲート電圧測定回路２４ と、比較装置２４と、比較装置２５の結果に応じてＦＥＴ２１ａおよび２１ｂの ゲートへのゲート電圧パルス入力を許容またはディスエーブルのいずれかにする ためのブロック２６と、を有する。この電力制御装置は、交流電圧源１２から負 荷１３に供給される電力の量を制御する。 図３に示されている電圧曲線を参照することにより、図２の回路の動作原理を 理解することは非常に容易であるであろう。図３の電圧曲線は全く定性的に示し たものであって、この発明に関する限り、この図の縦軸の電圧の目盛りは厳密な ものではない。横軸は時間の軸であるが、この軸の目盛りもまたこの発明に関す る限り厳密なものではない。ＲＦ干渉を小さくするために、電力制御装置の半導 体スイッチを導電状態にできるだけ速くスイッチするのが目的でないが、しかし スイッチング時間を数１０マイクロ秒の範囲内に保持するのが目的であるという 事実を述べることにより、この目盛りを説明することができる。曲線３１は、Ｆ ＥＴが導電状態にスイッチされそして負荷１３に回路短絡が存在しない時、スイ ッチングＦＥＴ２１ａまたは２１ｂのゲート電圧Ｕ_Gを時間の関数として示した 曲線である。曲線３２は、ＦＥＴが導電状態にスイッチされそして負荷１３に回 路短絡が存在する時、ＦＥＴのゲート電圧Ｕ_Gを時間の関数として示した曲線で ある。曲線３３は、ＦＥＴが導電状態にスイッチされそして負荷１３に回路短絡 が存在しない時、ＦＥＴのドレインとソースとの間の電圧を示した曲線である。 曲線３４は、ＦＥＴが導電状態にスイッチされそして負荷１３に回路短絡が存在 する時において、ＦＥＴのドレインとソースとの間の電圧を示した曲線である。 制御回路２２がＦＥＴ２１ａまたは２１ｂを導電状態にスイッチするためにＦ ＥＴ２１ａまたは２１ｂのゲートに正電圧を送る時、ゲート電圧Ｕ_Gは増大を開 始する。曲線３１と曲線３３とが相互に比較される時、ゲート電圧Ｕ_Gは最初は 急速に増加するが、しかし時間間隔ｔ₁の間はこの増加が平坦になる。一方、ド レインとソースとの間の電圧Ｕ_DSは、時間間隔ｔ₁の間は急速に減少する。電圧 のこの振舞いは、ＦＥＴの非理想的な状態、特にＦＥＴの内部静電容量、が原因 でまた生ずるミラー効果として知られている効果によるものである。時間間隔ｔ₁ が経過した後、ゲート電圧Ｕ_Gは増大を開始してピーク値に到達する。このピー ク値は点線で示されている。一時的な平坦化はミラー効果が原因で生ずるが、こ の一時的な平坦化が起こらない場合よりも、時間間隔ｔ₁に対応する時刻後にだ け、ミラー効果が原因となってゲート電圧Ｕ_Gが基準電圧Ｕ_refを越えることに注 目されたい。 もし負荷１３に回路短絡が存在するならば、ＦＥＴのドレインとソースとの間 の電圧Ｕ_DSはこのＦＥＴが導電状態にスイッチされても顕著には減少しなく、曲 線３４に示されているようにほぼ一定のままである。その理由は、この回路に電 力を供給する主要な回路が正確に固定した電源であるからである。回路短絡の期 間中、ＦＥＴと負荷との両方を流れる電流は急速に増大する。この場合、ミラー 効果はゲート電圧Ｕ_Gの増大を小さくしないが、しかし曲線３３により示されて いるように、ゲート電圧Ｕ_Gはそのピーク値にまで増大する。したがって負荷１ ３の比較的に大きな抵抗値を有する正規の状態の場合よりも、ゲート電圧Ｕ_Gは 基準電圧Ｕ_refを著しく速やかに越える。 比較装置２５は他方においてゲート電圧Ｕ_Gと基準電圧Ｕ_refとを比較し、そし て他方においてスイッチングＦＥＴのドレインとソースとの間の電圧Ｕ_DSの値を 監視する。比較装置の動作は下記の表に示されている。 この表の下左隅のＸは、この場合にはゲート電圧Ｕ_Gの値は無関係であること を示している。下記で開示される本発明の詳細な実施例は、電圧Ｕ_DSの値の「大 きい」および「小さい」を定める１つの方法を具体的に示している。右側の列の 値は、ゲート電圧パルスをＦＥＴに送るのを許容またはしないかのいずれにする かをブロック２６に命令するかどうかを定める。このことは、もしドレインとソ ースとの間の電圧Ｕ_DSに大幅な減少なしにゲート電圧Ｕ_Gが基準電圧よりも大幅 に高いならば、比較装置はこのことを負荷１３の中の回路短絡として解釈し、そ してそこでブロック２６を作動させ、ブロック２２により発生された正電圧がＦ ＥＴ２１ａまたは２１ｂのゲートに到達することをさせないようにする。 図４は、本発明の実施例を回路図として示した図である。電力制御装置４０は この場合にも、図１に示された従来の解決法と同じように、交流電力源１２から 負荷１３への電流路にそって直列に接続された２個のＦＥＴＱ１およびＱ２を有 する。制御電圧パルスが、制御回路（明確には図示されていない）から抵抗器Ｒ ３を通して、ＦＥＴＱ１およびＱ２のゲートに送られる。この制御回路は、従来 の制御回路であることができる。２個の抵抗器Ｒ１ａおよびＲ２と、これらの抵 抗器の間に接続されたダイオードＤ４、したがってそのアノードが抵抗器Ｒ１ａ に接続されそしてそのカソードが抵抗器Ｒ２に接続されダイオードＤ４を備えた ダイオードＤ４と、を有する第１電圧分割器が、第ＩＦＥＴＱ１と並列に接続さ れる、すなわちこのＦＥＴのドレインとソースとの間に接続される。ダイオード Ｄ４のカソードと抵抗器Ｒ２との間の接続点は、ＦＥＴＱ３のゲートとＦＥＴＱ ４のドレインとに接続される。抵抗器Ｒ１ｂおよびＲ２とダイオードＤ５は、そ れに対応して、ＦＥＴＱ２に対する第２電圧分割器を形成する。ＦＥＴＱ１およ びＱ２のゲートは、順方向ダイオードＤ１を通して、ＦＥＴＱ３のドレインに接 続され、そしてＦＥＴＱ３のソースはアース電位に接続される。 直列に接続された抵抗器Ｒ６およびＲ７は、ＦＥＴＱ１およびＱ２のゲートと アース電位との間の第３電圧分割器を形成する。抵抗器R6と抵抗器R7との間の接 続点は、バイポーラＰＮＰトランジスタＱ５のベースに接続される。バイポーラ ＰＮＰトランジスタＱ５のベースはさらに、順方向ダイオードを通してバイポー ラＰＮＰトランジスタＱ６のエミッタに接続される。トランジスタＱ５のコレク タは、トランジスタＱ６のベースに接続され、そしてさらに分路抵抗器Ｒ８を通 してアース電位に接続される。トランジスタＱ６のコレクタはアース電位に接続 される。ダイオードＤ３のカソードとトランジスタＱ６のエミッタとの間の接続 点は、ＦＥＴＱ４のゲートに接続され、そしてさらに分路抵抗器Ｒ９を通してア ース電位に接続される。トランジスタＱ５およびＱ６とそれに接続された受 動部品とにより形成される回路は、トランジスタＱ５のエミッタ電圧がこのトラ ンジスタのゲート電圧よりも高い時にのみ、ＦＥＴＱ４のゲートに正の電圧信号 を生ずる比較装置である。 図４に示された回路は、次のように動作する。もし交流電圧１２の中の正の半 サイクルが現在存在しているならば、抵抗器Ｒ１ａおよびＲ２とダイオードＤ４ とにより形成される第１電圧分割装置は、この交流電圧の瞬間値に比例する一定 の正電圧を形成し、それによりＦＥＴＱ３を導電状態にスイッチしようとする。 しかしもしＦＥＴＱ１のゲートとアース電位との間の電圧が、抵抗器Ｒ５とツェ ナ・ダイオードＺ１とにより入力電圧＋Ｕ_cc（例えば＋１０Ｖ）から形成される 基準電圧よりも小さいならば、トランジスタＱ５およびＱ６は非導電状態にある 。この場合、この基準電圧からダイオードＤ３と抵抗器Ｒ９とを通してアース電 位に流れる電流は、ＦＥＴＱ４のゲートに正電圧を形成してＦＥＴＱ４を導電状 態に保つ。このことにより、第１電圧分割回路Ｒ１ａ、Ｄ４およびＲ２により形 成される電圧は、ＦＥＴＱ４を通してアース電位に流れ、そしてＦＥＴＱ３を導 電状態にスイッチしない。 正の制御パルスが抵抗器Ｒ３を通してＦＥＴＱ１のゲートに送られる時、前記 においてＵ_Gとして示されたＦＥＴＱ１のゲート電圧が増大を開始する。負荷１ ３に回路短絡が存在しない場合、この増大は、そのレベルに関して、第３電圧分 割回路Ｒ６、Ｒ７により生ずる部分が抵抗器Ｒ５とツェナ・ダイオードＺ１とに より入力電圧＋Ｕ_ccから形成される基準電圧よりも小さいレベルに、ミラー効果 によりしばらくの間停止する。この場合、ＦＥＴＱ４は導電状態のままであり、 ＦＥＴＱ１は導電状態にスイッチすることを開始し、そしてＦＥＴＱ１のドレイ ンとソースとの間の電圧分割回路Ｒ１ａ、Ｄ４およびＲ２により測定される電圧 は減少を開始する。図３の曲線３１および３３により説明されているように、Ｆ ＥＴＱ１のドレインとソースとの間の電圧Ｕ_DSは、ＦＥＴＱ１のゲート電圧Ｕ_G （および第３電圧分割回路Ｒ６、Ｒ７により生ずるその部分）が再び増大を開始 する前に、低いレベルにまで減少するであろう。トランジスタＱ５のベース電圧 が増大して抵抗器Ｒ５とツェナ・ダイオードＺ１とにより入力電圧＋Ｕ_ccから形 成される基準電圧を越える時、トランジスタＱ５およびＱ６は導電状態にスイッ チされ、それによりＦＥＴＱ４のゲート電圧がゼロの近くにまで減少し、そして ＦＥＴＱ４は非導電状態にスイッチされる。ここで、もし第１電圧分割回路Ｒ１ 、Ｒ２により生ずる電圧が十分に大きいならば、ＦＥＴＱ３は導電状態にスイッ チされるかも知れないが、しかしＦＥＴＱ１が導電状態にスイッチされる時にこ の電圧が減少するための時間をすでに有しているので、このことは起こらないで あろう。 もし負荷１３に回路短絡が存在するならば、正の制御パルスを抵抗器Ｒ３を通 してＦＥＴＱ１に送る時、図３の曲線３２により説明されるように、ＦＥＴＱ１ のゲート電圧の増大は連続し、そしてミラー効果による停止はない。第１電圧分 割回路Ｒ１ａ、Ｄ４およびＲ２により生ずるＦＥＴＱ１のドレインとソースとの 間の電圧の部分が、この場合にもＦＥＴＱ３を非導電状態にスイッチするように する。ＦＥＴＱ４の導電率は最初はこのことが起こることを抑えるが、しかし第 ２電圧分割回路Ｒ６、Ｒ７により生ずる部分が抵抗器Ｒ５とツェナ・ダイオード Ｚ１とにより入力電圧＋Ｕ_ccから形成される基準電圧を越えるとすぐに、ＦＥＴ Ｑ４が非導電状態にスイッチされる。図３の曲線３４は、ＦＥＴＱ１のドレイン とソースとの間の電圧の小さな変化（およびそれで第１電圧分割回路Ｒ１ａ、Ｄ ４およびＲ２により生ずるその部分がまたほぼ一定である）を説明する。このこ とはＦＥＴＱ３を導電状態にスイッチすることを引き起こし、そして抵抗器Ｒ３ を通してＦＥＴＱ１のゲートに送られる制御パルスが、ダイオードＤ２およびＦ ＥＴＱ３を通して、アース電位に流れる。ＦＥＴＱ１は直ちに非導電状態にスイ ッチされ、そして危険な大電流がそれを通して流れる時間はないであろう。 前記で説明したことは、交流電力源１２の負の半サイクルにも容易に適用する ことができる。この期間中は、ＦＥＴＱ２はスイッチングされ、そしてドレイン とソースとの間の電圧に関係してＦＥＴＱ２のゲート電圧を測定することにより 、回路短絡保護が実行されるであろう。 種々の異なる方法で一定の機能を実行することができることは類似した技術に 対してよくあることであるが、当業者には明らかであるように、図４の実施例は この特許出願中に開示された本発明を実施する単なる１つの例に過ぎない。図２ に示されているように、種々の機能に対して必要である部品を明確に定められた ブロックに分割することは、必要でさえない。その理由は、類似した電子技術の 分野において、いくつかの機能を同時に実行する１個の部品および／または回路 を備えた回路解法により、一定の機能を達成できることが多いからである。この 場合、この種の部品および／または回路は、図２の中で２個のブロックに属する べきである。

Claims (1)

1. 【特許請求の範囲】 1. 電圧源（１２）から負荷（１３）に送られる電力を制御する電力制御装置 （２０、４０）であって、電界効果トランジスタのゲートに送られる制御パルス が存在するまたは存在しないことに応答して、電圧源から負荷への電流の流れを 許容または不許容にするための電界効果トランジスタ（２１、Ｑ１）を備え、電 界効果トランジスタのソースとドレインとの間の電圧に関係して電界効果トラン ジスタのゲート電位の変化を測定する装置（２４、Ｒ６、Ｒ７）と、ゲート電位 の変化の測定に基づいて前記制御パルスを許容または不許容にするための装置（ ２５、２６、Ｑ５、Ｑ６、Ｒ８、Ｒ９、Ｄ３、Ｑ３、Ｑ４、Ｄ１）と、を有する ことを特徴とする前記電力制御装置。 2. 請求項１記載の電力制御装置において、前記電力制御装置が、前記電界効 果トランジスタのドレインとソースとの間の電圧を測定するための装置（２３、 Ｒ１、Ｒ２）と、電界効果トランジスタのゲート電位を与えられた基準電圧と比 較するための装置（２４、Ｒ５、Ｚ１、Ｑ５）とを有し、それにより制御パルス を許容または不許容にするための装置（２５、２６、Ｑ５、Ｑ６、Ｒ８、Ｒ９、 Ｄ３、Ｑ３、Ｑ４、Ｄ１）が、電界効果トランジスタのドレインとソースとの間 の電圧が高くおよび電界効果トランジスタのゲート電位が前記基準電圧よりも小 さい場合および電界効果トランジスタのドレインとソースとの間の電圧が小さい 場合にも制御パルスを許容にするように構成され、および電界効果トランジスタ のドレインとソースとの間の電圧が高くおよび電界効果トランジスタのゲート電 位が前記基準電圧よりも高い場合に制御パルスを不許容にするように構成される 、ことを特徴とする前記電力制御装置。 3. 過剰な出力電流の負の作用から電力制御装置を保護する方法であって、該 電力制御装置（２０、４０）が電界効果トランジスタのゲートに送られる制御パ ルスが存在するまたは存在しないことに応答して、電圧源（１２）から負荷（１ ３）への電流の流れを許容または不許容のいずれかにするための電界効果トラン ジスタ（２１、Ｑ１）を有し、前記方法が、制御パルスの開始時に電界効果トラ ンジスタのソースとドレインとの間の電圧に関係して前記電界効果トランジ スタのゲート電位の変化を測定（２４、Ｒ６、Ｒ７）する段階と、電界効果トラ ンジスタのゲート電圧の測定に基づいて電界効果トランジスタを導電状態にスイ ッチングすることから制御パルス許容または不許容のいずれか（２５、２６、Ｑ ５、Ｑ６、Ｒ８、Ｒ９、Ｄ３、Ｑ３、Ｑ４、Ｄ１）にする段階と、を有すること を特徴とする前記方法。 4. 請求項３記載の方法において、前記方法が、前記電界効果トランジスタの ドレインとソースとの間の電圧を測定（２３、Ｒ１、Ｒ２）する段階と、電界効 果トランジスタのゲート電位を与えられた基準電圧と比較（２４、Ｒ５、Ｚ１、 Ｑ５）する段階とを有し、それにより、電界効果トランジスタのドレインとソー スとの間の電圧が高くおよび電界効果トランジスタのゲート電位が前記基準電圧 よりも小さい時および電界効果トランジスタのドレインとソースとの間の電圧が 小さい時電界効果トランジスタが導電状態にスイッチされるように制御パルスが 許容にされ、および電界効果トランジスタのドレインとソースとの間の電圧が高 くおよび電界効果トランジスタのゲート電位が基準電圧よりも高い時電界効果ト ランジスタが導電状態にスイッチされることから制御パルスが不許容とされる、 ことを特徴とする前記方法。