JP2000514982A - ラッチアップを防止するｍｏｓ増幅バイアス回路 - Google Patents

Abstract

(57)【要約】 集積回路内でのラッチアップを防止するためのＭＯＳ増幅バイアス回路とその方法。増幅器(302)は、多くの増幅された電圧を発生させるために多くの電圧を受け取り、利得を電圧に与える。比較器(304)は、複数の電圧を比較して、最大値と最小値を示す信号を発生する。スイッチ(306)は、ＰＭＯＳとＮＭＯＳトランジスタ内で寄生ダイオードに過大電流が流れるのを防ぐために、ＰＭＯＳトランジスタのＮ型ウェルに最大電圧を接続し、ＮＭＯＳトランジスタのＰ型ウェルに最小電圧を接続する。

Description

【発明の詳細な説明】 ラッチアップを防止するＭＯＳ増幅バイアス回路 技術分野 本発明は、バイアス回路、特に、ラッチアップを防止するＭＯＳ増幅バイアス 回路に関する。 背景技術 ＭＯＳデバイスが集積回路の中に形成されると、通常、寄生ダイオードも形成 される。例えば、Ｐ型にドープされたシリコン基板にＰＭＯＳトランジスタを形 成するためには、先ずＮ型にドープされた”ウェル”を基板内に形成し、次いで Ｐ型にドープされたソースとドレインをウェル内に形成しなければならない。従 来技術で良く知られているように、このような一連のドーピングにより２個の寄 生Ｐ−Ｎダイオードが形成される。第一のダイオードは、Ｐ型基板とＮ型ウェル の間に存在する。第二のダイオードは、Ｎ型ウェルとＰ型ソースまたはＰ型ドレ インの間に存在する。 ＮＭＯＳデバイスをＮ型にドープされたシリコン基板に形成する場合には、寄 生トランジスタが形成される。ＰＭＯＳトランジスタとＮＭＯＳトランジスタが 集積回路内に並んで配置されている場合には、寄生Ｐ-Ｎ-Ｐ-Ｎシリコン制御整 流器（ＳＣＲ）回路が形成される。従来技術で良く知られているように、ＭＯＳ トランジスタ回路内の寄生ＳＣＲにより“ラッチアップ”と呼ばれる望ましくな い状態が発生する。ラッチアップは、寄生ＳＣＲに過大電流が流れるときに発生 し、その発生により、集積回路のトランジスタが設計通りに動作しなくなるばか りではなく、集積回路がオーバーヒートして発火してしまうことも有る。 このラッチアップが発生する危険性に対し、設計技術者は、通常、寄生ダイオ ードに逆バイアスを加える、または、各ＭＯＳトランジスタの周りに保護リング を配置する対処を行って来た。ダイオードに逆バイアスを加えると、ダイオード に電流が流れなくなるので、寄生ＳＣＲが発生する危険性はかなり減少する。 ＰＭＯＳトランジスタ内の寄生ダイオードに逆バイアスを与えるためには、ＰＭ ＯＳトランジスタのＮ型ウェルをＰ型基板、Ｐ型ソース、およびＰ型ドレインよ り高い電圧に保たれなければならない。多くの集積回路（特にＥＰＲＯＭ）には 多くの種類の電圧が与えられるので、バイアス回路が、その集積回路のＰＭＯＳ トランジスタのＮ型ウェルに対し最大電圧を選択して与えるような設計が行われ て来た。ＮＭＯＳトランジスタの場合、ＮＭＯＳトランジスタのＰ型ウェルに最 小電圧を与えることによって、ラッチアップの発生を抑えることができることは 注目すべき点である。 しかしながら、これらのバイアス回路は、通常、比較している電圧がほとんど 等しい場合高インピーダンス状態に変移する。バイアス回路における全てのトラ ンジスタがオフになると、高インピーダンス状態になる。このように、ＰＭＯＳ トランジスタのＮ型ウェルに最大電圧を与えなくても、Ｎ型ウェルがフロート状 態になることもある。Ｎ型ウェルがフロート状態にあると、ＰＭＯＳトランジス タの寄生ダイオードが順バイアスされ、集積回路がラッチアップする可能性が大 きくなる。 ラッチアップの危険性を減少させる別の従来技術のアプローチは、各ＭＯＳト ランジスタの周りに保護リングを配置することである。保護リングは、各ＰＭＯ Ｓトランジスタをその近傍のＮＭＯＳトランジスタから分離させて寄生ＳＣＲの 発生を抑える機能を有する。しかしながら、保護リングを設けることは、既にス ペースが非常に限られている領域集積回路内でさらにスペースを消費することを 意味する。 上述した従来技術の問題の原因となるＭＯＳ集積回路のラッチアップを防止す る装置が、望まれている。 発明の開示 本発明は、集積回路内のラッチアップを防止するＭＯＳ増幅バイアス回路であ る。本発明の装置内では、増幅器には多くの電圧が与えられる。増幅器は、多く の増幅された電圧を発生させるように電圧に利得を与える。比較器は、複数の電 圧を比較して、最大値と最小値を示す信号を発生する。スイッチは、比較器から の信号の制御の下で、集積回路内のＰＭＯＳトランジスタのＮ型ウェルに最大電 圧を接続し、集積回路内のＮＭＯＳトランジスタのＰ型ウェルに最小電圧を接続 する。これにより、ＰＭＯＳとＮＭＯＳトランジスタ内で、寄生ダイオードに過 大電流が流れることを防止することができる。 比較器には固定許容値内で２つの電圧を識別する機能しかないが、比較する前 に電圧を増幅ことにより、より小さな量の相違電圧を比較器が識別することを可 能とすることが出来る。このようにして、トランジスタの寄生ダイオードにかな りの量の電流が流れる前に、Ｎ型ウェルとＰ型ウェルに最大電圧と最小電圧を与 えることができるので、本発明のよると、高い精度で集積回路内のラッチアップ の危険性を減少させることが出来る。 本発明の別の変形例では、増幅器と比較器をそれらの機能を有する差動増幅器 と置き換えても良い。 比較する前に電圧を増幅することによって比較器の有効精度を増加させること ができるので、本発明の回路は従来技術に比較して特に有利な効果を奏する。 本発明のこれらの特徴点と他の特徴点は、以下に詳しく説明される詳細な説明 、図面、および請求項を参照することにより当業者によって認識されるであろう 。 図面の簡単な説明 第１図は、Ｐ型にドープされた基板内のＰＭＯＳトランジスタの断面である。 第２図は、ラッチアップを防止するＭＯＳ増幅バイアス回路の構成図である。 第３図は、第一実施例の増幅バイアス発生装置の構成図である。 第４図は、第二実施例の増幅バイアス発生装置の構成図である。 第５図は、第二実施例の増幅バイアス発生装置の回路図である。 第６図は、ＭＯＳ回路のラッチアップを防止するために増幅を使用する手順を 示すフローチャートである。 発明を実施するための最良の形態 第１図は、Ｐ型にドープされた基板102内のＰＭＯＳトランジスタの断面図100 である。この図においてはＰＭＯＳトランジスタが１つしか示されていない が、実際の集積回路には何千ものＰＭＯＳとＮＭＯＳトランジスタが含まれてい る。断面図100には、Ｎ型ウェル104、Ｐ型にドープされたドレイン106、Ｐ型に ドープされたソース108、絶縁体110、ゲート112、ドレインコンタクト114、ゲー トコンタクト116、ソースコンタクト118、そしてウェルコンタクト120が示され ている。ウェル104が基板102に拡散されると、基板102とＮ型ウェル104の間の境 界の全てでウェルと基板間に寄生ダイオード122が形成される。ドレイン106とソ ース108が、ウェル104に拡散され、ドレインとウェル問の寄生ダイオード124と ソースとウェル間の寄生ダイオード126が、Ｎ型ウェル104、ドレイン106および ソース108間の境界の全てに形成される。基板102、ウェル104、ドレイン106およ びソース108は、絶縁体110により覆われている。ゲート112は、絶縁体112上に配 列される。ドレインコンタクト114はドレイン106に、ゲートコンタクト116はゲ ート112に、ソースコンタクト118はソース108に、ウェルコンタクト120はウェル 120に、各々結合されている。ドレイン電圧(Ｖ_D)がドレインコンタクト114に、 ゲート電圧(Ｖ_G)がゲートコンタクト116に、ソース電圧(Ｖ_S)がソースコンタク ト118に、そして最大電圧(Ｖ_MAX)がウェルコンタクト120に、各々、結合される 。Ｖ_MAXは、ＰＭＯＳトランジスタを含む集積回路が受ける最大電圧で、寄生ダ イオード122、124、および126に逆バイアスを与える。寄生ダイオード122、124 、および126が逆バイアス状態にあると、電流は流れず、ラッチアップ発生の危 険性は減少する。他のすべての点を考慮すれば、断面図100が動作可能なＰＭＯ Ｓトランジスタのものであることは、当業者には容易に理解されるであろう。本 発明は、ＰＭＯＳトランジスタを例に説明されているが、本発明がＮＭＯＳトラ ンジスタにも適用できることも、当業者であれば容易に理解するであろう。 第２図は、ラッチアップを防止するＭＯＳ増幅バイアス回路200の構成図であ る。回路200には、増幅バイアスジェネレータ202とＭＯＳデバイス204が含まれ る。プログラミング電圧(Ｖ_PROG)は、ライン206を介してバイアスジェネレータ2 02とＭＯＳデバイス204に与えられる。Ｖ_PROGは、ＭＯＳデバイス204をプログラ ムするのに使用され、(例えば、11Ｖの)高電圧か、(例えば、0Ｖ〜5Ｖの)低電圧 の何れかに設定される。電源電圧(Ｖ_PWR)は、ライン210を介してバイ アスジェネレータ202とＭＯＳデバイス204とに与えられる。ＭＯＳデバイス204 にパワーを供給するＶ_PWRの電圧は、中程度(例えば、5Ｖ)である。レギュレータ 電圧(Ｖ_RBG)は、バイアスジェネレータ202の増幅を制御するためにライン208を 介してバイアスジェネレータへ202に与えられる。バイアスジェネレータ202は、 ライン212を介してＶ_MAXをＭＯＳデバイス204に与える。Ｖ_MAXは、Ｖ_PROGとＶ_{PW R} の何れよりも大で、ＭＯＳデバイス204内の各ＰＭＯＳトランジスタのＮ型ウェ ルコンタクト120に与えられる。Ｖ_PROGがＶ_PWRよりも第一既定許容値以上に大で ある場合には、Ｖ_MAXは、増幅バイアスジェネレータ202によりＶ_PROGに設定され る。そして、Ｖ_PWRがＶ_PROGよりも第二既定許容値以上に大である場合には、Ｖ_{M AX} は、増幅バイアスジェネレータ202によりＶ_PWRに設定される。 ラッチアップを防止する回路200の場合、バイアスジェネレータ202は、ＰＭＯ Ｓトランジスタ内の寄生ダイオード122、124、および126に逆バイアスを与える か、またはかなりの量の電流が流れることが防止されるようにＶ_MAXを設定しな ければならない。ほとんどの現実のデバイスの場合、寄生ダイオード122、124、 および126は、順方向に約0.6Ｖバイアスされるとかなりの量の電流を流し始める 。したがって、Ｖ_MAXは、Ｖ_PROGかＶ_PWRの内の大きい方より0.6Ｖ以上大である 。さもないと、寄生ダイオードにはかなりの量の電流が流れてしまう。上述した 第一および第二既定許容値は、通常、0.6Ｖに設定されるが、バイアスジェネレ ータがＶ_MAXをＶ_PROGかＶ_PWRの何れかに設定する正確な電圧とは異なる値を回路 設計者が選択する場合には、各許容値に異なった電圧を採用することも可能であ る。 第３図は、増幅バイアスジェネレータ202の第一実施例の構成図である。第一 実施例のバイアスジェネレータ202には、増幅器302、比較器304、およびスイッ チ306が含まれる。増幅器302は、Ｖ_RBGによって制御された量Ｖ_PROGとＶ_PWRを増 幅する。比較器304は、増幅されたＶ_PWRと増幅されたＶ_PROGとを比較して、２つ の電圧の内の大きい方をＶ_MAXとしてライン212に出力するようスイッチ306に命 令する。 従来の比較器304は、２つの電圧間で0.9Ｖ以上の相違しか識別出来ない。しか しながら、上述したように、Ｖ_PROGとＶ_PWRとが0.6Ｖ以上相違することは許さ れない。Ｖ_PROGとＶ_MAXが比較器302によって比較される前に増幅器によって増幅 されるので、本発明のバイアスジェネレータ202は、Ｖ_PROGとＶ_MAXの間のより小 さい相違も識別することができる。例えば、最初Ｖ_PROG=4ＶでＶ_PWR=5Ｖである 場合、比較器304はＶ_MAX=Ｖ_PWRに設定し、寄生ダイオード122,124,126は逆バイ アスされる。しかしながら、Ｖ_PROG=5.7ＶでＶ_PWR=5Ｖとなった場合、比較器304 は、Ｖ_PROGとＶ_PWRの間の0.7Ｖの電圧差を識別することができないので、スイッ チに対しＶ_MAX=Ｖ_PROGに設定する命令は行わない。したがって、寄生ダイオード 122，124，126は0.7Ｖに順方向バイアスされ、集積回路のラッチアップの原因と なるかなりの量の電流が流れることになる。しかしながら、利得２が得られるよ うに増幅器302を設定すると、Ｖ_PROGとＶ_PWRの間の増幅された電圧差は1.4Ｖと なり、Ｖ_PROGがＶ_PWRより大であることが容易に決定される。このようにして、 Ｖ_MAX=Ｖ_PROGの状態が比較器304により設定され、寄生ダイオード122,124,126は 逆バイアス状態に維持される。 ＮＭＯＳトランジスタの場合、最小電圧が、各ＮＭＯＳトランジスタのＰ型基 板102またはＰ型ウェルの何れかに接続されることは、当業者の理解するところ であろう。集積回路の最小電圧は、通常、0Ｖ(すなわち、接地電位)である。 第４図は、第二実施例の増幅バイアスジェネレータ202の構成図である。第二 実施例の増幅バイアスジェネレータ202は、差動増幅器402とスイッチ306を有す る。第一実施例の増幅バイアスジェネレータの増幅器302と比較器304が、差動増 幅器402により置換されているが、これは、第一実施例と同様にかつ同じ制約条 件下で作動する。 第５図は、第二実施例の増幅バイアスジェネレータ202の回路図500である。回 路500には、スイッチ306と差動増幅器402が含まれる。スイッチ306は、ライン50 4の信号に対応してライン206のＶ_PROGをライン212のＶ_MAXに接続するＰＭＯＳト ランジスタ502を含む。スイッチ306は、ライン508の信号に対応してライン208の Ｖ_PWRをライン212のＶ_MAXに接続するＰＭＯＳトランジスタ506を含む。差動増幅 器402は、４個のＰＭＯＳトランジスタ510,512,514,および516と３個のＮＭＯＳ トランジスタ518,520,および522を含む。 各ＰＭＯＳトランジスタのＮ型ウェルは、ライン212のＶ_MAXを得るために結 合されている。トランジスタ510のソースは、ライン208のＶ_PWRに結合されてい る。トランジスタ510のドレインは、トランジスタ518のソースと、トランジスタ の502,510,および514のゲートと、トランジスタ516のドレインとに結合されてい る。トランジスタ512のソースは、ライン208のＶ_PWRに結合されている。トラン ジスタ512のドレインは、トランジスタ520のソースと、トランジスタの506,512, および516のゲートと、トランジスタ514のドレインとに結合されている。トラン ジスタ514のソースは、ライン212のＶ_MAXに結合されている。トランジスタ516の ソースは、ライン208のＶ_PWRに結合されている。トランジスタ518のゲートは、 ライン206のＶ_PROGに結合されていて、トランジスタ518のドレインは、トランジ スタ520のドレインとトランジスタ522のソースに結合されている。トランジスタ 520のゲートは、ライン208のＶ_PWRに結合されている。トランジスタ522のドレイ ンは、ライン424で接地電位に結合されている。 動作中、トランジスタ518と520はそれぞれＶ_PROGとＶ_PWRを受け取る。Ｖ_PROG がＶ_PWRよりも第一既定許容値だけ大であるならば、トランジスタ518がオンとな りライン526の電圧を下げる。ライン526の電圧がより低くなると、トランジスタ 502と514はオンとなる。トランジスタ502がオンである場合には、Ｖ_MAXはＶ_PROG に設定される。トランジスタ510は、抵抗として機能する。トランジスタ514がオ ンである場合には、ライン528の電圧はＶ_MAXに設定される。ライン528の電圧が Ｖ_MAXに設定されている場合には、トランジスタ506,512,および516はオフになる 。トランジスタ506がオフである場合には、Ｖ_MAXはＶ_PWRに設定されない。トラ ンジスタ512がオフである場合には、ライン528の電圧はＶ_PWRに設定されない。 トランジスタ516がオフである場合、ライン526の電圧はＶ_PWRに設定されない。 Ｖ_PWRがＶ_PROGより第二既定許容値だけ大きい場合、トランジスタ520はオンと なりライン528の電圧を低下させる。ライン528の電圧が低くなると、トランジス タ506と516はオンになる。トランジスタ506がオンである場合、Ｖ_MAXはＶ_PWRに 設定される。トランジスタ512は抵抗として機能する。トランジスタ516がオンで ある場合、ライン526の電圧はＶ_MAXに設定される。ライン526の 電圧がＶ_MAXに設定されると、トランジスタ502,510,および514はオフになる。ト ランジスタ502がオフである場合、Ｖ_MAXはＶ_PROGに設定されない。トランジスタ 514がオフの場合、ライン528の電圧はＶ_MAXに設定されない。 第６図は、ＭＯＳ回路におけるラッチアップを防止するのに増幅を使用する手 順を示すフローチャートである。手順は、増幅器302が第一電圧(すなわち、Ｖ_{PR OG} )と第二電圧(すなわち、Ｖ_PWR)を受け取るステップ600で始まる。次に、ステ ップ602で、増幅器302は第一電圧と第二電圧を増幅する。比較器304が、ステッ プ604で増幅された第一電圧を増幅された第二電圧と比較する。増幅された第一 電圧が増幅された第二電圧よりも第一既定許容値だけ大きい場合には、ステップ 606で、比較器304は、増幅された第一電圧を最大電圧(すなわち、Ｖ_MAX)と、増 幅された第二電圧を最小電圧と認識する。次に、ステップ608で、増幅された第 二電圧が増幅された第一電圧よりも第二既定許容値だけ大きい場合、比較器304 は、増幅された第二電圧を最大電圧そして第一電圧を最小電圧と認識する。比較 器304は、ライン212の最大電圧をＰＭＯＳトランジスタのＮ型ウェルに出力する ようスイッチ306に命令する。これに代えて、比較器304が、スイッチ306がＮＭ ＯＳトランジスタのＰ型ウェルに最小電圧を出力するように命令することも出来 る。ステップ610の後に、ＭＯＳ回路におけるラッチアップを防止するために増 幅を使用する方法は終了する。 好ましい実施例に関して本発明を記載したが、当業者はこれに対し様々な変更 が可能であることを認識するであろう。以下の請求項のみにより限定される本発 明の範囲内で、好ましい実施例を変更・修正することが可能である。

Claims (1)

1. 【特許請求の範囲】 １． ソース、Ｎ型ウェル、および前記ソースと前記Ｎ型ウェルとの間に形成さ れた寄生ダイオードを有するＰＭＯＳトランジスタのラッチアップを防止する 装置であって、第一電圧と第二電圧とを受け取るように結合されていて、増幅 された第一電圧と増幅された第二電圧とを発生させる増幅器(302)と、前記増 幅器に結合されていて、増幅された前記第一電圧を増幅された前記第二電圧と 比較しかつ何れが大であるかを示す制御信号を発生させる比較器(304)と、前 記比較器に結合されていてかつ前記第一電圧と前記第二電圧とを受け取るよう に結合されていて、前記制御信号に対応して前記第一および前記第二電圧の内 の大きい方の電圧を、前記寄生ダイオードが逆バイアスされるように、前記Ｎ 型ウェルに結合させるスイッチ(306)とを備えた装置。 ２． 前記比較器が、増幅された前記第一電圧が増幅された前記第二電圧より増 幅された第一既定許容値だけ大であるとき、前記第一電圧が前記第二電圧より も大であることを示す請求項１の装置。 ３． 前記比較器が、増幅された前記第二信号が増幅された前記第一信号より増 幅された第二既定許容値だけ大であるとき、前記第二電圧が第一電圧よりも大 であることを示す請求項２の装置。 ４． 増幅された前記第一既定許容値が増幅された前記第二既定許容値と異なる 請求項３の装置。 ５． 前記増幅器が利得を示し、かつ増幅された前記第一既定許容値が、増幅さ れていない第一既定許容値に前記利得を乗じた値に等しい請求項２の装置。 ６． 前記利得が調整可能で、かつ増幅されていない前記第一既定許容値が前記 利得を変化させることにより変化させることが出来る請求項５の装置。 ７． 増幅されていない前記第一既定許容値が、前記寄生ダイオードの閾値ター ン電圧を超えないように、前記利得が設定されている請求項５の装置。 ８． ソース、Ｐ型ウェル、および前記ソースと前記Ｐ型ウェルとの間に形成さ れた寄生ダイオードを有するＮＭＯＳトランジスタのラッチアップを防止する 装置であって、第一電圧と第二電圧とを受け取るように結合されていて、増幅 された第一電圧と増幅された第二電圧とを発生させる増幅器(302)と、前記増 幅器に結合されていて、増幅された前記第一電圧を増幅された前記第二電圧と 比較しかつ何れが小であるかを示す制御信号を発生させる比較器(304)と、前 記比較器に結合されていてかつ前記第一電圧と前記第二電圧とを受け取るよう に結合されていて、前記制御信号に対応して前記第一および前記第二電圧の内 の小さい方の電圧を、前記寄生ダイオードが逆バイアスされるように、前記Ｐ 型ウェルに結合させるスイッチ(306)とを備えた装置。 ９． ソース、Ｎ型ウェル、および前記ソースと前記Ｎ型ウェルとの間に形成さ れた寄生ダイオードを有するＰＭＯＳトランジスタのラッチアップを防止する 装置であって、第一電圧と第二電圧とを受け取るように結合されていて、前記 第一電圧と前記第二電圧との差を増幅しかつ前記２つの電圧値の内の何れが大 であるかを示す信号を発生させる差動増幅器(402)と、前記差動増幅器に結合 されていてかつ前記第一電圧と前記第二電圧とを受け取るように結合されてい て、前記制御信号に対応して前記第一および前記第二電圧の内の大きい方の電 圧を、前記寄生ダイオードが逆バイアスされるように、前記Ｎ型ウェルに結合 させるスイッチ(306)とを備えた装置。 １０． ソース、Ｎ型ウェル、および前記ソースと前記Ｎ型ウェルとの間に形成 された寄生ダイオードを有するＰＭＯＳトランジスタのラッチアップを防止す る装置であって、第一電圧と第二電圧に利得を乗算して増幅された第一電圧と 増幅された第二電圧とを各々発生させる乗算手段(302)と、増幅された前記第 一電圧を増幅された前記第二電圧と比較して何れが小であるかを決定する比較 手段(304)と、前記第一および前記第二電圧の内の大きい方の電圧を、前記Ｐ ＭＯＳトランジスタの前記寄生ダイオードが逆バイアスされるように、前記Ｐ ＭＯＳトランジスタの前記Ｎ型ウェルに結合させる手段(306)とを備えた装置 。 １１． 前記比較手段が、増幅された前記第一電圧が増幅された前記第二電圧よ り増幅された第一既定許容値だけ大であるとき、前記第一電圧が第二電圧より も大であると定義する手段を有する請求項１０の装置。 １２． 増幅されていない既定許容値を前記利得により除算された増幅された前 記既定許容値に等しいものと定義する手段と、増幅されていない前記既定許容 値を前記利得を増大させることにより減少させる手段とをさらに有する請求項 １１の装置。 １３． 増幅されていない前記既定許容値が、前記寄生ダイオードの閾値ターン オン電圧より低くなるまで、前記利得を増大させる手段をさらに有する請求項 １２の装置。 １４． ソース、Ｐ型ウェル、および前記ソースと前記Ｐ型ウェルとの間に形成 された寄生ダイオードを有するＮＭＯＳトランジスタのラッチアップを防止す る装置であって、第一電圧と第二電圧に利得を乗算し増幅された第一電圧と増 幅された第二電圧とを各々発生させる乗算手段と、増幅された前記第一電圧を 増幅された前記第二電圧と比較し何れが小であるかを決定する比較手段と、前 記第一および前記第二電圧の内の小さい方の電圧を、前記ＮＭＯＳトランジス タの前記寄生ダイオードが逆バイアスされるように、前記ＮＭＯＳトランジス タの前記Ｐ型ウェルに結合させる手段とを備えた装置。 １５． ソース、Ｎ型ウェル、および前記ソースと前記Ｎ型ウェルとの間に形成 された寄生ダイオードを有するＰＭＯＳトランジスタのラッチアップを防止す る装置であって、何れの電圧が大きいかを決定するために第一電圧と第二電圧 の差を増幅する手段と、前記第一および前記第二電圧の内の大きい方の電圧を 、前記ＰＭＯＳトランジスタの前記寄生ダイオードが逆バイアスされるように 、前記ＰＭＯＳトランジスタの前記Ｎ型ウェルに結合させる手段とを備えた装 置。