JP2000513479A - 可変電圧絶縁ゲート - Google Patents

Abstract

(57)【要約】 可変電圧が、ＤＲＡＭ装置内であって且つ多数の記憶セルを有するデジット線とセンス増幅器との間の絶縁トランジスタのゲートに提供される。絶縁トランジスタのゲートには、読取り期間中、供給電圧よりも高くポンプアップされた電圧が提供されて、デジット線上の小さな差電圧が正しく読取られることを保証する。より低い電圧が検知時に提供されて、絶縁ゲートがより高い抵抗を検知期間中に提供する。回復期間中、絶縁ゲート電圧は再び動作電圧以上に上昇させられて、絶縁トランジスタ閾値電圧Ｖｔの効果を最少化する。更なる実施例において、より高い電圧が回復期間中だけに提供されて、読取り電圧及び検知電圧がより高い電圧とより低い電圧との間で変動する。

Description

【発明の詳細な説明】 可変電圧絶縁ゲート 発明の分野 本発明は半導体に基づくメモリ装置に関し、特にセンス増幅器の絶縁ゲートに 関する。 発明の背景 半導体メモリ装置は、データ・ビットを表す小さな電荷を保存又は記憶する複 数のメモリセルを含む。記憶密度が増大するに連れて、セルやそれらのセルに記 憶されたビットにアクセスし、検知（センス）し、回復すべく使用される回路は 益々小さくなる。センス増幅器が用いられて、セル内に記憶された電荷を検出し て増幅する。メモリ装置のサイズが減少するに伴って、検出されるべき電荷も減 少する。加えて、ＤＲＡＭが動作する供給電源電圧も減少しており、ＤＲＡＭの 電力消費を低減している。より低い供給電源は、より緩慢な回路動作に到ったり 、或はトランジスタが相対的により大きな閾値電圧を有するようなある種の場合 には、不適切な動作に到る。 絶縁ゲートが用いられて、多数のメモリセルに結合されたデジット線をセンス 増幅器に接続している。通常動作においてこれら絶縁ゲートは、読取り、検知、 並びに、回復のサイクル中、選択的にターン・オン及びターン・オフする。第１ として、絶縁ゲートはメモリセルからの電荷への最初のアクセス中は電源Ｖｃｃ と結合している。殆どの場合、それら絶縁ゲートは検知中そのままであるが、時 折、それらは検知中に当該ゲートを接地と結合することによってターン・オフさ せられる。最後に、絶縁ゲートはそれらを元に戻すための回復中にＶｃｃに結合 される。Ｖｃｃが減少するに伴って、絶縁ゲートの閾値電圧Ｖｔは相対的に大き くなり、メモリセルに記憶された電荷を検知するセンス増幅器の能力に影響する 。こうした閾値電圧は容易に量ることができない。更にＶｃｃに対して高いＶｔ は、絶縁ゲートによって提供される甚大な抵抗で、検出されたセルを回復する能 力に影響し得る。結果としてポンプアップされたＶｃｃ，Ｖｃｃｐを絶縁ゲート に印 加してこの抵抗を低減しようとする回復に関するこの問題を解決しようとして幾 つかの先行技術が試みられており、例えば、Ｌｅｅ等による"Low Voltage High Speed Circuit Designs for Giga-bit DRAMs"と題された、IEEE Paper,Symposiu m on VLSI Circuits Digest of Technical Papers,1996,pp104-105を参照のこと 。 ＤＲＡＭ装置におけるメモリセルの正確な読取りに対する要望が依然としてあ る。更に、特にＤＲＡＭの供給電源が低減している場合、アクセス動作中におけ るデジット線間の電圧差のより良好な検出に対する要望が依然としてある。更に は、ＤＲＡＭ装置におけるメモリセルのより高速なアクセス、検知、並びに、回 復に対する要望が依然としてある。 発明の概要 可変電圧が、ＤＲＡＭ装置内であって且つ多数の記憶セルを有するデジット線 とセンス増幅器との間の絶縁トランジスタのゲートに提供される。絶縁トランジ スタのゲートには、アクセス期間中、供給電圧より高い電圧が提供されて、デジ ット線上の小さな差電圧が正しく検出されることを保証する。より低い電圧が検 知時に提供されて、絶縁ゲートがより高い抵抗を検知期間中に提供する。更なる 実施例において、回復期間中、絶縁ゲート電圧は再び供給電圧を上回って上昇さ せられて、絶縁トランジスタ閾値電圧Ｖｔの効果を最少化する。これは、センス 増幅器の起動の際にデジット線のより良好な絶縁を提供しながら、アクセス時及 び回復時にＶｔ降下を削減する能力を提供する。 一実施例において、絶縁ゲート上の電圧はアクセス時にＶｔ以上だけＶｃｃを 上回ってＶｃｃｐまで増大させられ、次いで検知期間中に減少させられて、デジ ット線から幾分かの絶縁を提供する。これは、センス増幅器によってデジット線 の絶縁部のＶｃｃ及び接地までのより高速なドライビングを提供する。 更なる実施例において、絶縁ゲート上の電圧は、アクセス期間中及び回復期間 中の双方においてＶｃｃｐまで増大させられて、Ｖｔ降下の逆行する効果を低減 する。また更なる実施例において、アクセス期間中の絶縁ゲート電圧はＶｃｃを 下回るように降下させられる。一実施例において、それは接地まで降下させられ る。 別の更なる実施例において、絶縁ゲート上の電圧はアクセス及び検知の双方に 対してＶｃｃに保持させられ、次いで回復期間中にＶｃｃｐまで増大させられる 。Ｖｃｃに対する典型的な値は２．５ボルトであり、Ｖｃｃｐに対する典型的な 値は４．０ボルトである。Ｖｔが略々１ボルトであり且つデジット線又はビット 線が１．２５ボルトで平衡している場合、絶縁ゲートのＶｔはデジット線の正確 な検知に悪影響する。Ｖｃｃに関する一層の更なる低減は問題を悪化する。選択 時に絶縁ゲートの電圧をＶｃｃを上回るように増大することによって、検知精度 は大きく改善され、回復動作は高められる。加えて、読取り期間中に絶縁ゲート 電圧を低減することは、センス増幅器及びデジット線間に増大された抵抗或は絶 縁を提供することによって、センス増幅器のＶｃｃ及び接地までのドライビング 速度を補助する。 図面の簡単な説明 図１は、共有されたセンス増幅器に結合されたＤＲＡＭデジット線の概略ブロ ック線図である。 図２は、ｎ-型センス増幅器に結合された一対のＤＲＡＭデジット線の概略ブ ロック線図である。 図３は、図２の構成における絶縁トランジスタのゲートに印加された電圧のタ イミング線図である。 図４は、更なる実施例での、図２の構成における絶縁トランジスタのゲートに 印加された電圧のタイミング線図である。 図５は、他の実施例での、図２の構成における絶縁トランジスタのゲートに印 加された電圧のタイミング線図である。 図６は、他の更なる実施例での、図２の構成における絶縁トランジスタのゲー トに印加された電圧のタイミング線図である。 好適実施例の詳細な説明 以下の詳細な説明において、本願の一部を構成すると共に、発明が実施され得 る特定の実施例が例示的目的で示されている添付図面が参照される。これらの実 施例は、当業者に本発明を実施させることが出来る程に充分詳細に説明されてお り、そして理解して頂きたいことは、他の実施例が利用され得て、本発明の精神 及び範囲から逸脱すること無しに、構造的、論理的、並びに、電気的な変更等が 為され得ることである。それ故に、以下に詳述する説明は限定的意味合いで捉え られるべきではなく、本発明の範囲は添付の請求の範囲で規定される。 ダイナミック・ランダム・アクセス・メモリＤＲＡＭアレイが図１において全 般的に符号１１０で示されている。各デジット線１１２，１１４，１１６，１１ ８は、ＤＬ０，ＤＬ１，ＤＬ２，ＤＬ３とそれぞれラベル付けされている。各デ ジット線は、移しい数のメモリセルを表すと共にそれらに結合されており、また 、１２２，１２４，１２６，１２８で示された絶縁トランジスタを介して、ｐ型 及びｎ型のセンス増幅器１２０のバンク又は列に結合されてもいる。これら絶縁 トランジスタは、過去においては、センス増幅器を符号１３０，１３２，１３４ ，１３６で表されるようなデジット線寄生キャパシタンスから絶縁すべく使用さ れてきた。各デジット線の寄生キャパシタンスは、より高密度でより低電圧のＤ ＲＡＭが開発されるに連れて、相対的により著しく大きくなって、デジット線に 関する適切なアクセス、検知、並びに、回復を著しく遅延させ得るものとなって いる。本発明においては、デジット線に結合されたメモリセルに関してのアクセ ス、検知、並びに、回復の異なる部分での間、絶縁トランジスタが可変電圧によ って駆動される。更なる実施例において、図１のＤＲＡＭが多数のセンス増幅器 を共有するメモリセル行から成る多数のサブアレイを表している。 ＤＲＡＭアレイの一部における更なる詳細は図２に示されている。マルチレベ ル・ゲート・ドライバはブロック形態２１０で示されている。異なる電圧レベル を生成できるドライバは当業界では既知であり、それ故に、マルチレベル・ゲー ト・ドライバ２１０はブロック形式で示されている。マルチレベル・ゲート・ド ライバ２１０は、一対のデジット線２１６及び２１８にそれぞれ結合されている ２つの絶縁トランジスタ２１２及び２１４のゲートに結合されている。これらデ ジット線は、順次、符号２２０で全般的に示されるｎ型センス増幅器及びｐ型セ ンス増幅器にそれら絶縁トランジスタを介して結合される。ｎ型センス増幅器は 一対の交差結合ｎ-チャネル・トランジスタ２２２及び２２４を含んで、トラン ジスタ２２６に結合されている。ｐ型センス増幅器は一対の交差結合ｎ-チャネ ル・トランジスタ２２７及び２２８を含んで、トランジスタ２２９に結合されて いる。 デジット線２１８は多数のメモリセルに結合されており、それらメモリセルの内 の１つは所望のデータを表す電荷を保持する記憶キャパシタ２３２に直列結合さ れたアクセス・トランジスタ２３０を備える。アクセス・トランジスタ２３０の ゲートは符号２３４で示されるワード線に結合されており、該ワード線は記憶キ ャパシタ２３２をデジット線に結合すべく用いられる。多数の異なるワード線が 図２に示されており、１つのワード線のみの起動が１つの記憶キャパシタからの 電荷をデジット線上に提供するようになっている。デジット線２１６も多数のメ モリセルに結合されており、それらメモリセルもワード線に結合されて、メモリ セルの行を形成している。この実施例において、デジット線２１６は基準として 用いられ、以上の２つのデジット線の電圧に関する差異が、ｎ型センス増幅器２ ２０によって検出されてから増幅されるか或は検知される。 絶縁ゲート制御信号及びデジット線電圧は、本発明の一実施例として、図３に 電圧対時間で示されている。この実施例での絶縁ゲート電圧は、アレイ供給電圧 Ｖｃｃ等の第１基準電圧から、ポンプアップされたアレイ供給電圧Ｖｃｃｐ等の より高い第２基準電圧まで変動させられる。一実施例におけるＶｃｃｐは（Ｖｃ ｃ）＋（ＤＲＡＭ上に形成されたｎチャネル・トランジスタの閾値電圧Ｖｔ以上 の量）である。一実施例において、Ｖｃｃは２．０ボルトであり、Ｖｃｃｐは３ ．１ボルト或はそれ以上であって、Ｖｔが１．０ボルトである。更なる実施例で は、Ｖｃｃが２．５ボルトであり、Ｖｃｃｐが４．０ボルトであって、１．０ボ ルトのＶｔと比較して著しい増大を提供している。図３において、マルチレベル ・ゲート・ドライバ２１０によって提供される絶縁ゲート電圧は符号３１０で示 されている。それは、データが期間３１２でアクセスされ、期間３１４で検知さ れ、期間３１６中に回復させられるている間に、Ｖｃｃ及びＶｃｃｐの間を変動 させられる。デジット線電圧は符号３１８及び３２０で示されており、正の電荷 が記憶キャパシタ２３２上で読取られている。図３に示されるように、絶縁ゲー ト電圧が読取り３１２に先行してＶｃｃである。アクセス３１２中、絶縁ゲート 電圧３１０はＶｃｃｐまで上昇させられ、次いで検知期間３１４中にＶｃｃまで 降下させられる。最後に回復３１６中、絶縁ゲート電圧はＶｃｃｐまで再び上昇 させられる。 比較的高いＶｔの場合、高デジット線及び低デジット線の間の区別又は差異付 けは難しく、特にこれらデジット線が、高密度ＤＲＡＭにおける極めて共通した Ｖｃｃ／２までバイアスされている場合にはより難しくなる。本質的には、Ｖｃ ｃに保持された絶縁ゲートの場合、絶縁トランジスタは記憶セル及びセンス増幅 器の間に非常に大きな抵抗を提供する傾向があって、記憶セルに記憶又は保存さ れた電荷によって誘導されるデジット線上の電圧に関する差異を低減する。加え て、新しいＤＲＡＭにおける一層より低いＶｃｃの場合、絶縁トランジスタは相 対的に大きなＶｔのために充分にターン・オンしない。記憶セルから「１」を読 取る際、その電荷は絶縁トランジスタの増大された抵抗を打ち負かすには不充分 である可能性があり、一層信頼性のない検知となる。ポンプアップされた供給電 圧Ｖｃｃｐを用いることによって、絶縁トランジスタはより良好にターン・オン して、相当より大きな伝導性を帯び、Ｖｔがそのポンプアップされた供給電圧に 対して比較的に小さくなって、デジット線上の電圧に関しての差異がセンス増幅 器で信頼性をもって検出されることを可能としている。絶縁ゲートはＶｃｃで依 然として非常に大きな抵抗を呈するので、先行技術の場合のように、そのゲート を検知期間中にゼロまで降下させる必要はない。言い換えれば、センス増幅器に 充分な利得があって、デジット線の寄生キャパシタンスと組み合わされたそうし た抵抗によって、Ｖｃｃのフルレール(full rail)やゼロ・ボルトまでドライブ させる。最後に、回復期間中、絶縁ゲート電圧をＶｃｃｐまで上昇することは該 絶縁ゲートを再び完全にターン・オンして、その抵抗を低減して、記憶キャパシ タ２３２が適切に書込まれることを可能としている。 本発明の更なる実施例が、図４の電圧対時間の線図に図示されている。簡略化 のため、絶縁ゲート電圧４１０のみが示されている。先のものと同様の、アクセ ス期間４１２、検知期間４１４、並びに、回復期間４１６が示されてもいる。こ の実施例において、絶縁ゲート電圧はアクセス期間４１２及び回復期間４１６の 双方でＶｃｃｐに保持されているが、検知動作中にゼロ或はゼロ付近までになっ て、デジット線をセンス増幅器から完全に絶縁する。これはセンス増幅器をより 迅速にフルレールまでドライブさせるを可能とし、データがより迅速に入出（Ｉ ／０）線に転送されることを可能として、データがアクセスされる速度を改善す る。アクセス及び検知の期間中における同様の利益は、図３の実施例のように、 回復期間４１６中の利益を伴って獲得される。 本発明の更なる実施例は図５に図示されている。再度、絶縁ゲート電圧５１０ のみが示されており、先と同様の、アクセス期間５１２、検知期間５１４、並び に、回復期間５１６が示されている。この実施例における絶縁ゲート電圧は、ア クセス５１２及び検知５１４の期間中、第１基準電圧Ｖｃｃで略々一定に保持さ れている。次いで回復期間中、絶縁ゲート電圧は第２基準電圧Ｖｃｃｐまで急激 に立ち上がって、先行する実施例のように、絶縁ゲートによって提供された抵抗 を低下することで回復動作をより迅速に実行する。しかしながらこの場合、検知 期間中の電圧は既にＶｃｃであるので、絶縁ゲート電圧５１０をＶｃｃｐまで立 ち上げるために必要とされる時間はより少ない。これは回復動作がより迅速に完 了することを可能としている。 本発明の他の更なる実施例は、図６の電圧対時間の線図で図示されている。簡 略化のため、絶縁ゲート電圧６１０のみが示されている。先と同様の、アクセス 期間６１２、検知期間６１４、並びに、回復期間６１６も示されている。この実 施例における絶縁ゲート電圧はアクセス６１２及び回復６１６の期間前及びそれ らの期間中に第２基準電圧に保持されているが、検知期間中は第１基準電圧まで 降下させられて、センス増幅器及びデジット線の間に増大された抵抗を提供して いる。これはセンス増幅器をより迅速にフルレールまでドライブさせることを可 能として、データが読取られる速度を改善している。加えて、印加される供給電 圧を変更するために費やす時間がより少ない。アクセス及び検知の期間中におけ る利益は、図３の実施例のように、回復期間４１６中の利益を伴って獲得される 。図６の更なる変形例としては、検知期間６１４中の第１基準電圧はＶｃｃ及び ゼロの間の任意の電圧であることが可能であるか、或は、おそらくは、所望に応 じてゼロ未満であることが可能である。それは絶縁ゲートによって提供される抵 抗或は絶縁性を増大するために役立たせるべきである。 理解して頂きたいことは、上述の記載が例示目的であり非制限的であることで ある。当業者には、他の多くの実施例が上述の記載から明らかとなるであろう。 供給電圧及び閾値電圧は明確な値として説明されいるが、他の供給電圧及び閾値 電圧を有するメモリ装置も本発明の様々な実施例からの恩恵を受ける。Ｖｃｃの １つの範囲としては、約１．５ボルトから２．５ボルトの間である。第２基準電 圧ＶｃｃｐはＶｔ以上だけ第１基準電圧よりも大きな電圧として説明された。こ れは必ずしもこれだけではない。より高い第２基準電圧がＶｔ未満だけ供給電圧 を上回ることも可能であり、Ｖｃｃのゲート電圧での抵抗と比較して絶縁ゲート の抵抗に著しく影響する利益の内の少なくとも幾つかは獲得される。そうした変 形例は本願明細書を読んだ当業者には明らかであろう。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年６月２日（１９９９．６．２） 【補正内容】 請求の範囲 １． 閾値電圧と絶縁ゲート電圧によって制御されるゲートとを有する絶縁 トランジスタを介してセンス増幅器に結合されるデジット線に結合された多数行 のメモリセルを備えるＤＲＡＭを動作する方法であって、 一行のメモリセルの起動する段階であり、前記絶縁ゲートを介して前記センス 増幅器に結合された２つのデジット線上に差電圧を作り出し、前記絶縁ゲート電 圧が実質的に第１基準電圧に保持されていることから成る段階と、 前記絶縁ゲート電圧を実質的に前記第１基準電圧に保持しながら、前記デジッ ト線を読取る段階と、 前記メモリセルを回復しながら、前記絶縁ゲート電圧を少なくとも略々前記閾 値電圧の量だけ前記第１基準電圧を上回るように上昇させる段階と、 の諸段階を以上の順序で含む方法。 ２． 前記起動段階が、前記絶縁ゲート電圧を実質的に第１基準電圧に保持 することをも含み、前記読取り段階が、前記絶縁ゲート電圧を実質的に前記第１ 基準電圧に保持することをも含む、請求項１に記載の方法。 ３． 前記絶縁ゲートが、前記デジット線の検知中、抵抗として動作して、 該デジット線の絶縁を提供する、請求項２に記載の方法。 ４． 前記第１基準電圧が約２．５ボルト以下であり、前記閾値電圧が約１ ．０ボルトである、請求項２に記載の方法。 ５． 前記閾値電圧が前記供給電圧の半分以上である、請求項２に記載のＤ ＲＡＭ。 ６． 前記デジット線の検知中のより低い絶縁電圧が、前記第１基準電圧以 上である、請求項２に記載のＤＲＡＭ。 ７． 前記起動段階が、他の全ての供給電圧を前記第１基準電圧か或はそれ を下回るように維持しながら、前記絶縁ゲート電圧を第１基準電圧を上回るよう に上昇することを含み、前記読取り段階が前記絶縁ゲート電圧を低下することを 含む、請求項１に記載の方法。 ８． 前記絶縁トランジスタが閾値電圧を有し、前記絶縁ゲート電圧が、一 行のメモリセルを起動する際、前記第１基準電圧を少なくとも略々１つの閾値電 圧以上だけ上回るように上昇させられている、請求項７に記載の方法。 ９． 前記絶縁トランジスタが、前記デジット線の検知中、抵抗として動作 して、該デジット線の絶縁を提供している、請求項７に記載の方法。 １０． 前記第１基準電圧が約２．５ボルト以下である、請求項７に記載の方 法。 １１． 前記絶縁トランジスタの前記閾値電圧が前記第１基準電圧の半分以上 である、請求項７に記載の方法。 １２． 前記絶縁ゲート電圧が、前記デジット線の検知中、前記第１基準電圧 以上である電圧まで低下させられる、請求項７に記載の方法。 １３． 前記起動段階が、他の全ての信号電圧を第１基準電圧か或はそれ以下 に維持しながら一行のメモリセルを起動する際に、絶縁ゲート電圧を前記第１基 準電圧を上回るように上昇することをも含み、前記読取り段階が、前記デジット 線の読取り中、前記絶縁ゲート電圧を実質的に前記第１基準電圧に保持すること を含む、請求項１に記載の方法。 １４． 前記絶縁トランジスタが、前記デジット線の検知中、抵抗としてどう して、該デジット線の絶縁を提供する、請求項１３に記載の方法。 １５． 前記第１基準電圧が約２．５ボルト以下である、請求項１３に記載の 方法。 １６． 前記絶縁トランジスタの前記閾値電圧が前記第１基準電圧の半分以上 である、請求項１３に記載の方法。 １７． ＤＲＡＭであって、 複数行のメモリセルと、 各々が１つ以上のメモリセルと結合された複数のデジット線と、 デジット線に絶縁トランジスタを介して選択的に結合される複数のセンス増幅 器と、 前記メモリセルを回復しながら第１基準電圧を上回る絶縁ゲート電圧を提供す る前記絶縁トランジスタのゲートに結合されたマルチレベル・ゲート・ドライバ であり、前記第１基準電圧が当該ＤＲＡＭにおける他の略々全ての信号電圧を著 しくは超えていないことから成るマルチレベル・ゲート・ドライバと、 を備えるＤＲＡＭ。 １８． 前記マルチレベル・ゲート・ドライバが、一行のメモリセルが起動さ れると、第１基準電圧を上回る絶縁ゲート電圧を提供すると共に、前記デジット 線の検知中により低いゲート電圧を提供する、請求項１７に記載のＤＲＡＭ。 １９． 前記絶縁トランジスタが閾値電圧を有し、前記絶縁ゲート電圧が、一 行のメモリセルを起動する際、第１基準電圧を少なくとも略々１つの閾値電圧以 上だけ上回るように上昇させられる、請求項１８に記載のＤＲＡＭ。 ２０． 前記絶縁トランジスタが、前記デジット線の検知中、抵抗として動作 して、該デジット線の絶縁を提供する、請求項１８に記載のＤＲＡＭ。 ２１． 前記第１基準電圧が約２．５ボルト以下であり、前記閾値電圧が約１ ．０ボルトである、請求項１８に記載のＤＲＡＭ。 ２２． 前記マルチレベル・ゲート・ドライバが、一行のメモリセルが起動さ れる際、第１基準電圧を上回る絶縁ゲート電圧を提供する、請求項１７に記載の ＤＲＡＭ。 ２３． 前記絶縁ゲートが閾値電圧を有し、前記絶縁電圧が、一行のメモリセ ルを起動する際、前記第１基準電圧を少なくとも略々１つの閾値電圧以上だけ上 回るように上昇させられる、請求項２２に記載のＤＲＡＭ。 ２４． 前記絶縁トランジスタが、前記デジット線の検知中、抵抗として動作 して、該デジット線の絶縁を提供する、請求項２２に記載のＤＲＡＭ。 ２５． 前記アレイ供給電圧が約２．５ボルト以下であり、前記閾値電圧が約 １．０ボルトである、請求項２２に記載のＤＲＡＭ。 ２６． 前記マルチレベル・ゲート・ドライバが、メモリセルに対する回復動 作中に絶縁ゲート電圧をアレイ供給電圧を上回るように選択的に変動し、前記メ モリセルに対する読取り及び検知の最中に前記絶縁ゲート電圧を略々前記供給電 圧に保持する、請求項１７に記載のＤＲＡＭ。 ２７． 前記メモリセルの各々がキャパシタ及びアクセス・トランジスタをも 含み、 前記デジット線の各々が、前記アクセス・トランジスタを介して、一行以上の メモリセルに結合され、 複数のワード線が前記アクセス・トランジスタの内の選択されたものと結合さ れると共に、前記供給線電圧を著しくは超えないワード線電圧を有し、 前記センス増幅器がデジット線に選択的に結合された交差結合ｎチャネル・ト ランジスタを有し、 絶縁トランジスタ対が、デジット線対と前記センス増幅器との間に結合され、 前記トランジスタが絶縁ゲート電圧に応答するゲートを有し、 前記マルチレベル・ゲート・ドライバが、メモリセルのアクセス及び回復の動 作中、前記絶縁ゲート電圧を前記アレイ供給電圧を上回るように選択的に変動す る、請求項１７に記載のＤＲＡＭ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ， ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，Ｌ Ｓ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，Ｅ Ｅ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，Ｖ Ｎ，ＹＵ，ＺＷ (72)発明者 キャスパー、ステファン・エル アメリカ合衆国 83706 アイダホ、ボイ ス、イースト・リバーネスト・コート 3443 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １． 絶縁ゲート電圧によって制御されるゲートを有する絶縁トランジスタ を介してセンス増幅器に結合されるデジット線に結合された多数行のメモリセル を備えるＤＲＡＭを動作する方法であって、 一行のメモリセルの起動の際、絶縁ゲート電圧をアレイ供給電圧以上に上昇す る一方で、他の全ての信号電圧を前記アレイ供給電圧か或はそれ以下に実質的に 維持する段階と、 前記デジット線の検知中に前記絶縁ゲート電圧を低下する段階と、 前記メモリセルを回復している間に前記絶縁ゲート電圧を前記アレイ供給電圧 以上に上昇する一方で、他の全ての信号電圧を前記アレイ供給電圧か或はそれ以 下に実質的に維持する段階と、 の諸段階を以上の順序で含む方法。 ２． 前記絶縁ゲートが閾値電圧を有し、前記絶縁ゲート電圧が、一行のメ モリセルを起動する際、少なくとも略々１つの閾値電圧以上だけ前記アレイ供給 電圧を上回るように上昇させられる、請求項１に記載の方法。 ３． 前記絶縁ゲートがデジット線の検知中に抵抗として動作して、該デジ ット線の絶縁を提供する、請求項１に記載の方法。 ４． 前記アレイ供給電圧が約２．５ボルト以下である、請求項１に記載の 方法。 ５． 絶縁ゲート電圧によって制御されるゲートを有する絶縁トランジスタ を介してセンス増幅器に結合されるデジット線に結合された多数行のメモリセル を備えるＤＲＡＭを動作する方法であって、 一行のメモリセルを起動する際、絶縁ゲート電圧をアレイ供給電圧以上に上昇 する一方で、他の全ての信号電圧を前記アレイ供給電圧か或はそれ以下に実質的 に維持する段階と、 前記メモリ行の起動に続く前記デジット線の検知中に前記絶縁ゲート電圧を低 下する段階と、 の諸段階を含む方法。 ６． 前記絶縁ゲートが閾値電圧を有し、前記絶縁ゲート電圧が、一行のメ モリセルを起動する際、少なくとも略々１つの閾値電圧以上だけ前記アレイ供給 電圧を上回るように上昇させられる、請求項５に記載の方法。 ７． 前記絶縁ゲートがデジット線の検知中に抵抗として動作して、該デジ ット線の絶縁を提供する、請求項６に記載の方法。 ８． 前記アレイ供給電圧が約２．５ボルト以下である、請求項６に記載の 方法。 ９． 閾値電圧を有すると共に絶縁ゲート電圧によって制御されるゲートと を有する絶縁トランジスタを介してセンス増幅器に結合されるデジット線に結合 された多数行のメモリセルを備えるＤＲＡＭを動作する方法であって、 一行のメモリセルを起動して、前記絶縁ゲートを介して前記センス増幅器に結 合された２つのデジット線上に異なる電圧を作り出す段階であり、前記絶縁ゲー ト電圧が略々第１基準電圧に保持されて成る段階と、 前記絶縁ゲート電圧を略々前記第１基準電圧に保持しながら前記デジット線を 読取る段階と、 前記メモリセルを回復している間、前記絶縁ゲート電圧を少なくとも略々前記 閾値電圧量だけ前記第１基準電圧を上回るように上昇する段階と、 の諸段階を以上の順序で含む方法。 １０． 前記絶縁ゲートが前記デジット線の検知中に抵抗として動作して、該 デジット線の絶縁を提供する、請求項９に記載の方法。 １１． 前記第１基準電圧が略々２．５ボルト以下であり、前記閾値電圧が略 々１．０ボルトである、請求項９に記載の方法。 １２． 絶縁ゲート電圧によって制御されるゲートを有する絶縁トランジスタ を介してセンス増幅器に結合されるデジット線に結合された多数行のメモリセル を備えるＤＲＡＭを動作する方法であって、 一行のメモリセルを起動する際、絶縁ゲート電圧を略々第１基準電圧に保持す る段階と、 前記デジット線の検知中、前記絶縁ゲート電圧を略々前記第１基準電圧に保持 する段階と、 前記メモリセルを回復している間、前記絶縁ゲート電圧を少なくとも略々前記 閾値電圧量だけ前記第１基準電圧を上回るように上昇する段階と、 の諸段階を以上の順序で含む方法。 １３． ＤＲＡＭであって、 複数行のメモリセルと、 各々が１つ以上のメモリセルと結合されている複数のデジット線と、 絶縁トランジスタを介してデジット線に選択的に結合される複数のセンス増幅 器と、 前記絶縁トランジスタのゲートに結合されて、一行のメモリセルの起動の際に 第１基準電圧を上回る絶縁ゲート電圧を提供し、前記デジット線の検知中により 低い絶縁ゲート電圧を提供し、前記メモリセルを回復している間に前記第１基準 電圧を上回る絶縁ゲート電圧を提供しているマルチレベル・ゲート・ドライバで あり、前記第１基準電圧が前記ＤＲＡＭにおける他の実質的に全ての信号電圧に よって著しくは超越されていないことから成るマルチレベル・ゲート・ドライバ と、 を備えるＤＲＡＭ。 １４． 前記絶縁ゲートが閾値電圧を有し、前記絶縁ゲート電圧が、一行のメ モリセルを起動する際、少なくとも略々１つの閾値電圧以上だけ供給電圧を上回 るように上昇される、請求項１３に記載のＤＲＡＭ。 １５． 前記絶縁ゲートが前記デジット線の検知中に抵抗として動作して、該 デジット線の絶縁を提供する、請求項１４に記載のＤＲＡＭ。 １６． 前記供給電圧が略々２．５ボルト以下であり、前記閾値電圧が略々１ ．０ボルトである、請求項１５に記載の方法。 １７． ＤＲＡＭであって、 複数行のメモリセルと、 各々が１つ以上のメモリセルと結合されている複数のデジット線と、 ゲートを有する絶縁トランジスタを介してデジット線に選択的に結合される複 数のセンス増幅器と、 前記絶縁トランジスタのゲートに結合されて、メモリセルに対する読取り及び 回復動作中、絶縁ゲート電圧を、前記ＤＲＡＭにおける他の実質的に全ての信号 電圧の内の最大電圧を上回るように選択的に変更するマルチレベル・ゲート・ド ライバと、 を備えるＤＲＡＭ。 １８． 前記絶縁ゲートが閾値電圧を有し、前記絶縁ゲート電圧が、一行のメ モリセルを起動する際、少なくとも略々１つの閾値電圧以上だけ前記アレイ供給 電圧を上回るように上昇させられる、請求項１７に記載のＤＲＡＭ。 １９． 前記絶縁ゲートが前記デジット線の検知中に抵抗として動作して、該 デジット線の絶縁を提供する、請求項１７に記載のＤＲＡＭ。 ２０． 前記アレイ供給電圧が略々２．５ボルト以下であり、前記閾値電圧が 略々１．０ボルトである、請求項１７に記載のＤＲＡＭ。 ２１． ＤＲＡＭであって、 複数行のメモリセルと、 各々が１つ以上のメモリセルと結合されている複数のデジット線と、 ゲートを有する絶縁トランジスタを介してデジット線に選択的に結合される複 数のセンス増幅器と、 前記絶縁トランジスタのゲートに結合されて、メモリセルに対する回復動作中 に絶縁ゲート電圧をアレイ供給電圧を上回るように選択的に変動し、前記絶縁ゲ ート電圧を、前記メモリセルに対する読取り及び検知中、略々前記供給電圧まで 保持するマルチレベル・ゲート・ドライバと、 を備えるＤＲＡＭ。 ２２． アレイ供給電圧を有するＤＲＡＭであって、 キャパシタ及びアクセス・トランジスタを含む複数行のメモリセルと、 各々が前記アクセス・トランジスタを介して１行以上のメモリセルと結合する 複数のデジット線と、 前記アクセス・トランジスタの選択されたものと結合され、前記アレイ供給電 圧を著しくは超越しないワード線電圧を有する複数のワード線と、 デジット線対と選択的に結合される交差結合ｎチャネル・トランジスタを有す る複数のセンス増幅器と、 絶縁ゲート電圧に応答するゲートを有するトランジスタから成る、前記デジッ ト線対と前記センス増幅器との間に結合された絶縁トランジスタ対と、 メモリセルのアクセス及び回復の動作中に前記絶縁ゲート電圧を前記アレイ供 給電圧を上回るように選択的に変動する、前記絶縁トランジスタのゲートに結合 されたマルチレベル・ゲート・ドライバと、 を備えるＤＲＡＭ。 ２３． 前記絶縁トランジスタの前記閾値電圧が前記供給電圧の半分以上であ る、請求項９に記載の方法。 ２４． 前記絶縁トランジスタの前記閾値電圧が前記供給電圧の半分以上であ る、請求項１に記載の方法。 ２５． 前記ゲート電圧が、前記デジット線の検知中、前記供給電圧以上であ る電圧まで低下させられる、請求項１に記載の方法。 ２６． 前記絶縁トランジスタの前記閾値電圧が前記供給電圧の半分以上であ る、請求項５に記載の方法。 ２７． 前記ゲート電圧が、前記デジット線の検知中、前記供給電圧以上であ る電圧まで低下させられる、請求項５に記載の方法。 ２８． 前記閾値電圧が前記供給電圧の半分以上である、請求項１４に記載の ＤＲＡＭ。 ２９． 前記デジット線の検知中のより低い絶縁電圧が前記第１基準電圧以上 である、請求項１４に記載のＤＲＡＭ。