JP2000509862A - 選択可能なビット幅のキャッシュ・メモリのシステム及び方法 - Google Patents

Abstract

(57)【要約】 キャッシュ・メモリからプロセッサの間をデータから成るキャッシュ線を効率的に転送するシステム及び方法である。Ｍ個のワードから成る第１グループが第１キャッシュ転送サイクルで前記キャッシュ・メモリ及び前記プロセッサの間に転送され、前記Ｍ個のワードから成る第１グループがタグ・ワードと前記キャッシュ線内の前記複数のデータ・ワードからのＭ−１個のワードとを含む。Ｍ個のワードから成る第２グループが第２キャッシュ転送サイクルで前記キャッシュ・メモリ及び前記プロセッサ間で転送され、前記Ｍ個のワードから成る第２グループが前記複数のデータ・ワードからのＭ個の追加ワードを含む。このプロセスは、全キャッシュ線が前記キャッシュ・メモリ及び前記プロセッサ間で転送されるまで続行する。

Description

【発明の詳細な説明】 選択可能なビット幅のキャッシュ・メモリのシステム及び方法 発明の分野 本発明はメモリ・アーキテクチャに関し、特にキャッシュ・メモリ・アーキテ クチャに関する。 発明の背景 プロセッサがデータにアクセスできる速度は、その性能にとって重要である。 同時に、均一で高速なメモリ・アクセスを提供するはコスト高となり得る。この 問題に打ち勝つために、コンピュータ・アーキテクチャは、高速でより低密度の メモリ及びより緩慢なバルク・メモリの混合に依存してきた。事実、多くのコン ピュータ・アーキテクチャはマルチレベル・メモリ・アーキテクチャを有し、最 高速のメモリ内に情報を見つけ出す試みが為されている。もし情報がそのメモリ 内になければ、次の最高速メモリで検査が為される。このプロセスは、求められ た情報が見い出されるまで、そのメモリ階層を通じて下るように続行する。そう したメモリ階層における１つの重要な構成要素はキャッシュ・メモリである。 キャッシュ・メモリは、プロセッサが捜し求めようとしている情報を該キャッ シュ・メモリ内に見出す可能性を増大すべく、試行すべき位置又は局地性(local ity)の原則に依存している。これを満たすべく、キャッシュ・メモリは、典型的 には、隣接するデータ・ブロックを保存する。加えて、キャッシュ・メモリはア ドレスと比較されるタグを保存して、プロセッサが捜し求めている情報がそのキ ャッシュ・メモリ内に存在するか否かを決定している。最後にキャッシュ・メモ リはステータス或は誤り訂正符号（ＥＣＣ）を含み得る。キャッシュ・メモリは 、通常、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）等のより高速 のメモリ装置から構成されている。 プロセッサがロング・ワード（即ち、４個の１６ビット・ワード）に対して動 作している場合、これまで説明されたプロセッサ-キャッシュのインタフェース はデータに対して６４-ビット・バスを使用する共に、タグに対して追加バスを 使用する。タグのバス幅が変化するが、公称上、合計８０ビットに対して１６- ビットであった。そうしたアプローチに関する問題は、キャッシュ・ブロック（ 線とも云われる）・サイズがデータ・バス幅の４倍であれば、有用な情報が４回 のバス・サイクルの内の３回に対するタグ・バス上には現れない。これは、プロ セッサ性能に悪影響を与える可能性があるバス帯域幅の浪費である。 加えて、典型的なキャッシュ・メモリはキャッシュ線を１つの隣接データ・ブ ロックとして転送し、そのキャッシュ線内の第１ワードで始まりその最後又は最 終まで進むことになる。キャッシュ線を転送するこの方法は、プロセッサがキャ ッシュ線の第１ワードを何等必要としないこと、そしてそれ故に捜し求めようと するワードが転送されるまで多数のサイクルを待機しなければならないと云う事 実を考慮していない。 必要とされていることは、プロセッサ-キャッシュのインタフェース（又はプ ロセッサ-キャッシュ・インタフェース）で有効な帯域幅の有用性を増大するよ うな、キャッシュ・データを保存し且つ検索するシステム及び方法である。更に 必要とされていることは、プロセッサ-キャッシュ・インタフェース帯域幅有用 性を増大するばかりではなく、多数の異なるデータ・バス幅に対して利用可能で もある新規なＳＲＡＭアーキテクチャを提供することである。加えて必要とされ ていることは、キャッシュ・メモリからプロセッサヘ転送されるデータを順序付 けして、有用なデータが第１転送サイクルで転送される可能性を増大する方法を 提供することである。 発明の概要 本発明は、キャッシュ・メモリとプロセッサの間のデータのキャッシュ線を効 率的に転送するシステム及び方法である。Ｍ個のワードから成る第１グループが キャッシュ・メモリ及びプロセッサ間を第１キャッシュ転送サイクルで転送され 、そのＭ個のワードから成る第１グループはタグ・ワードとキャッシュ線内にお ける多数のデータ・ワードからのＭ−１個のワードとを含む。Ｍ個のワードから 成る第２グループがキャッシュ・メモリ及びプロセッサ間を第２キャッシュ転送 サイクルで転送され、そのＭ個のワードから成る第２グループは前記多数のデー タ・ワードからのＭ個の追加ワードを含む。このプロセスは、全キャッシュ線が キャッシュ・メモリ及びプロセッサ間を転送されるまで続行する。 本発明の他の局面に従えば、選択制御論理（手段）が使用可能であり、第１キ ャッシュ転送サイクル及び引き続くキャッシュ転送サイクルの間に転送されるべ きデータ・ワードから成る最適セットを選択する。 図面の簡単な説明 図１は、プロセッサがアドレス・バス及びデータ・バスを介してキャッシュ・ メモリ及び他のメモリと通信している、多重メモリ・レベルのコンピュータ・シ ステムを概略的に示すブロック線図である。 図２は、本発明に従ったキャッシュ・メモリの論理的な表示である。 図３は、図２に示されたキャッシュ・メモリの一実施例の論理的な表示である 。 図４ａ及び図４ｂは、本発明に従ったデータ、タグ、並びに、ＥＣＣの転送の 表示である。 図５は、キャッシュ・メモリの一実施例の概略ブロック線図である。 図６は、キャッシュ・メモリの他の実施例の概略ブロック線図である。 好適実施例の詳細な説明 好適実施例の以下の詳細な説明において、本願の一部を構成すると共に、発明 が実施され得る特定の実施例が例示的目的で示されている添付図面が参照される 。理解して頂きたいことは、他の実施例が利用され得て、本発明の範囲から逸脱 することなしに構造的変更等が為され得ることである。 図１は、プロセッサ１２がキャッシュ・メモリ１４及びメモリ１６とアドレス ・バス１８及びデータ・バス２０を介して通信している、多重メモリ・レベルの コンピュータ・システム１０を示す。一実施例において、プロセッサ１２は６４ -ビット・マイクロプロセッサであり、ロング・ワード（即ち、４個の１６-ビッ ト・ワード）としてのデータを転送する。そうした実施例において、キャッシュ ・メモリ１４は、同等幅データ・バスで先行して達成されたものよりもより高い 有用データ・スループットをデータ・バス２０上に提供するデータ転送方法論を 用いる。これはタグ、ＥＣＣ、並びに、データを順序付けられた情報ブロック内 に吸収又は合併することによって達成され、バス有益性を最大限に活用している 。 キャッシュ・メモリ１４はメモリ・アレイ３０及びプロセッサ-キャッシュ・ インタフェース３２を含む。キャッシュ・メモリ１４の論的表現が図２に示され ている。図２に示されるシステムにおいて、プロセッサ-キャッシュ・インタフ ェース３２はＭ個のワードの幅のバス又はＭワード幅バスを介してプロセッサ１ ２に接続されている。キャッシュ・メモリ１４はＮ本線キャッシュとして構成さ れており、各キャッシュ線はタグ・ワードとＰ個のデータ・ワードとを含む。一 実施例において、図２に示されるように、これらＰ個のデータ・ワードは１つ或 はそれ以上の誤り訂正符号（ＥＣＣ）・ワードをも含む。図２に示されるシステ ムにおいて、メモリ・アレイ３０がデータ・メモリ・アレイ３４及びタグ＆ＥＣ Ｃアレイ３６とに論理的に仕切られ得る。１つのそうした論理的仕切は、タグ・ ワード、ＥＣＣワード、並びに、４個のロング・ワード（各ロング・ワードが４ 個のワードから形成されている）から作り上げられたキャッシュ線に対して図３ に示されている。 図３に示されるシステムにおいて、メモリ・アレイ３４内のデータは４ａ×６ ４ビットのアレイとしてアドレスされる一方で、タグ＆ＥＣＣのアレイ３６内の データはｘｙアレイ（ｙは組み合わせタグ及びＥＣＣワードの幅）として論理的 にアドレスされる。そうした実施例において、タグ＆ＥＣＣアレイ３６はアドレ ス・バス１８の２つの最小桁ビットを無視する。 図２に示されるように、プロセッサ-キャッシュ・インタフェース３２は、メ モリ・アレイ３０からＭワード幅データ・バス２０を介してプロセッサ１２へキ ャッシュ線を転送する。転送されるべき各キャッシュ線に対して、インタフェー ス３２はＭ個のワードから成る第１グループを第１キャッシュ転送サイクルで転 送する。このＭ個のワードから成る第１グループは、タグ・ワードとキャッシュ 線からのＰ個のデータ・ワードの内のＭ−１個とを含む。第２キャッシュ転送サ イクルで、インタフェース３２はＭ個のワードから成る第２グループを転送する 。このＭ個のワードから成る第２グループはＰ個のデータ・ワードからのＭ個の 追加ワードを含む。このプロセスは、Ｐ個のデータ・ワード全てがデータ・バス ２０へ転送されるまで続行する。一実施例において、Ｐ個のデータ・ワードが誤 り訂正符号ワードを含む場合、インタフェース３２はその誤り訂正符号ワードを 第１キャッシュ転送サイクルで転送されたＭ−１個のワードの内の１つとして転 送 する。 上述した方法論は種々の例を見ることによって理解され得る。例えば図３に示 された実施例において、もしＭが６と同等であれば、キャッシュ線は３つのキャ ッシュ転送サイクル４０．１乃至４０．３で転送される。図４ａに示されたよう な１つのそうした実施例において、第１のＭ-ワード転送（Ｍ個のワードの転送 ）は、タグ・ワード、ＥＣＣワード、並びに、４個のロング・ワードの内の１つ を含む。第２のＭ-ワード転送は、第２のロング・ワードと、第３のロング・ワ ードの半分とを含む一方、第３のＭ-ワード転送は前記第３のロング・ワードの 残りと最後又は最終のロング・ワードの全てとを含む。その結果、１６-ビット ・ワードに基づくシステムの場合、典型的には、４サイクルで８０-ビット・デ ータ・バス２０を介して転送されるキャッシュ線は、３サイクルで９６-ビット ・データ・バス２０上で３サイクルの内に転送され得る。 （留意されるべきことは、アドレスされたワードとキャッシュ線タグ・ワード とをプロセスの内のできる限り早期に、好ましくは第１転送サイクル中に転送す ることが重要であることである。逆に、ＥＣＣはキャッシュ線全てを受信するま で使用できず、それ故に転送されるべきデータの内でも最も重要度が低い部類に 入る。図４ａに示される実施例において、ＥＣＣは第１転送サイクルで転送され る。この順序付けは、キャッシュ線データ・ワードの転送に必要とされる論理を 簡略化すると共に、利用可能でなければならない書込通路の数を低減する。加え て、留意されることは、ＥＣＣが必須の構成要素ではないが、これに対するスペ ースを具現化させることが有用であり得ることである。もしＥＣＣが所望されな ければ、このスロットはキャッシュ調査等の制御機能用に使用されるべきである 。） 他方、もし図３基づくシステムにおいて、Ｍが５と同等であると選択されたな らば、キャッシュ線転送は４つのキャッシュ転送サイクル５０．１乃至５０．４ を必要とすることになる。図４ｂに示されたような１つのそうした実施例におい て、第１のＭ-ワード転送はタグ・ワードと４個のロング・ワード内の１つとを 含む。第２のＭ-ワード転送はＥＣＣワード及び第２のロング・ワードを含む。 第３のＭ-ワード転送は第３のロング・ワードと（もし必要であれば）任意の追 加ＥＣＣワードとを含む一方、第４のＭ-ワード転送は最後又は最終のロング・ ワードを含む。 一実施例においてキャッシュ・メモリ１４は、５に同等なＭと６に同等なＭと の双方に基づくアーキテクチャを支援できるメモリ・アレイを用いて実現される 。１つのそうしたキャッシュ・メモリ１４が図５に示されている。キャッシュ・ メモリ１４は、キャッシュ・メモリ・アレイ６１、ルーチング（経路設定）回路 ６４、並びに、プロセッサ-キャッシュ・インタフェース６６を含む。キャッシ ュ・メモリ・アレイ６１は、データ・メモリ・アレイ６０、タグ＆ＥＣＣメモリ ・アレイ６２、並びに、センス回路６８を含む。データ・メモリ・アレイ６０及 びタグ＆ＥＣＣメモリ・アレイ６２はセンス回路６８及びルーチング回路６４を 介してプロセッサ-キャッシュ・インタフェース６６に接続されている。ルーチ ング回路６４は、選択器回路６５及び選択制御論理手段６７を含む。選択制御論 理手段６７は、アレイ６０及び６２から選択器回路６５を通じてプロセッサ-ク ライアント・インタフェース６６内の特定ワードへ向かうワード転送を制御する 。図示の実施例における組み合わせられたデータ・メモリ・アレイ６０及びタグ ＆ＥＣＣメモリ・アレイ６２の各線は、キャッシュ・メモリ１４内のキャッシュ 線である。 １６-ビット・ワードの場合、図５に示されるアーキテクチャはデータ順序づ け方式を利用して、８０-ビット・バスによって先行して（又は先行技術によっ て）達成されたものよりも、９６-ビット・バス上でより高い有用データ・スル ープットを可能としている。これを達成すべくこのアーキテクチャは、データ、 タグ、ステータス、並びに、ＥＣＣを集積する。図示の例では、適切幅の外部経 路設定で(又はルーチング回路６４を介して)、ブロック全体（この例では、４個 のロング・ワード・データ・オペランド(ロング・ワード１〜４)、タグ、任意選 択のステータス、並びに／或は、ＥＣＣから成るグループで作り上げられている ）が一時に操作される。 図５におけるデータ・メモリ６０、タグ＆ＥＣＣアレイ６２、並びに、センス 回路６８に対して使用されるアーキテクチャの長所は、８０（＋）或は９６-ビ ット・データ順序付け概念の何れかに従って、メモリ・アレイ内容に関してのプ ロセッサ-キャッシュ・インタフェースへの経路設定或は該プロセッサ-キャッシ ュ・インタフェースからの経路設定の用意である。図５において、６ワード幅動 作を実行するためにルーチング回路６４内で利用可能でなければならない各種経 路が矢印で示されている。各キャッシュ・メモリ転送サイクルで、選択制御論議 手段６７は３４個の利用可能な経路の内の６個をイネーブルに為して、複合的な ６ワード幅バスのトランザクションを提供する。一群の実施例において１６-ビ ット・ワードが用いられる場合、データ・メモリ・アレイ６０は２５６-ビット 幅であり、タグ＋ＥＣＣ＋ステータスのアレイ６２は１６-ビット幅乃至３２-ビ ット幅である。もしタグ＋ＥＣＣ＋ステータスのアレイが１６-ビット幅或はそ れ以下であれば、１つ少ない経路が必要とされる(即ち、図表においてタグ／Ｅ ＣＣアレイから出力ワード番号２までの経路を削除)。このアーキテクチャを用 いて、８０-ビット・サイクルでの４サイクルで存在するデータ及びタグ情報と 同等量を搬送すべく充分な帯域幅が、データ・トランザクションの小型化の故に ９６-ビットの３サイクル中に存在する。 図６は、８０（＋）-ビット装置を実現しているデータ経路設定を伴ったキャ ッシュ・メモリ１４の物理的組織を図示している。先の図５の場合のように、キ ャッシュ・メモリ１４はキャッシュ・メモリ・アレイ６１を含む。キャッシュ・ メモリ・アレイ６１は、データ・メモリ・アレイ６０、タグ＆ＥＣＣメモリ・ア レイ６２、並びに、センス回路６８を含む。加えて、図６のキャッシュ・メモリ １４はルーチング回路７４及びプロセッサ-キャッシュ・インタフェース７６を 含む。データ・メモリ・アレイ６０及びタグ＆ＥＣＣメモリ・アレイ６２は、セ ンス回路６８及びルーチング回路７４を介して、プロセッサ-キャッシュ・イン タフェース７６に接続されている。ルーチング回路７４は選択器回路７５及び選 択制御論理手段７７を含む。選択制御論理手段７７は、アレイ６０及び６２から 選択器回路６５を通じてプロセッサ-クライアント・インタフェース７６内の特 定ワードまでのワード転送を制御する。図５に示された実施例の場合のように、 図６に示されたアーキテクチャは、データ、タグ、ステータス、並びに、ＥＣＣ を集積する。図示の例では、適切幅の外部経路設定で(又はルーチング回路７４ を介して)、ブロック全体（この例では、４個のロング・ワード・データ・オペ ランド(ロング・ワード１〜４)、タグ、任意選択のステータス、並びに／或は、 ＥＣＣから成るグループで作り上げられている）が一時に操作される。 図６に示される実施例において、５ワード幅動作を実行するためにルーチング 回路７４内で利用可能でなければならない各種経路が矢印で示されている。各キ ャッシュ・メモリ転送サイクルで、選択制御論議手段７７は１７個乃至２０個の 利用可能な経路の内の５個をイネーブルに為して、複合的な５ワード幅バスのト ランザクションを提供する。図５の場合のように、一群の実施例において１６- ビット・ワードが用いられる場合、データ・メモリ・アレイ６０は２５６-ビッ ト幅であり、タグ＋ＥＣＣ＋ステータスのアレイ６２は１６-ビット幅乃至３２- ビット幅である。もしタグ＋ＥＣＣ＋ステータスのアレイ６２が１６-ビット幅 或はそれ以下であれば、１つ少ない経路が必要とされる(即ち、１７個のみの経 路が必要とされる)。他方、タグ＋ＥＣＣ＋ステータスのアレイ６２は４ワード 幅に匹敵し得て、必要な全ての転送は４つのみの転送サイクルでやはり達成可能 である。（１つのそうした実施例において、タグ＋ＥＣＣ＋ステータスのアレイ ６２は、２０個の必要とされる経路となる８０-ビット・バスで最大の６４-ビッ ト幅となり得て、全て出力ブロック番号１内へ供給される。）ＥＣＣ及びステー タス情報はひとたびタグ用途のみに制限されたビットで取引するので、このアー キテクチャは、タグ専用として通常定義されるビットをより活用する能力におい て先行技術よりも優れている。 図５及び図６の検討から容易に理解可能なことは、図６のルーチング回路７４ 及びプロセッサ-キャッシュ・インタフェース７６が、基本的には、図５のルー チング回路６４及びプロセッサ-キャッシュ・インタフェース６６のサブセット （部分集合）であることである(図５のブロック１及び２が図６のブロック１内 に合併される)。それ故に、同一のキャッシュ・メモリ１４のアーキテクチャは ６ワード幅（例えば９６-ビット）装置か或は必要とされる選択論理変更を伴っ た５ワード幅（例えば８０（＋）-ビット）装置かの何れかのように機能できる 。 一群の実施例において、選択制御論理手段６７及び選択制御論理手段７７はデ ータ・メモリ・アレイ６０内に保存されている順序でアレイ６０からデータ・ワ ードを転送する(例えば、ロング・ワード１が先ず転送されて、ロング・ワード ２乃至４がそれに追従させられる)。そうしたアプローチは転送された第１ワー ド或は最終ワードがプロセッサ１２によって求められるいるものか否かを考慮し ない。この結果、キャッシュ・メモリ１４及びプロセッサ１２間のデータはより 低い効率で転送されることになる。これに対する理由としては、データのブロッ ク全体に対する動作の間、そのブロック内のデータを利用する最も高い確率が初 期アドレスに対しては１００％で、引き続く各アドレスに対してはより低くなる からである。こうした確率は先行アドレスに対して相当より低くなる。それ故に 、データ転送を最適化すべく設計されたシステムにおいて、もし、例えば、初期 アドレスが０１であれば、その前のアドレス、即ち００は優先権を有する必要性 が最も小さく、それ故により低い優先権を有するべきである。 これを心に留めれば、選択制御論理手段６７及び７７は、キャッシュ線の内容 をプロセッサ１２に対してより効率的に転送するように設計され得る。一実施例 において、制御論理手段６７及び７７はキャッシュ線のデータ・ワードをプロセ ッサに対して、該プロセッサが特定のワードを必要としている確率の決定に従っ た順序で転送する。このアプローチは図４ａ及び図４ｂを参照して最もよく理解 され得る。１つのそうした実施例において、ワードＡ、Ｂ、Ｃ、並びに、Ｄは、 この順で、プロセッサにとって重要なデータの順序を表している。重要度順が考 慮された実際の物理的アドレスは、現行の実例においてプロセッサ毎に異なり、 モジュラ-４(modula-4)線形バースト或はモジュラ-４インターリーブド順序等々 を必要とするかもしれない。典型的な線形アドレシング・マイクロプロセッサ（ 例えば、PowerPC或はCyrix M1）の場合、最適な転送順序はモジュラ-４線形バー ストである。この順序付けは表１に示されている。このタイプのプロセッサに対 する他の任意の順序付けは、キャッシュ・メモリ及びプロセッサ間の転送帯域幅 の最大活用を妨げることになる。この故に、Ａ、Ｂ、Ｃ、並びに、Ｄは、二値形 態で表された以下のシーケンスを示し、Ｘは「任意」を意味する。 表１：４エントリーのキャッシュ線における線形バースト順序付け 初期アドレス Ａ Ｂ Ｃ Ｄ ｘ００ ｘ００ ｘ０１ ｘ１０ ｘ１１ ｘ０１ ｘ０１ ｘ１０ ｘ１１ ｘ００ ｘ１０ ｘ１０ ｘ１１ ｘ００ ｘ０１ ｘ１１ ｘ１１ ｘ００ ｘ０１ ｘ１１ 留意すべきことは、４エントリーのキャッシュ線におけるエントリーとは、ワ ード、ロング・ワード等々であり得る。 インターリーブド・バースト順序を必要とするプロセッサの場合(例えば、イ ンテル・ペンティアム)、モジュラ-４インターリーブド・バースト順序が使用さ れ得る。この順序付けは表２に示されている。 表２：４エントリーのキャッシュ線における インターリーブド・バースト・データ順序付け 初期アドレス Ａ Ｂ Ｃ Ｄ ｘ００ ｘ００ ｘ０１ ｘ１０ ｘ１１ ｘ０１ ｘ０１ ｘ００ ｘ１１ ｘ１０ ｘ１０ ｘ１０ ｘ１１ ｘ００ ｘ０１ ｘ１１ ｘ１１ ｘ１０ ｘ０１ ｘ００ 一実施例において、キャッシュ線のデータ・ワードが転送される順序はプログ ラム可能である。そうした装置は、例えば、同一キャッシュ装置でインターリー ブド及び線形バーストの両データ順序付けを許容することになる。他の実施例に おいて、データ順序付けはプログラム或は実行されるプログラムの特性を反映す るように変更され得る(例えば、メモリを通じて特定ストライドで動作するプロ グラム等)。 データ順序付けは、実施の複雑性を最小化すべく、且つ、１つのメモリ・アレ イ設計が９６-或は８０-ビット・バス装置として動作することを可能とすべく設 計される。図４ａに示される実施例において、４つのオペランド、タグ、並びに 、ＥＣＣのブロック全体が３つのバス・サイクルで転送される。タグ及びＥＣＣ データは第１サイクル中だけに現れ、サイクル２及びサイクル３中、データ転送 に対するそうした入力／出力線を解放している。図示の実施例において、タグ及 びＥＣＣは任意の方法で利用可能な２個のワードの間で仕切られることが可能で ある。 他方、図４ｂに示された実施例において、４つのバス・サイクルは必要な全て のデータを転送すべく依然として必要とされている。しかしながら先に述べたよ うに、図４ａ及び図６で示されたアプローチはさもなくばあり得るものよりも大 きなタグ及び／或はＥＣＣを可能として、更にもう一度、８０本の入力／出力線 の利用を改善している。タグ及びＥＣＣは、第１から第４のキャッシュ転送サイ クル５０を横切る内の第１スロットを共有できる。しかしながら、もし全てのタ グ情報が第１サイクルで供給可能であり且つ時間的に重要でない情報が引き続く サイクルで追従すれば、性能は最大となる。（ＴＡＧ／ＥＣＣのラベル付けされ たエントリーは、ＥＣＣ、一般目的のステータス情報、或は、システム１０で必 要とされている任意のタグ拡張の任意の組み合わせであり得る。） 留意されるべきことは、ＥＣＣは必須の構成要素ではないが、これに対するス ペースを具現させるために有用であり得ることである。一実施例において、この 具現は全ブロック（タグ＋データＡ，Ｂ，Ｃ，Ｄ）の単一データ検査から成る。 これは、データ２５６ビットに対してＥＣＣの１１ビットと、タグ／ステータス 情報の２１ビットまでとを必要とする。この２１ビットは９６-ビット装置に課 せられた制限である。 ８０-ビット動作の場合、性能を最大化するために、タグ制限は１６ビットで ある。もしより多くのタグ・ビットが必要であれば、８０-ビットがその追加的 に必要とされるビットを適合すべく道理にかなって拡張されることになる。例え ば１６-ビット幅データ・ワードに基づくシステム１０において、もし２０-ビッ ト・タグが必須であれば、これは８４-ビットのデータ・バス２０を必要とする ことになる。ＥＣＣの１１ビットは、道理にかなって、タグ・サイズに拘わらず 充分である。 以上、本発明は選択された各種実施例を参照して説明されたが、当業者であれ ば、本発明の精神及び範囲から逸脱することなしに、その形態及び仔細において 各種変更等がなさ得ることがご理解頂けよう。特に、以上の説明は１６-ビット ・ワードと言うことで為されたが、データ、タグ、或は、ＥＣＣワードの幅は、 プロセッサをキャッシュ・メモリに接続するバスの幅のように増減することがで き、請求の範囲に入る。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，Ｅ Ｓ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １． プロセッサ及びキャッシュ・メモリを有するコンピュータ・システム において、前記キャッシュ・メモリがプロセッサ-キャッシュ・インタフェース 及び複数のキャッシュ線を含み、その各キャッシュ線が複数のデータ・ワードを 含み、前記プロセッサ-キャッシュ・インタフェースがＭワード幅データ・バス によって接続されており、Ｍが３以上であり、前記キャッシュ・メモリから前記 プロセッサへ、前記複数のキャッシュ線から単一キャッシュ線を転送する方法で あって、 第１キャッシュ転送サイクルでＭ個のワードから成る第１グループを転送する 段階であり、前記Ｍ個のワードから成る第１グループがキャッシュ・タグ・ワー ドと、前記複数のデータ・ワードからのＭ−１個のワードとを含んでいることか ら成る段階と、 第２キャッシュ転送サイクルでＭ個のワードから成る第２グループを転送する 段階であり、前記Ｍ個のワードから成る第２グループが前記複数のデータ・ワー ドからのＭ個の追加ワードを含んでいることから成る段階と、 第３キャッシュ転送サイクルでＭ個のワードから成る第３グループを転送する 段階であり、前記Ｍ個のワードから成る第３グループが前記複数のデータ・ワー ドからのＭ個の追加ワードを含んでいることから成る段階と、 の諸段階を含む方法。 ２． 各キャッシュ線内の前記複数のデータ・ワードが、エラー訂正符号ワ ードを含み、前記Ｍ個のワードから成る第１グループを転送する前記段階が、そ のキャッシュ線に対する前記エラー訂正符号ワードを転送する段階を含む、請求 項１に記載の方法。 ３． 前記Ｍが６と同等である、請求項２に記載の方法。 ４． 前記Ｍ個のワードから成る第１グループを転送する前記段階が、キャ ッシュ線データ・ワードの前記転送に対する最適的な転送順序を決定する段階を 含む、請求項１に記載の方法。 ５． 各キャッシュ線内の前記複数のデータ・ワードがエラー訂正符号を含 み、前記Ｍ個のワードから成る第２グループを転送する前記段階が、そのキャッ シュ線に対する前記エラー訂正符号ワードを転送する段階を含む、請求項４に記 載の方法。 ６． 前記Ｍが５と同等である、請求項５に記載の方法。 ７． キャッシュ・メモリであって、 各々がタグ・ワード及び複数のデータ・ワードを含んでいる複数のキャッシュ 線を有するキャッシュ・メモリ・アレイと、 Ｍが３以上である場合、Ｍワード幅バスを含むプロセッサ-キャッシュ・イン タフェースと、 前記メモリ・アレイ及び前記プロセッサ-キャッシュ・インタフェース・バス に接続されたルーチング回路であり、キャッシュ・タグ・ワードと前記複数のデ ータ・ワードからのＭ−１個のワードとを含むＭ個のワードから成る第１グルー プを第１キャッシュ転送サイクルで転送する第１サイクル転送手段と、Ｍ個のワ ードから成る第２グループを第２キャッシュ転送サイクルで転送する第２サイク ル転送手段と、Ｍ個のワードから成る第３グループを第３キャッシュ転送サイク ルで転送する第３サイクル転送手段とを含むルーチング回路と、 を備えるキャッシュ・メモリ。 ８． 前記ルーチング回路が選択制御論理手段を更に含み、該選択制御論理 手段が前記第１キャッシュ転送サイクル中に転送されるべきデータ・ワードから 成る最適集合を選択する、請求項７に記載のキャッシュ・メモリ。 ９． 前記データ・ワードから成る最適集合が最適転送順序の関数として決定 される、請求項８に記載のキャッシュ・メモリ。 １０． 各キャッシュ線内の前記複数のデータ・ワードがエラー訂正符号ワー ドを含み、前記第１キャッシュ転送サイクルで転送される前記Ｍ−１個のワード がそのキャッシュ線に対する前記エラー訂正符号ワードを含む、請求項７に記載 のキャッシュ・メモリ。 １１． 前記Ｍが６と同等である、請求項１０に記載のキャッシュ・メモリ。 １２． 前記ルーチング回路が選択制御論理手段を更に含み、前記選択制御論 理手段が前記第１キャッシュ転送サイクル中に転送されるべきデータ・ワードか ら成る最適集合を選択し、前記データ・ワードから成る最適集合が最適転送順序 の関数として決定される、請求項１０に記載のキャッシュ・メモリ。 １３． 各キャッシュ線内の前記複数のデータ・ワードがエラー訂正符号ワー ドを含み、前記第２キャッシュ転送サイクルで転送される前記Ｍ個のワードが前 記エラー訂正符号ワードを含む、請求項１２に記載のキャッシュ・メモリ。 １４． 前記Ｍが５と同等である、請求項１３に記載のキャッシュ・メモリ。 １５． コンピュータ・システムであって、 Ｍが３以上である場合、アドレス・バス及びＭ個のワード幅データ・バスを有 するプロセッサと、 前記アドレス・バス及び前記データ・バスによって前記プロセッサに接続され たメモリと、 キャッシュ・メモリであり、 各々がタグ・ワード及び複数のデータ・ワードを含んでいる複数のキャッシ ュ線を有するメモリ・アレイと、 前記アドレス・バス及び前記データ・バスによって前記プロセッサに接続さ れたプロセッサ-キャッシュ・インタフェースと、 前記メモリ・アレイ及び前記プロセッサ-キャッシュ・インタフェース・バ スに接続されたルーチング回路であり、キャッシュ・タグ・ワードと前記複数の データ・ワードからのＭ−１個のワードとを含むＭ個のワードから成る第１グル ープを第１キャッシュ転送サイクルで転送する第１サイクル転送手段と、Ｍ個の ワードから成る第２グループを第２キャッシュ転送サイクルで転送する第２サイ クル転送手段と、Ｍ個のワードから成る第３グループを第３キャッシュ転送サイ クルで転送する第３サイクル転送手段とを含むルーチング回路と、 を含むキャッシュ・メモリと、 を備えるシステム。 １６． 前記ルーチング回路が選択制御論理手段を更に含み、該選択制御論理 手段が前記第１キャッシュ転送サイクル中に転送されるべきデータ・ワードから 成る最適集合を選択する、前記１５に記載のシステム １７． 各キャッシュ線内の前記複数のデータ・ワードがエラー訂正符号ワー ドを含み、前記第１キャッシュ転送サイクルで転送される前記Ｍ−１個のワード がそのキャッシュ線に対する前記エラー訂正符号ワードを含む、請求項１６に記 載のシステム。 １８． 前記Ｍが６と同等である、請求項１７に記載のシステム。 １９． 前記Ｍが５と同等であり、前記第２キャッシュ転送サイクルで転送さ れる前記Ｍ個のワードがエラー訂正符号ワードを含む、請求項１６に記載のシス テム。