JPH06508457A - 非同期データ経路及び同期データ経路を伴なうマイクロプロセッサ利用コンピュータのキャッシュサブシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 非同期データ経路及び同期データ経路を伴なうマイクロプロセッサ利用コンピュ ータのキャッシュサブンステム本発明は一般に、マイクロプロセッサの分野に関 し、特に、コンピュータシステムにおいて中央処理装置！！ｆ（ＣＰＵ）と主メ モリとの間のメモリ階層のレベルを表わすキャッシュメモリに関する。

２、背景知識 歴史的にいえば、マイクロプロセッサ技術への要求はＤＲＡＭ及びＴＴＬ／プロ グラム可能論理などの支援技術より速い速度で増加している。最近では、以下に 説明するように、このずれは一層悪化する傾向にある。第１に、マイクロプロセ ッサのクロック速度は規格の支援論理のクロック速度に急速に近づきつつあり、 場合によっては、支援論理のクロック速度を越えている。加えて、命令ごとのク ロック速度は急速に低減しているので、メモリには非常に大きな帯域幅が要求さ れることになる。ＲＩＳＣアーキテクチャなどのより新しいデザインは同じ量の 作業を実行するのに絶えずメモリ帯域幅を要求している。双対プロセッサや多重 プロセッサなどの装置は直接メモリアクセス（ＤＭＡ）を必要とするため、メモ リ帯域幅への要求はさらに厳しくなる。４１ｍに、新しい装置が市場に導入され る速度は増しており一以上述べた点は全て悪化することになる。

このような傾向があるために、システムを設計する上で影響を及ぼし続ける性能 上の２つの重大な障害がある。性能を制限するものとしてのメモリ帯域ｇｉよ既 に数多くのマイクロプロセノサンステムにおけるキャッシュメモリの使用を強制 していた。例を挙げると、キャツンユメモリの使用はＩｎｔｅｌ　Ｃｏｒｐｏｒ ａｔｉｏｎ　製造の８０３８６−Ｍ　世代のマイクロプロセッサではありふれた ことである。また、Ｉｎｔｅｌ　の８０４８６ＴＶ　マイクロプロセッサ、ｉ８ ６０ＴＭマイクロプロセヴサ及びｉ　８６０ＸＰ−１マイクロプロセツサは、性 能を向上させるため（こ、オンチノブキャッノユを含む。将来の世代における性 能の向上を支えるためζこ、メモリ階層（−次キャブ／ユ、二次キャツノユ、Ｄ ＲＡＭアーキテクチャなど）のそれ以上の変更が必要であることは明らかである 。（尚、ｒｌｎｔｅＮ、ｒ８０３８６」、ｒ８０４８６Ｊ、ｒｉ８６０Ｊ及びｒ ｉ８６０ＸＰＪは全てＩｎｔｅｌＣｏｒｐｏｒａｔｉｏｎ　の商標である。）性 能上のもう１つの障害はクロック速度と入出力（Ｉｌｏ）タイミングである。マ イクロプロセッサのクロック速度（及びその結果としての入出力タイミング）を 増加させ続けるために要求される投資をシステムの全ての構成要素にわたって支 えきれないことは明らかになっている。出資する余裕があったとしても、単純き わまりない作業、調整及びマルチペンダの可能性がもつスケジュール上の影響に よって、そのようなアーキテクチャはたやすく競合に耐えないものとなってしま うであろう。これらの要因によって、システム構成要素のサブセットに対する周 波数スケーリングの問題を隔離するために、既に非同期インタフェースの使用が 強制されて〜）た。将来は、所望のレベルの性能に到達するために、より一層厳 密に管理された仕様を中心として高速ＣＰＵインタフェースを設計することが必 要になるであろう。

従来の方式の欠点となっている特徴のうち典型的なものは、ｃｐｕインタフェー スとメモリインタフェースの双方で並行動作を支援するのが不可能であるという こ七である。すなわち、読取り／書き込み記憶装置アレイをアクセスするたびに 、データの一部分のみが転送されるのである。これは各キャッシュ行を獲得する ためには、他方のインタフェースからのアクセスをブロックしつつ、キャッシュ ＳＲＡＭアレイを繰り返しアクセスしなければならないということを意味してい る。あるいは、ＳＲＡＭの輻広いバンクをそれに対応する外部マルチプレクサと 共に採用することも可能であろうが、それは、複雑さとコストが付加されるとい う相当の犠牲があって始めてできることである。

従来のキャッシュメモリに共通するもう１つの欠点は、どの転送も同期させる必 要があることである。言いかえれば、メモリバスから到着したデータをＣＰＵバ スへ転送できるようになる前に、マイクロプロセッサクロックと同期してハンド シェークを起こさなければならない。このプロセスは、メモリバスからのデータ 転送ごとに繰り返されなければならない。尚、これはメモリバスと、ＣＰＵバス との間のデータの転送が同期動作を要求することを別の言いかたで表わしている にすぎない。そのような動作は、特にＣＰＵクロック速度が増したときに、コン ピュータシステムの性能に重大な負担を負わせるのである。

以下かられかるように、本発明は、ＣＰＵ／キャッシュコアアーキテクチャの中 で採用され、先に説明した性能上の障害を克服しようとする集積キャッシュメモ リを開示する。８０４８Ｂのようなマイクロプロセッサと関連して利用した場合 、本発明のキャッシュによる解決方式の数多くの特徴は、それらのＣＰＵの性能 を以前は実現されなかった速度（たとえば、＞５０ＭＨｚ）に線形スケーリング することができることである。

発明の概要及び目的 従って、本発明の１つの目的は、従来の技術の特性を示す欠点を克服し且つコン ピュータシステムの総性能を向上させるキャッシュメモリを提供することである 。

本発明の別の目的は、直接メモリアクセス（ＤＭＡ）及び多重プロセッサ構成に 関してシステム性能を向上させるためにＣＰＵ動作と、メモリバス動作との間に できる限り多くの同時性を保つキャッシュを提供することである。

本発明の別の目的は、ＤＭＡ装置及び／又は複数のプロセッサに一二次キャッシ ュを有していても、いなくても−共通のメモリを共用させるキャッシュメモリ一 貫性メカニズムを提供することである。

本発明のさらに別の目的は、ＣＰＵバスからメモリバスへＳＲＡＭアレイを妨害 せずに透明性をもってデータを転送させるキャッシュメモリを提供することであ る。

本発明の別の目的は、ＳＲＡＭアレイの中へ又はＳＲＡＭアレイから１つのＣＰ Ｕクロック周期の中で情報を転送することができるキャッシュメモリを提供する ことである。

本発明のさらに別の目的は、メモリバスとＣＰＵバスとの間でデータを非同期的 に転送するキャッシュメモリを提供することである。

本発明のさらに別の目的は、メモリバスバッファ機能及びＣＰＵバスバブフ１機 能を単一の集積回路においてＳＲＡＭアレイと組合わせるキャッシュメモリ回路 を提供することである。

本発明の別の目的は、内部ＳＲＡＭアレイに対する、キャッシュ行１行分の幅を もつインタフェースを有するキャッシュメモリを提供することである。

本発明のさらに別の目的は、メモリバス制御装置に対するインタフェースがＣＰ Ｕ待ち時間を最小にするような効率の良いキャッシュメモリを提供することであ る。

本発明のさらに別の目的は、ＣＰＵクロック速度のスケーリングを容易にするた めに８０４８６などのマイクロプロセッサにおける性能の線形スケーリングを可 能にする、ＣＰＵ／キャッシュコアアーキテクチャと共に使用するためのキャフ ／ユメモリを可能にすることである。

本発明のこれらの目的及びその他の目的に従って、キャッシュＳＲＡＭ記憶素ｒ を実現する集積回路を開示する。キャッシュメモリ回路は、多数の変形を伴なう ＭＥＳ＋プロトコルと、データ併合を伴なう書込み割当てと、効率良い２方向動 作のためのＭＲｔＪＰＩと、内包を使用する２レベルキヤツンユ一貫性（Ｍ状態 −次キャッ／ユ行のライトバックのためのデータ併合を含む）とを含むキャッシ ュサブシステムの一部である。

一実施例では、中央処理装置（ＣＰＵ）を打するマイクロプロセッサ利用コンピ ュータンステムはＣＰＵバスに結合している。ＣＰＵバスはＣＰＵクロック信号 に対して同期的に動作する。コンピュータシステムは、主メモリに結合するメモ リバスをさらに含む。本発明による集積キャッシュメモリ回路はスタティックラ フダムアクセスメモリ（ＳＲＡＭ）アレイによって主メモリの一部を一時的に保 持する。

ＣＰＵバスを介するバースト読取り動作及びバースト書込み動作を最適化するた めのＣＰＵｍｕｘ／バッファ手段を具備するＣＰＵバスインタフェースが含まれ ている。ＣＰＵ■ＵＸ／バッファ手段によって、ＳＲＡＭアレイの１回のアクセ スでキャｌツユ行１行分を読取る／書込むことができる。ＣＰＵバスインタフェ ースの巾では、ＣＰＵにより規定される順序でＣＰＵバーストを制御する制御論 理下段を利用する。部分行書込みと割当てを支援するために、ＣＰｔＪバッファ にはａ効ビブトが取り入れられている。

大きなキヤ・１７１行もメモリ側で支援される。現時点での実施例では、キセノ ／ニー貫性プロトコルはメモリバスキャッシュ行がＣＰＵキャッシュ行のサイズ より大きいか又はそれと等しいことを要求する。従って、本発明は１ｘｓ　２ｘ ｓ４　ｘ　ｓ　８　ｘ又はそれより大きい行比を支援することができる。より大 きなキャッシュ行を支援するために、あるいは、メモリバスの相対的に遅い速度 を考慮に入れるために、より広いメモリバス輻も容易になっている。現在、支援 されるのはｌＸ％　２ＸＮ　４Ｘの幅比である。

集積キャブンユメモリ回路はメモリバスインタフェース　−　メモリバス読取り 、ライトスルー、ライトバック及びスヌーズを実行するときに使用される複数の 内部バッファを含む−をさらに具備する。メモリバスインタフェースは、特定の メモリバスサイクルの間に利用すべき適切な内部バッファを確定する追跡論理１ 段をさらに具備する。

本発明の重要な特徴は、メモリバスからＣＰＵバスへ透過性をもってデータを渡 すか、又はＣＰＵバスから前記メモリバスへデータを渡すかのいずれかのために 、ＣＰＵバスインタフェースとメモリバスインタフェースとの間にデータ経路を 組込んだことである。それらの転送は、それぞれＳＲＡＭアレイを妨害せずに実 （テできるという會味で見えている。すなわち、上記のデータ経路は、ＳＲＡＭ アレイをＣＰＵバスインタフェース又はメモリバスインタフェースに結合する経 路とは分離している。言いかえれば、本発明は、キャッシュとは関係していない サイクルについて、バイパス経路によってキャッシュデータ記憶装置アレイに対 し二咀ボートアクセスを実行する。この機能は並行する動作を支援すると共に、 メモリバスとＣＰＵバスの転送プロトコルを分離するように設計されている。

さらに、メモリバスインタフェースとキャッシュメモリのその他の素子との間の アクティビティはＣＰＵクロック信号に対して同期して起こるが、メモリバスイ アタフエースとメモリバスとの間のアクティビティはＣＰＵクロック信号に対し て非同期に起こる。ＣＰＵの側とメモリの側での独立した非同期データ転送制御 は相対的に高速のＣＰＵバスを低速のメモリバスから分離する。これにより、メ モリバスインタフェースとＣＰＵバスインタフェースの双方の独立しくすなわち 、各々のデータ転送をＣＰＵに同期させる必要がない）且つ並行する動作が可能 になるので、キヤッンユサブンステムの性能は相当に向上する。

複数のキャッシュ行幅バッファは双方のボートの並行動作を支援する。これらの バッファは単一のＣＰＵバッファと、４つのメモリインタフェースバッフハすな わち、ＣＰＬＩからメモリへの転送のための２つ、置き換えライトバックのため の１つ及びスヌーブライトバックのための１つのバッファとを含むのが好ましい 。同時性が与えられるのは、これらのバッファがアレイに対してキャッシュ行１ 行分の幅をもつインタフェースを有しているために、１回のクロックアクセスで ビンにおける多重クロックバーストを満たすことができるからである。

本発明は、ＭＲＵ予測を使用することにより、最小限のペナルティをもって多方 向キヤツシユをも支援する。データ経路はｃＰＵバス動作について複数の方向を アクセスすることによりＭＲＵ予測を支援する。ＭＲＵをアクセスするため（及 び新たなＭＲＵを提供するため）に利用できる時間を最大にするように、適正な 方向に関わる多重化は最終レベルで実行される。ＭＲＵビットは、セットごとの 最高使用開度の方向を指示するためにアレイに記憶される。キャッシュ制御装置 は、予測が正確であるが否かを判定するために、ＭＲＵ　（＠き換えのために使 用されるＬＲＵの逆）のコピーを有する。好ましい実施例においては、本発明は ２方向動作を実現する；しかしながら、プロトコルを３方向以上に拡張すること は可能である。

図面の簡単な説明 以下の詳細な説明及び本発明の好ましい実施例の添付の図面から本発明をさらに １−分に理解されるであろうが、それらを特定の実施例に本発明を限定するもの としてみなすべきではなく、それらは説明及び理解のみを目的としている。

図１は、本発明の現時屯で好ましい実施例の基本キャッシュサプシステムのブロ ック線図を示す。

図２は、本発明による集積ＳＲＡＭキャッキヤツシユ点で好ましい実施例の回路 ブロック線図である。

図３は、本発明の現時点で好ましい実施例に従ったメモリデータ経路の詳細を示 す。

図４は、本発明の現時点で好ましい実施例に関わるｃＰＵデータ経路の詳細を示 す。

図５は、本発明の現時点で好ましい実施例に従った非パイプライン化ｃＰＵ読取 りヒツトサイクルのタイミング波形を示す。

図６は、本発明に従った３つの非パイプライン化書込みヒツトサイクルを示す図 ７は、読取りがキャッシング可能ミスであるような本発明によるメモリ読取リサ イクルを示す。

図８は、メモリ読取りに続いて、次のサイクルが先の読取りと同一の行であり且 つメモリ読取りがＳＲＡＭアレイに対してまだ完了していないような状態で本発 明に従って続いてゆく読取りミスを示す。

図９は、キャッシュ制御装置がスヌープヒットを受信したならば、キャッシュ制 ｍｉ？ｙは本発明に変更後のデータをメモリバスへ導入することを命令するよう な本発明に従ったスヌーブ動作に関わるライトバックを示す。

図１０は、変更データを有するキャッシュ記憶場所に新たな行が導入されるよう な本発明に従ったメモリ読取りに関わるタイミング波形を示す。その結果、置き 換えが実行される。

図１１は、メモリバスライトスルーサイクルのタイミング波形を示す。

図１２は、書込みミスに続いてキャッシュの新たな行が割当てられるような本発 明に従った割当てを伴なうライトスルーのタイミング波形を示す。

図１３は、メモリインタフェースにおける刻時モードのバースト読取りサイクル を示す。

図１４は、メモリインタフェースにおける本発明に従った刻時モードの折り返し メモリ読取りサイクルを示す。

図１５は、メモリインタフェースにおける待ち状態を伴なうメモリ読取りサイク ルを示す。

図１６は、メモリインタフェースにおける刻時モードのメモリ読取りサイクルの 再始動を示す。

図１７は、好ましい実施例についてメモリインタフェースにおける刻時モードの １回転送メモリ読取りサイクルを示す。

図１８は、メモリインタフェースにおける刻時モードのメモリバスからのバース ）ＴＩ込みサイクルを示す。

図１９は、メモリインタフェースにおいて刻時モードの折り返しバースト書込み サイクルを示すタイミング波形である。

図２０は、待ち状態を伴なうメモリインタフェースにおける書込みサイクルを示 すタイミング波形である。

図２１は、メモリインタフェースにおける刻時モードのメモリ書込みサイクルの 再始動を示す。

図２２は、メモリインタフェースにおける刻時モードの１回転送書込みサイクル を示す。

図２３は、本発明の現時点で好ましい実施例に従ったメモリインタフェースにお ける刻時モードの読取り一書込み一読取りターンアラウンドのタイミング波形で ある。

図２４は、好ましい実施例についてメモリインタフェースにおける刻時モードの 書込み一割当てノーケンスを示す。

図２５は、メモリインタフェースにおけるＭＯＣＬＫ信号と出力データとの関係 を示すタイミング図である。

図２６は、メモリイノタフエースにおける刻時モードのＣＲＤＹ＃とＭＥＯＣ＃ との関係を示すタイミング図である。

図２７は、メモリインタフェースにおけるストローブモードのバースト読取り赫 イクルを示す。

図２８は、本発明に従ってメモリインタフェースにおいてストローブモードの折 り返しバースト読取りを示す。

図２９は、メモリイノタフエースにおけるストローブモードのメモリ読取りサイ クルの再始動を示す。

図３０は、好ましい実施例に従ったメモリインタフェースにおけるストローブモ ードの１回転送読取りサイクルを示す。

図３１は、メモリインタフェースにおけるストローブモードのメモリバスがらの バースト書込みサイクルを示す。

［２Ｉ３２は、メモリインタフェースにおいてストローブモードの折り返しパー スＨｔ込みサイクルを示すタイミング波形である。

図３３は、メモリインタフェースにおけるストローブモードのメモリ書込みサイ クルの再始動を示す。

図３４は、メモリインタフェースにおけるストローブモードの１回転送書込みサ イクルを示す。

図３５は、本発明の現時点で好ましい実施例に従ったメモリインタフェースにお けるストローブモードの読取り一書込み一読取りターンアラウンドのタイミング 波形である。

図３６は、好ましい実施例についてメモリインタフェースにおけるストローブモ ードの書込み一割当てノーケンスを示す。

図３７は、メモリインタフェースにおけるストローブモードのＣＲＤＹ＃信号と ＭＥＯＣ＃信号との関係を示すタイミング図である。

図３８は、好ましい実施例に従ってバーストマルチプレクサセレクト信号がどの ようにして発生されるかを示す回路概略図である。

好ましい実施例の詳細な説明 マイクロブロセッサンステムに対してキヤツシユメモリを実現する集積回路を説 明する。以下の説明中、本発明の好ましい実施例を完全に理解させるために、特 定のバイト数、特定のビット数、特定のデバイス数などの特定の詳細な事項を数 多（挙げる。しかしながら、それらの特定の詳細な事項がなくとも本発明を実施 しうろことは当業者には自明であろう。別の場合には、本発明を無用にわかりに ＜クシないために、周知の回路を詳細には示さなかったーすなわち、単にブロッ クｌ１ｍの形で示した。

本発明を説明してゆく中で、いくつかの特定のｃＰＵアーキテクチャ及び／又は 　Ｉｎｔｅｌ　８０４８Ｂ　及びｉ　８６０ＸＰマイクロプロセツサなどの型の マイクロプロセッサと関連して本発明によるキヤツシユメモリの使用を何度も参 照する。それらの実現形態は本発明の現時点で好ましい実施例を反映しているに すぎず、それらを本発明の範囲を限定するものとしてみなすべきではない。本発 明において具現化されるｌＩ！［念は他の型のプロセッサ、他のアーキテクチャ 等にも適用可能である、あるいは拡張して良いということを理解すべきである。

加えて、本発明を説明に際して、本発明の現時点で好ましい実施例に独特のもの である信号及びビンの名前を参照する。それらの信号については、添付の付録の 中でそれぞれ説明しである。好ましい実施例に関連してそれらの信号名、又はそ の特定の機能を参照するとき、それを本発明の趣旨又は範囲に対する限定として みなすべきではない。

ＣＰＵ／キャッシュメモリンステムの＊要データキャッノユメモリの使用は局所 性の原理に基づいている。この原理は、１つの項目を参照する場合、その項目は その後間もなく再び参照される傾向にあること（すなわち、時間の局所性）を認 識する。同様に、１つの項目を参照する場合、その付近の項目はその後間もなく 参照される傾向にある（すなわち、空間の局所性）。従って、キヤツシユメモリ を使用することの原理は頻繁に使用される情報に対して効率良くアクセスを実行 し、それにより、処理速度を加速することである。

図１は、本発明の基礎となっているキャッシュサブシステムのブロック線図であ る。このキャッシュサブシステムは、現時点で好ましい実施例においてはＩｎｔ ｅｌ　８０４８６マイクロプロセツサから構成されているＣＰＵ１０．キャッシ ュデータスライス＋３．キヤツンユ制御装＠１２及びバイトイネーブルラッチ１ 日という４つの基本区分を有する。キャッシュデータスライス１３は、キャッノ ユ制ｍｕｗ１１２及びメモリバス制御装［１１１と関連して、ＣＰＵバス１４と メモリバスＩ５との間のゲートウェイを形成する。

ＣＰＵの型、キヤツシユの大きさ、そして、メモリバスインタフェースの選択に よって、それら４つの基本区分素子の特定の実現形態を多様なアプリケージぎン に適合させることができる。キャッシュサブシステムにより局所的にサービスで きる全てのＣＰＵアクセスは、メモリバスのトラフィックから除外される。従っ て、局所サイクル（キャッシュをヒツトし且つメモリバスサイクルを要求しない ＣＰＵサイクル）はＭＢＣＩＩとメモリバス１５には全く見えない。これにより 、長嘆処理システムでは要求されることの多いメモリバス帯域幅の縮小が可能に なる。

キャッシュサブシステムの重要な機能の１つは、ＣＰＵバス１４とメモリバス１ ５との間で速度の分離を実行することである。図１のサブシステムは非常に高い 周波数（たとえば、＞５０ＭＨｚ）　に至るまで待ち状態を零にしてＣＰＵｌ０ をサービスすると同時に、それより遅いメモリバスサイクルをランするために必 要な分離を実行するように最適化されている。通常、メモリバス１５は３２ビツ ト幅、６４ビツト幅又は１２８ビツト幅のいずれかである。これは、８０４８６ マイクロプロセツサの場合には３２ビツト幅であるＣＰＵバスの幅に匹敵する。

従って、図１のキャッシュサブシステムはＣＰＵバス幅以上のメモリ幅を容易に 支援する。これをＣＰＵバスより狭いメモリバス輻を支援するようにも適合させ ることができるであろう。

キヤツシユ制御装置１１１２はキャッシュサブシステムの主制御素子を構成して おり、タグと、行状態とを含む。この装置はあらゆるＣＰＵバスサイクルを追跡 し、どのサイクルがＣＰＵバスで完了できるか及びどのサイクルをメモリバスに 渡さなければならないかを判定する。また、（ＭＥＳ＋プロトコルの変形に基づ いて）アクセス、ヒツト又はミスについて決定を実行する。制御装置１２はＣＰ Ｕバス要求を完全に処理し、アクセスがメモリバス１５の制御を必要とするとき にはＭＢＣＩＩと協調する。ＣＰＵに正しいデータを与えるために、制御装ｗ１ ２はヒ−／　トとミスの双方についてキャッシュデータ経路をさらに制御する。

最高使用ＭＩＸ（ＭＲＵ）予測メカニズム及びアクセスフンテンシ１ンに基づい て、動的に持ち状態を追加する。

ＭＲＵメカニズムは時間的局所性を利用する。特定すれば、１つのセットの最高 使用頻度の経路は再び使用される確率が最も高い。ＭＲＵは、ＩＩＩき換えるべ き経路を選択するための別の予測方法であるＬＲＵ　（すなわち、最低使用頻度 ）の逆である。キャッシュ制御装！１１２はＭＢＣＩＩに対してサイクル要求を さらに実行すると共に、キヤツシユミスに際してはメモリバス１５にアドレスを 提供する。

キヤツシユ制御装置は、他の装置がメモリバス１５を利用している間にメモリバ ススヌープ動作を実行することになる。スヌービングとは、メモリバス１５を共 用している他の装置がアクセスされたキャッシュ行のコピーを有しているか否か を判定するために、キャッシュ制御装ｒ１１＋２が共用メモリバス１５を監視す るする動作のことである。キヤツシユ制御装置は、内包の原理に基づいて、第２ レベルキヤツンユと、ＣＰＵｌ０の一部キャッシュの双方についてスヌーピング する。

メモリバス制御装置１　（ＭＢＣ）Ｉ　ＩはＣＰＵ／キャッノユコアをメモリバ ス１５と関連する特定のメモリバスプロトコルに適応させる。そのようにしなが ら、ＭＢＣは制御装＋１！１２、行充填、フラッノユ、ライトバックなどと協調 する。

メモリバス制御装置は、広範囲にわたるアプリケーンｅンを支援するために、広 い範囲のメモリバスプロトコルに対してｃｐｕ、キャッシュ制御装置及びキャッ シュデータスライスの単一の実現形態に適応するように定義されている。クロッ キング又はストロービングされるメモリバスに対して同期インタフェース又は非 同期インタフェースを支援することができる。場合によっては、メモリバス制御 装置をＤＲＡＭインタフェースに直接に接続しても良い。それらの異なるプロト コルは３２ビツト、６４ビツト及び１２８ビツトのメモリバス輻で支援される。

ＭＢＣは、メモリバスプロトコルを実現しなければならない論理を含む。この論 理はメモリバスの順序指定、データ転送及びキャッシュ−質性といった機能を実 行すると共に、キヤツシユ制御装置及びキャッシュデータスライスにあるトラノ ンーバを制御する。尚、任意にキヤツシユ１３及びキヤツシユ制御装置！＋２は トランンーバ／う１チを介してメモリバス１５に結合される。

キャッシュデータスライス１３は、図１のＣＰＵ／キャッシュコアサブシステム 中のキヤツシユデータ記憶素子を実現する。キャッシュ１３は、マイクロプロセ ッサシステムの特定のメモリ必要条件に対応するために、並列に結合された複数 の個別のＳＲＡＭＲＡＭ集積回路上７実現されている。

δ々のＳＲＡＭ集積回路１７はラッチと、マルチプレクサ（ＭＵＸともいう）と 、ヒツトしたアクセスとミスのアクセスの双方を効率良くサービスするために回 路をキヤツシユ制御装置１Ｆ＋２とロックステップで動作させる論理及び記憶装 置とを含む。尚、キヤツシユ１３の内部の論理機能は従来はそれまでのデザイン のキヤノンユ制ｍ装置に配置されていたことに任徹する。しかしながら、本発明 においては、クロック速度が増すにつれてクリティカルタイミングバスを最小に するために、この論理はキヤツシユメモリに特定して区分されている。

キャッシュデータスライス１３は零待ち状態ヒツトアクセスを支援し、先に自律 経路予測に関して述べたＭＲＵビットの複製を含む。メモリバスサイクルの間、 キャッシュ１３はＣＰＵｌ０とメモリバス１５との間のデータゲートウェイとし て動作する。従って、キャッシュ１３は、データを記憶するのに加えて、ｃＰＵ バスＩ４とメモリバス１５との間に効率の良い、高性能のデータ経路を形成しな ければならない。本発明のこの面については間もなくさらに詳細に説明する。

キャッシュコア１３はＣＰＵバスインタフェース及びメモリバスインタフェース では非同期に動作できるが、この装置の内部には同期装置がないことに注意する のは重要である。データ転送のための同期装置はメモリバス制御装置１１の区画 にある。

バイトイネーブルラッチ１８は図１のキャッシュ制御装置の区画と適正に関連し ている。バイトイネーブルラッチは、メモリバス制御装置に至る分離されたＣＰ Ｕバス信号のインタフェースを形成する。それらの信号はバイトイネーブルと、 他のＣＰＵサイクル状態信号（長さ、キャッシュ、属性など）とを含む。すなわ ち、ラッチはそれらのクリティカルＣＰＵバス信号に対する負荷（経路指定中の 装置の数）を最小限に抑えるために使用される。メモリバス制御装置１１の複雑 さを最小にするために、ラッチはキャッシュ制御装ｆｆ１１２により直接に制御 される。尚、ビン数が制約とならない場合、実施例によってはラッチ１８を制御 装ｒ！１１２の中に組込めることに注意する。

キヤツシユメモリアーキテクチャ 次に図２を参照すると、本発明の集積キャッシュメモリ回路１７のブロック線図 が示されている。キヤツシユメモリ１７はＣＰＵバスセクシ１ン、メモリバスサ クルジン及びＳＲＡＭアレイという３つの基本セクンｅンを有する。それらのブ ロックについては以下にさらに詳細にそれぞれ説明する。

ＣＰＵバスインタフェース ＣＰＵバスインタフェースはブロック２０に組込まれたＭＵＸ／バッファ機能を 含み、付加的な制御論理はブロック２１に入っている。ＣＰＵ　ＭＵＸ／パブフ ァ２０はＣＰＵ読取り及びＣＰＵ書込みに関わるデータを記憶するために使用さ れる。その機能はＣＰＵバスを経る読取りと書込みの動作を最適化する。読取り 動作の場合、この機能によってキャッシュの１行分を１回のアレイアクセスでＭ ＵＸ／バッファ２０にロードすることができる。次に、バースト転送のタイミン グをＣＰＵバスインタフェースでのみ確定するのであるが、それにより、高いデ ータ転送速度に対してタイミングを著しく最適化できる。

同様に、バースト書込み動作の場合には、１回のアレイ書込みについて全てのデ ータが収集されるまで、バッファは（ＭＵＸ／バッフｙ２０のタイミング必要条 件のみに基づいて）データを高い転送速度で収集させる。バーストに際してＡＣ タイミングを分離することに加えて、この方式はＳＲＡＭアレイ２２の使用を最 小限に抑え、それにより、メモリバスとの同時性を向上させる。メモリバスバー ストをＣＰＵバスバーストから分離する効果によって、メモリバス動作について も類似の利点が実現される。ＭＵＸ／バッファ２０は、ＳＲＡＭアレイ２２の経 路ごとに１つずつ、２つの３２ビツト幅セクシ１ンを有する。先の述べた通り、 ＳＲＡＭアレイ２２はＭＲＵ予測を伴なう両方向セットアソシェイティブ構成を 利用する。

セフトアソシエイティプキャフンユは、キャッシュメモリが複数の方向に分割さ れている記憶製画アレイである。１つのセットは、各々がメモリの同一の部分を 保持できるＩｎのセクタ（各方向から１つずつ）から構成されている。１つのセ ットはＣＰＵアドレスの下位部分を使用してアドレス指定（すなわち、索引付け ）される。同じセットの中の全てのセクタはＣＰｔＪアドレスの同一の下位部分 を使用して索引付けされる。ブロック２０の中の３２ビツトの幅は８個のＣＰＵ 入出力ビンをもって４回の転送を支援する。クリティカルタイミングバスに影響 を与えずに最高使用頻度（ＭＲＵ）選択を支援するためには、２つのセクション が必要である。

ＭＲＵ情報に基づいて、ブロック２３の中の方向マルチプレクサはアクセス中に 使用すべき正しい方向を選択する。方向情報はＣＰＵ制御ブロック２１から線路 ２４に沿ってブロック２３に供給される。方向情報はアレイ２２との間でも線路 ２７に沿って両方向に渡される。たとえば、読取りサイクルの間には、初期出力 は最高使用頻度の方向から得られる。制御装置が最高使用頻度の方向は正しい方 向でないと判定したならば、方向マルチプレクサ３３を変更し且つ新たなＭＲＵ を線路２７を介して（たとえば、次のアクセスに備えて）アレイ２２に書込むた めに、制御装置は５９の信号を使用してキャッシュメモリ１７を強制的に他方の 方向に変更させる。尚、ＭＲＵ予測プロトコルを適正に機能させるためには、キ ャッシュメモリ１７のＭＲＵはキャッシュ制御装ｙ１１２の予測メカニズムとロ ックステップ関係になければならないということに注意する。

ＭＲＵビットである読取りは待ち状態なしで実行される。ＭＲＵミスの場合、読 取りがパイプライン化されていなければ、方向を変更するための待ち状態が１つ ある。パイプライン化読取りでは、キャッシュ制御装置におけるＭＲＵルックア ップのために使用される時間を隠し且つＭＲＵミスに関わる待ち状Ｏを回避する ことが可能である。従って、ＣＰｔＪ読取りに課しては、ＳＲＡＭアレイ２２か ら３２ビツト×２を読取り、ブロック２０及び２３の２方向セクンＷンのいずれ かに記憶することになる。

ＣＰＵインタフェースセクンロンは８つの入出力ドライバをさらに含む。言うま でもなく、より大きなサイズのキャッシュを支援するために、それより少ない数 の入出力ドライバを使用しても良い。２ＸＣＰυ入出力構成を使用する場合、２ つの入力ビン、たとえば、ＣＤＡＴＡ　（０：　Ｉ）を起動し、その他の入出力 ビンの出力端子を浮動させる。４ＸＣＰＵ入出力構成を選択した場合には、ビン ＣＤＡＴＡ　（０：　３）のみを起動し、その他の４つの人出力ビンは浮動状態 のままである。進行中のサイクルが書込みであるか、又は進行中のサイクルがな い場合には、ｃｐｕ入出力ドライバは３状態となる。読取りの終了時に、ランさ せるべきバイブラインが読取られていなければ、出力は３状態になる。そうでな ければ、リセットが活動しているとき、出力は３状態になる。

ＣＰＵバス制御ブロック２１は基本的にはキャッシュメモリに関わるＣＰＵバス のバスプロトコルを複１ｍｌ、たちのである。現時点で好ましい実施例では、プ ロＩり２１はＩｎｔｅｌ　８０４８６又はｉ　８６０ＸＰのバスプロトコルを複 製している。これらの信号はＣＰＵ実行開始サイクルと、−次キャッシュへのラ イトパックの場合のキャッシュー貫性開始サイクルとを制御するために使用され る。

同時に、制御セクタぎン２■は、線路５９に沿ってキャッシュ制御装置から受信 されて０る信号を監視する。

ブロック２１の中に常駐している制御論理は通常の組合わせ論理及び状態機械論 理から成り、２つの重大な機能を実行するように設計されている。第１に、ＣＰ ｔＪバスからのバースト転送のために、ＭｔＪＸ／バッファブロック２０（及び 関連するＣＰＵ　ＭＵＸ３３及び３７）もバーストアドレスを供給する。これに より、低速の外部チップインタフェースが除外されるので、バースト動作に際し て転送速度を最大にするためにはこれは不可欠である。第２の機能はキャッシュ メモリにＣＰｔＪパスサイクルに追跡させ且つキャツシュヒツトを予期するため に内部動作を実行することである。次に、キャッシュｍｍ装置はタグルックアッ プを並行して実行し、その結果をＣＰＵとキャッシュメモリの双方に同時に報知 する。これにより、最も重要なタイミングバスの中でキャッシュ制御装置ｉ１２ とキャッシュメモリ＋３との間に余分の回路インタフェースを設ける必要はなく なる。

これで読取りヒツトサイクルの速度が改善されることは当業者には理解されるで あろう。

制御ブロック２１の中に常駐している論理機能は、さらに、ＣＰＵバスの定義に 非常に緊密に結合しようとする。例を挙げると、現時点で好ましい実施例によれ ば、最大限の転送速度を保証するためにブロック２１の論理機能は８０４８６マ イクロプロセツサ及びｉ　８６０ＸＰマイクロプロセツサに基づいている。これ は信号特性が同一であること、バースト順序が予測可能であること及びスケーリ ングを可能にするためにＡＣタイミングが十分に整合していることを要求する。

図２に示す実現形態の場合、ＣＰＵバスインタフェースはキャッシュ装置Ｉ！＋ ７ごとに２ビツト、４ビツト又は８ビツトのデータ経路を支援する。（電気的負 荷の関係上）装置は１６個が限度であると仮定すれば、これにより、（たとえば 、８０４８６の場合）３２ビブトＣＰＵバスで１２８にバイト、２５６にバイト 又は５１２にバイトのキャッシュを支援できる。

ＭＲＵ予測を使用することにより、本発明は最小限のペナルティをもって多方向 キャッシュを実現できることを理解すべきである。ＭＲＵをアクセスし且つ新た なＭＲＵを提供するために利用できる時間を最大にするために、適正な方向をめ るための多重化は最終レベルで実行される。さらに、ＣＰＵバスとメモリバスと の間のデータ経路（データ経路の詳細については後述する）は、ＣＰｔＪバス尚 、本発明は２方向動作を実現するが、プロトコルは３方向以上に拡張可能である ことに性徴する。

読み取り時のＣＰＵデータ経路 キャッシュＳＲＡＭ１７は、読取りヒツトを予期して、ＣＰＵバス１４の読取リ サイクルごとにアレイルックアップを実行する（Ｍ、Ｅ又はＳ状態）。キャッノ ユ制御装ｒｉｌ＋２はＣＰＵバス１４と、専用制御信号とを使用して、読取りヒ ツトの場合はアレイ２２からの転送を制御し、また、読取りミス又はキャッシュ をバイパスする読取りサイクル（たとえば、入出力）の場合にはメモリインタフ ェースからの転送を制御する。読取り時のＣＰＵデータ経路はアレイバス２５を 介して全６４ビツトをアクセスする。アレイバス２５はアレイマルチプレクサ２ ８に結合しており、アレイマルチプレクサ２８は１２８ビツトバス３０を介して アレイ２２に結合している。アレイマルチプレクサ２８はＣＰＵ制御ブロック２ Ｉにより線＃Ｉ４３１を介して制御される。各々のアレイアクセスは１２８ビツ ト、すなわち、各方向から６４ビツトである。アクセスはメモリ側からであり、 選択された方向から全６４ビツトを選択することになる。しかしながら、アクセ スがＣＰＬＩ側である場合には、両方向のアドレス指定された３２ビツトを使用 する。

前述のように、読取り時のＣＰＵデータ経路は全６４ビツトをアクセスする。

アクセスがアレイに対してである場合、それらの６４ビツトはアドレス指定され たキ知ツンユ行の両方向（それぞれ３２ビツト）である。アクセスがメモリバス に対してである場合には、６４ビツトはメモリバッファ（バッファ４０又はバブ ７ｆ４１のいずれか）からのものである。この後者の場合、方向機能はメモリバ ッファの正しい半分を選択するためにアドレスに基づいている。メモリバスキャ ーノノユ行のサイズはＣＰＵバス幅より大きくても良＜、ｃｐｕは正しい部分を アクセスする必要があることは先に述べた通りである。

図４を型開すると、ＣＰＵデータ読取りの例をさらに挙げながらＣＰＵデータ経 路の詳細が示されている。アレイ２２からアクセスされた６４ビツトはＣＰｔＪ バッファ２０を通過してバーストマルチプレクサ３３に至る。バーストマルチプ レクサ３３は、６４ビツトを１６ビツト（８ビツト×２方向）に多重化する４： １マルチプレクサである。バーストマルチプレクサ３３は、当初、要求アドレス １マルチプレクサである。バーストマルチプレクサ３３は、当初、要求アドレス に設定される。現時点で好ましい実施例においてバーストＭＵＸ３３を実際に制 御する方法を図３８に示す。図３８は、２ビツト開始アドレスと排他的論理和演 算されるカウンタ３４を示す。排他的論理和演算の出力はバーストＭＵＸアドレ スを生成する。その後、バーストＭＵＸアドレスはデコーダ３５により復号され て、パース）ＭＵＸ選択信号を発生する。本発明の現時点で好ましい実施例によ れば、８０４８６マイクロプロセツサの動作と一致する所定の順序でバーストデ ータを転送する。

続くバーストマルチプレクサ３３は構成マルチプレクサ３７である。現時点で好 ましい実施例では、構成マルチプレクサ３７はＣＰＵバスインタフェースにおけ る異なる複数のピンオブシ式ン（たとえば、２　ｘ　ｓ　４　ｘ又は８ｘ）に対 応するために採用されている。すなわち、ＭＵＸ３７をＩ：ｌ、２：１又は４： １マルチプレクサとして構成することができる。実際には、全てのバーストがＭ ＵＸ３３により実行されるように、構成マルチプレクサ３７を静的構成すること も可能である。たとえば、２ビツトの場合、１６ビツトを２つの出力ビンに現れ る４ビツトに多重化しなければならない。

現時点で好ましい実施例では、ＭＵＸ３３とＭＵＸ３７は次のように動作する。

８　ｘ　ノ４　合には、ＭＵＸ３７はｌ：ｌマルチプレクサとして、すなわち、 直接接続として構成される。この状況においては、全てのバーストはＭＵＸ３３ で実行される。４ｘの場合には、ＭＵＸ３７は２：ｌマルチプレクサとして構成 され１バーストは交互にＭＵＸ３７と、ＭＵＸ３３とで実行される。２ｘの場合 には、ＭＵＸ３７は４：ｌマルチプレクサであり、適正なバースト順序付けのた めにバーストＭＵＸ３３は２度切り換えられる。

ＭＵＸ３７及び３３は現時点で好ましい実現形態では分散していることが認めら れる。要約すれば、ＣＰＵ　ＭＵＸは８ｘＣＰＵバス装置に対しては３２から８ を選択する装置として機能し、４ｘＣＰＵバス装置に対しては３２から４を選択 し、２ｘＣＰＵバス装置に対しては３２から２を選択する装置として機能する０ バーストアドレスは、８０４８８マイクロプロセツサのバースト順序付けに従っ てＣＰＵにより与えられる初期アドレスから始まる。

キャッシュメモリ１７の各々におけるＣＰＵ行は、構成に応じて、８ビツト、１ ６ビツト又は３２ビツトであれば良い。全てのアプリケ−シーンは複数のキャッ シュメモリ集積回路を利用することがわかる。３２ビツト未満を要求する構成に ついては、いくつかのアドレスを使用してバッファの一部のみをアクセスしても 良い。尚、マルチプレクサ３３及び３７の分散形構成はセレクト線３８及び３９ を介してＣＰＵ制御ブロック２１により制御されることに注意する。

図４に示す最終ＭＵＸ段、すなわち、マルチプレクサ４３は、当初はアレイ２２ に記憶されているＭＲＵに基づいて正しい方向を選択するために使用される。

ＭＲＵ予測が正しくないならば、線路５９の方向信号に基づいて方向マルチプレ クサを切り換える。方向情報は、新たなＭＲＵ方向を線路２７を介してアレイ２ ２に書込むためにも使用される。メモリバス動作の場合、方向マルチプレクサの 選択はメモリバッファの正しい部分を選択するために１つのアドレスビットに基 づいている。

最後に、出力ドライバ及びラッチはビンタイミングの必要条件に適合するように 規定されている。

書込み時のＣＰＵデータ経路 キャッシュＳＲＡＭ＋７はＣＰＵバス書込みサイクルごとにデータをラッチする 。キャッシュ制御装置１２はＣＰＵバス１４と、線路５９に沿った専用制御信号 とを利用して、書込みヒツト（Ｍ、Ｅ又はＳ状態）に対してはアレイ２２への転 送を制御し及び／又はＳ状態書込み、書込みミス又はキャッシュをバイパスする 書込みサイクル（たとえば、入出力）に対してはメモリインタフェースへの転送 を制御する。ＣＰＵ書込みに際しては、ＭＵＸ／バッファ２０を使用して、デー タをＳＲＡＭアレイ２２に書込む前にデータを記憶する。実際にデータがアレイ に書込まれる前に、ＣＰＵサイクルは全て完了する。尚、ＭＵＸ／バッフ１２０ とアレイ２２との間のデータ転送は６４ビツト幅のアレイバス２５を介して起こ ることに注意する。アレイ書込みの前に、４回までの転送のデータをＭＵＸ／バ ッファ２０に書込むことができる。

データはＸＰＵバッファ２０の両方向にラッチされる。データは、キャッシュ制 御装置により指定される方向にアレイ２２に書込まれる。現在行がキャッシング 可能であるか否かにかかわらず、ｃｐｕデータはＭＵＸ／バッファ２０にラッチ される。行がキャッシング可能であれば、ｃｐｕサイクルが完了した後にその行 をクロック周期の二重の−の間にアレイ２２に書込む。本発明の方式では、ＣＰ ＵＮ込みの幅は！ビット、２ビツト、４ビツト、８ビツト、１６ビツト又は３２ ビツトであれば良い。ＭＵＸ／バッファブロック２０の中には、それぞれ個々の ビットの書込みを可能にするビットイネーブルラッチがある。従って、アレイ２ ２への書込み中、ビット書込みイネーブルされたビットのみを実際に書込むこと になる。書込み割当てに際してデータ併合動作を支援するためにビットイネーブ ルがメモリインタフェースへ渡されることを理解すべきである。この状況で、メ モリから１行分のキャッシュ行を読取り、ＳＲＡＭアレイ２２に導入する前にメ モソバ１フア４０（又は４１）で有効書込みデータと併合する。

先に述べた通り、書込みサイクルはＣＰｔＪ入カドシカドライバし、外部タイミ ング必要条件に適合するようにラッチされる。異なるデータピン構成（すなわち 、２ｘ％　４Ｘ又は８ｘ）を支援するために、書込みデータは、特定の構成に基 づいてビットを駆動するマルチプレクサ４７を通過する。たとえば、キャッシュ １７に導入されるデータ行が２つのみである場合には、マルチプレクサ４７は２ つの行をＣＰＵバッファ２０に対する８行に拡張するであろう。

次に、８ビツトはＣＰＵバッファ２０の全てのスライスへ送り出される。ＣＰＵ 制御セクンロン２１は、正しいビットを書込むために、書込みイネーブルをＣＰ Ｕバーノファ２０（及びアレイ２２）へ選択的に送り込む。データモードでキヤ 、／ユ１７を使用するたびに、書込みの細分性は２ビツトである。ただし、キヤ 、ツユ１７はパリティ動作モードをも支援する。これは、個々のパリティビット とビットイネーブルがデータピンに接続される全く異なるモードである。データ 経路は、とノドレベルで書込み制御のために必要とされる細分性がより微細であ ることを除いて、同じように動作する。キャッシュ１７をパリティ装置として使 用するときには、細分性は１ビツトである。

ＣＰＵｆ’ｌ込み経路はキャッシュ−品性サイクルに対しても使用される。ＣＰ Ｕから一部キャッノユに変更データをライトバックするために利用されるＣＰＵ ノくスサイクルは、キャッシュ１７のこの部分で他のどの書込みサイクルとも同 様に扱われる。すなわち、それらはライトバックバッフ１４６又はスヌーズバッ ファ４５でＳＲＡＭ２２からのデータと最終的には併合されるのである。これら のバッファの目的については、間もなくさらに詳細に論じる。

複数の幅オブシ１ンを伴なうスライス形データ経路を設けることにより、本発明 は全ての構成についてデータ行の単一ロードをもってより大きなキャッシュサイ ズを支援できることがわかる。この状況では、各々のキャッシュ装置でデータ経 路機能性は同一である。その機能性をＮ回複製すると、より大きなキャッシュサ イズを支援するために全キャッシュコア１３を構成するように複数の装＠１７が 採用される（図１参照）。

ＳＲＡＭアレイ 引続き図２を参照すると、ＳＲＡＭアレイ２２は、２つの方向−それぞれ１２８ にとット　−に分割される２５６にメモリビットを含む。アレイ２２は４にのＭ ＲＵビットと、関連するアレイアドレスラッチ４９とをさらに含む。アドレスビ ット４９は全てのアレイアクセスアドレスに対して使用される。図２には、ＣＵ Ｐインタフェースと、メモリインタフェースと、アレイ２２とを結合するアレイ バス２５の６４ビツト経路も示されている。このバスはキャッシュ行幅の単一ク ロックアクセスを支援する。接続バス２６はＣＰＵバスとメモリバスとの間の転 送を支援する。このバスはキャッシュ解決の同時性を増すために特に含まれてい る。詳細にいえば、接続バス２６は、アレイアクセスが起こっているのと同時に 、ＣＰＵバス１４とメモリバス１５との間に接続を成立させるのである。この特 徴が採用されている例としては、行充填又は行割当ての間のライトバックバッフ ァの充填、又はＣＰＵバスが読取りを完了している間のスヌーズのサービスがあ る。

ＳＲＡＭアレイ２２自体は、金属酌化膜半導体（ＭＯＳ）技術又は相補形金属酸 化膜半導体（ＣＭＯ５）技術を採用して製造された通常のＳＲＡＭセルから構成 されている。しかしながら、キャッシュ制御装置の動作を追跡するためのＭＲＵ ビットを取り入れることと共に、ＳＲＡＭアレイ２２を内部データ経路に接続す る方式は新規である。図２は、キャッシュデータ記憶装置アレイ２２に対して二 重ボートアクセスを実行するように構成されているアレイバス２５を示す。すな わち、メモリバス又はＣＵＰバスのいずれかの側からアレイ２２に対するアクセ スを実行できるのである。さらに、キャッシュに関連しないサイクルについては 、ＣＰＵバスとメモリバスとの直接接続のためのバイパス経路が含まれていない 。これは並行動作を支援すると共に、メモリバス転送プロトコルとＣＰＵバス転 送プロトコルを分離するように定義されている。

アレイとデータ経路は同じ集積回路の中に製造されているので、接続の幅は従来 のデザインにおいて通常見られたようなビン又は出カバソファによる制約を受け ない。そのため、ＳＲＡＭアレイをさらに効率良く使用するように、入出力ビン におけるデータ経路よりはるかに広い幅でインタフェースを形成することができ る。これにより、１回のアレイアクセスで外部バスの多数の転送をサービスでき るのである。この方式の重大な利点は、（ＳＲＡＭアレイ２２がどの外部バスサ イクルについてもその一部に対してのみ使用されるために）同時性のレベルがよ り高くなることと、（アレイが初期アクセスのクリティカルバスでのみアクセス するために）最大クロック速度がより速くなることである。

先に論じた通り、ＳＲＡＭアレイ２２は、データを記憶するのに加えて、キャッ シュ制御装置により使用されるＭＲＵビットのコピーを保持するという責務も負 っている。これらのビットはキャッシュメモリ１３により、キャッシュをヒツト するかもしれない読取りサイクルでキャッシュメモリがどの方向でアクセスされ るかを予測するために使用される。この予測方法は、重要なりリティカルタイミ ングパスを簡略化する一方で、多方向キャッシュ実現形態にはるかに速いクロッ ク速度で待ち状態なしに応答させる。たとえば、読取りサイクルの間、ＭＲＵ出 力は最高使用頻度の方向を指示し、この方向はＣＰＵバスに当初導入されるデー タを提供する。キャッシュ制御装置がこの方向への読取りヒツトを検出すると、 データは待ち状態なしにＣＰＵに供給される。キャッシュ制御装置が他方の方向 への読取りヒツトを検出した場合には、キャッシュ制御装置はキャッシュ１７に 他方の方向への切賛えを命令する。キャッシュ制御装置の人力は線路５９に沿っ てＣＰＵ制御ブロック２！に結合する。

どの方向も６４ピツ）Ｘ２にの行であるとみなすことができる。各方向に出入り する２つの経路−ＣＰＵアクセスのための１つの経路と、メモリアクセスのだめ の１つの経路−がある。ＣＰＵクロックごとに使用できるのは経路の一方のみで ある。メモリアクセスは方向Ｏ又は方向ｌから６４ビツトを選択する。経路２５ に沿ったＣＰＵアクセスは方向Ｏからの６４ビツトのうち３２ビツトと、方向Ｉ からの６４ビツトのうち３２ビツトとを選択する。１回のクロック周期の中では 、ＣＰＵ経路又はメモリ経路のいずれかを介して１回のアクセスしか起こりえな い。

メモリサイクルバッファからのデータをＳＲＡＭアレイ２２に書込んでいるとき 、書込まれるビットの数は構成によって１６ビツト、３２ビツト又は６４ビツト のいずれかである。ＣＰＵ　ＭＵＸ／バッファ２０からのデータをアレイに書込 むときには、現時点で好ましい実施例においては、使用する人出力ビンの数と、 転送の回転とに応じて、１ビツト、２ビツト、４ビツト、８ビツト、１６ビツト 又は３２ビツトを書込むことができる。

ＣＰＵ側及びメモリ側における独立した非同期データ転送制御は、より低速のメ モリバスから高速ＣＰＵバスを分離する。ＣＰＵ側は、８０４８６バスに関して 定義されているのが好ましいＢＲＤＹ＃信号及びＢＬＡＳＴ＃信号により制御さ れる。このインタフェースはＣＰＵ　ＣＬＫ信号に対して同期している。メモリ インタフェースは、ＣＬＫに対して非同期である１組の信号により制御される。

キャッシュ１７の内部の接続はキャッシュ行１行分の幅であるので、データ転送 事象の相互間に同期必要条件は存在しない（詳細については、付録のビンの説明 の中のタイミング図を参照）。

ＳＲＡＭ２２の内部編成は特定の実現形態に応じて変えても良いことを理解すべ きである。たとえば、キャッシュデータスライス幅、アレイサイズ、方向の数な どの考慮事項は、別の実施例に対しては、異なるアレイ構成を指定しても良い。

基本動作及び外部で指定される性能目標を支援することの他は、ＳＲＡＭアレイ ２２の実際の編成は一般に制約されていない。

メモリバスインタフェース キャッシュ１７のメモリバスインタフェース部分は、先に論じたＣＰＵバスセク ションと関連するのと同様のＭＵＸ／バッファ構成と制御論理機能を含む。しか しながら、メモリバス必要条件は、一般に、ｃｐｕバス必要条件とは同じでない 。特定すれば、メモリバスインタフェースは複数の内部バッファをアクセスしな ければならないのであり、単一のバスプロトコルに合わせてこれを最適化するの は不可能である。

メモリバスインタフェースは２つの基本信号群から構成されている。第１の信号 群は、プロセッサクロックに対して同期的関係をもってメモリバス制御装置にイ ンタフェースする信号から構成されている。第２の信号群は、データ経路制御信 号と共にメモリバスに至るデータ経路から構成されている。尚、プロセッサクロ ックをその他のシステム構成要素から分離するのを補助するために、これらの信 号はプロセッサクロックに対して同期的関係をもたないことに注意する。

メモリバス上クシ１ン（バッファ４０．４１，４５．４６と、それらに関連する ＭＵＸと、ドライバブロック４４とから構成される）と、キャツンエメモリ１７ のその他の部分との間のアクティビティはＣＰＵシステムクロツタ（たとえば、 ＣＬＫ）に対して同期していることに注意することは重要である。メモリＩ（ス セクンピンと、メモリバスデータビンとの間のアクティビティはＣＬＫに対して 非同期である。

刻時メモリバスを使用する場合、メモリバスアクティビティは別個のクロック（ すなわち、ＭＣＬＫ）に対して同期する。刻時メモリバスを採用しない場合（こ は、メモリバスアクティビティは通常はストローブ信号（たとえば、ＭＥＯＣ＃ ）に対して同期する。ストローブ動作モードは、信号端を使用する。従って、メ モリバスインタフェースには、広範囲にわたる一連のメモリノくスプロトコルを 支援するために、２つの動作モードがある。

また、メモリバスセフシロンからＣＰＵバッファ２０に至る６４ビツト幅の経路 ２６が存在することを認識すべきである。これは、アレイ２２を妨害するのを回 避するキャッシュを通るデータ経路を形成するという点で、きわめて有益な特徴 である。これを実行する中で、本発明は各々のデータ転送を同期させる必要をな くす。メモリバスセクンタンをＣＰＵノくスセクンピンに接続するため：こ、メ モ１ＭＩＸ／バッファ２３は図２に示すようにノくラフ１４０．４１．４５及び ４６と関連して動作する。

ＣＰＵバスインタフェースと、メモリｌくスインタフエースの双方で並（テ動作 を支援するために、複数のキャッシュ行幅のバッファを使用する。現在の実現形 態におけるバッフ１は単一のＣＰＵバッファ２０と、４つのメモリインタフェー スバッファ４０．４１，４５及び４６とを含む。メモリとＣＰＵとの間の転送と 、メモリとＳＲＡＭアレイ２２との間の転送の双方のために、バッファ４０及び ４１を採用する。バッファ４５はスヌーブライトバックのために使用され、一方 、バッファ４６は置き換えライトバックのために利用される。尚、これらのバッ ファの各々がアレイに対して行１行分の幅のインタフェースを有しており、その ため、１回のクロックアクセスでビンにおける多重クロックバーストを満たすこ とができるので、同時性が与えられることに注意する。

単にＣＰＵバッファ又はメモリバッファの数を増加させるだけで、より大きな同 時性を追加できるであろう。そのような状況に対して、データ経路の概念は同一 であろう。例を挙げると、スヌーズ動作を可能にするために追加のスヌープバ１ ファを使用することが可能であろうし、その場合、スヌーズバツフ１の中の１つ に変更したデータを導入することになる。その後、他の変更データを捕獲しつつ 他のスヌーズを実行でき、その間に第１のスヌーブバブファはＣＰＵｌ０の一部 キャフンユからＣＰＵバス１４を介して変更データを捕獲している。

従って、同時性の基本的な面はバッファ自体がキャツンユ行Ｉ行分の幅であると いうところにある。これは、１回の実行うロックサイクルの中で、キャッシュか らのキャッシュ行１行分の幅のデータ情報を１つのバッファに導入でき、次に、 より遅い速度でそのバッファから外へ転送できることを意味している。その間、 メモリ側又はＣＰＵ側からの他のバッファを他のデータ転送を目的として使用す ることが可能であろう。

メモリバスでより大きなキャツノユ行を支援することもできる。従来の並列キャ ッシュ実現形態では、キャッシュ行は必然的にコンピュータシステム全体にわた って同一のサイズとなる。ところが、本発明はＣ，ＰＵババスッファとメモリノ くスバ１ファとを分離するので、メモリバスはＣＰＵバスより大きな行サイズを 有することができる。事実、構成に応じて、１ｘ１２ｘｓ　４ｘ又は８ｘの行比 を（輻オプションと、行ごとの４ｘ８回の転送とに基づいて）支援することが可 能である。より幅の広いバスの使用又は行ごとのより多くの回数の転送の使用な どのわずかな変形を伴えば、他の比も可能であることは自明である。

メモリ側では、より広いバス幅も支援される、すなわち、メモリバスはＣＰＵバ スより広くても良いのである。（実際には、メモリバスがＣＰＵバスより狭くな ることもありうるであろう。唯一の制約は、メモリバスが−広くても、あるいは 狭くても−ＣＰＵバスの２の累乗でなければならないということである。

）より大きなキャッシュ行に対応するため、又はメモリバスがより低速であるこ とを考慮するために、より広い幅が必要になる場合が多Ｉ１１ことがわかる。同 様に、構成に応じて、１ｘｓ２ｘ又は４ｘの幅比を支援することが可能である。

また、より多くの外部ビンを追加し且つ多重化機能をわずかに変更することによ り、より大きな比を支援することも可能である。尚、キャッシュ１３の適切な出 力線を一緒にメモリバス１５に接続することにより、メモリバス輻をより狭くす ること、すなわち、ｃｐｕバス幅より狭くすることができる点に注意する。

キャッシュメモリ１７のメモリパスインタフェース上クシ１ンは装置ごとに４ビ ツト又は８ビツトのデータ経路を支援するのが好ましい。好ましい実施例によれ ば、メモリバス輻はＣＰＵバス幅以上であることが要求される。この制約と、装 置が１６であるという制限とによって、８０４８６マイクロプロセツサの場合、 １２８にバイト又は２５６にバイトのキャッシュで３２ビツトメモリバス、２５ ６にバイト又は５１２にバイトのキャッシュで６４ビツトメモリバス、あるいは ５１２にバイトのキャッシュで１２８ビツトメモリバスを直接に支援できる。

ＣＰＵバスの制限は受けるが、その他のメモリバスサイズとキャッシュサイズの 組合わせも可能であることは自明である。たとえば、別の実施例においては、装 置ごとのデータ経路幅の選択に応じて、同一の構成でより大きなキャッシュメモ リを実現するか又はより少ない数の装置で同じサイズのキャッシュを実現するか 、あるいは、その双方を実現することを選択しても良い。

メモリバス制御装置インタフェース メモリバス制御装置インタフェースは、プロセッサクロックに対して同期する信 号から構成されている。それらを以下の表１に挙げる。

表１ クロック　ＣＬＫ サイクル完了　ＣＲＤＹ＃ 転送完了　ＢＲＤＹ＃ リセット　ＲＥＳＥＴ パリティ構成　（ＲＡＲＥ） ＣＬＫビンはプロセッサクロックをキャッシュ１７に人力するために使用される 。キャッシュ１７は、以下の表２に挙げるメモリデータ経路信号を例外として、 このクロックを内部論理及び外部インタフェースに対する基本タイミング基準と して使用する。

ＣＲＤＹ＃信号はメモリバス制御装置によりサイクルの完了を指示するために使 用される（１サイクルは１回又は２回以上のデータ転送から構成されるものと思 われる）。ＢＲＤＹ＃信号はメモリバス制御装置により１回のデータ転送の完了 をキャッシュデータ経路１７を介してＣＰＵに報知するために使用される。

リセットビンはキャッシュ１７を強制的に既知の状態にさせ且つキャッシュが構 成に関わる指定のビンをサンプリングしなければならないときにそれをキャラツ ユに報知するために使用される。（ＰＡＲＥ）ビンは正規の動作又はパリティモ ード動作に際してキャッシュを構成するために使用される。このビンは構成に関 してのみ使用されることから、括弧を使用しており、正規の動作中にはこのビン は無視される。（ＰＡＲＥ）に加えて、以下に説明する通り、構成情報はキャッ シュ制御装置及びメモリバスデータ経路制御信号からキャッシュに渡される。

メモリバスデータ経路インタフェース データ経路を広範囲のメモリバス環境に効率良くインタフェースするために、メ モリデータ経路は８ビツトデータ経路と、１組の制御信号とから構成されている 。特定していえば、プロセッサクロックに対して同期動作又は非同期動作する刻 時プロトコル又はストローブプロトコルを支援するのである。尚、場合によって は、様々な動作モードを支援するために共通する１組のビンで複数の信号を０喧 化することに注意する。１つのビンが複数の信号を支援する場合、小括弧の中に 示されている名前はストローブモードについて使用され、一方、基本名はクロッ クモードについて使用される。先に定義した通り、括弧内に見えている信号名は リセット構成について使用される。

サイクル制？ＩＡ　ＭＳＥＬ＃（ＭＴＲ４／ＭＴＲ８＃）、ＭＥＯＣ＃転送制御 ！　ＭＢＲＤＹ＃　（ＭＩＳＴＢ）、ＭＯＣＬＫ　（ＭＯ８ＴＢ）サイクルｍ性 　ＭＺＢＴ＃　（ＭＸ４／ＭＸ８＃）、ＭＦＲＺ＃　（ＭＥＭＬＤＲＶ） メモリデータバス　ＭＤＡＴＡＯ−ＭＤＡＴＡ７データ出カイネー出歩イネーブ ル＃ ＭＣＬＫ信号は、キヤノンユメモリデータバスの動作のための時間基準を設定す る。刻時動作モードでは、この信号は（ＭＤＯＥ＃ビンを除く）他の全てのビ／ がｑちｌ二がり端を参叩する状態でメモリクロツタに接続するのが好まし〜１゜ ストローブ動作モードにおいては、このビンはストローブモード構成を成立させ るために高電圧に結合するのが好ましい。

ＭＳＥＬ＃信号とＭＥＯＣ＃信号はサイクル制御のために使用される。これらの 信号は刻時モード又はストローブモードの動作で間−の機能を実行するが、す／ ブリフグ規則はわずかに異なる。ＭＳＥＬ＃ピンはバス化構成でキャッシュ１７ が選択されたときを指示すると共に、一部完了したサイクルを再開するために使 用される。ＭＥＯＣ＃ビンは、プロセッサクロックに対する同期を必要とせずに １サイクルのＩＩｒを報知して、キやツンユデータ経路に非常に急速な折り返し サイクルをランさせるために使用される。

転送制御信号はデータのｍ−の一部分をキャッシュ１７と交換するときにそれに 影響を及ぼすために使用される（１サイクルは１回又は２回以上の転送から構成 されると思われる）。これらの信号線では、動作モードに応じて、複数の異なる 信号が多喧化される。刻時モードでは、転送制御ビンをＭＢＲＤＹ＃及びＭＯＣ ＬＫとして定義している。ＭＢＲＤＹ＃信号はデータ転送の完了（読取りに関わ るデータのサンプリング、潜込みに関わる次のデータの送り出し）を指示する。

ＭＯＣＬＫピンは出力データに対するタイミング信号として使用される。ＭＣＬ Ｋの遅延パーシーンをこのビンに接続することにより、最小データ出力遅延を増 加させて、システムにおける信号スキューを補正するためにメモリデータバスに 追加保持時間を与えることが可能である。ＭＯＣＬＫビンを高電位に結合すると 、現時点で好ましい実施例では出力データはＭＣＬＫを参照する（入力データと 制御信号は常にＭＣＬＫを参照している）。

ストローブモードにおいては、転送制御ビンをＭＩ　ＳＴＢ及びＭＯ８ＴＢとし て定義している。読取りサイクル時には、これらの信号はメモリバスから来るデ ータをサンプリングするために使用され、書込みサイクル中には、キャッシュ１ ７からデータを受け入れ終わったことを報知し、それにより、次のデータを送り 出させるために使用される。尚、読取りサイクルと書込みサイクルに対して異な るタイミングを支援するために２つが与えられていることに注意する。論理上は 、上記の機能のために必要とされる信号は１つだけである。現時点で好ましい実 施例では、これらの信号は完全に対称である。

ＭＺＢＴ＃ピンとＭＦＲＺ＃ビンは、サイクル属性を指示するために使用される 。ＭＺＢＴ＃ビンは、キャッシュ行の最下位アドレスから順次始まるバースト転 送を実行することをキャッシュ１７に指示するために使用される。この信号は、 ８０４８６バースト順序ではデータを供給しないバスを動的に支援するために採 用される。ＶＦＲＺ＃ピンは、書込みサイクルで、より効率良く書込み割当てを 実現するために内部で書込みデータを保持することをキャッシュ１７に報知する ために使用される。従って、割当てに際して、データの併合はオプシＷンとして 支援される。

割当てサイクルは、ＣＰＵからの書込みに応答して１つのキャッシュ行を読取る ことから成る。これはメモリで最初の書込みを実行することにより処理され、そ の後に割当てが続く。本発明により処理できるもう１つの方法は、割当てを実行 し、潜込みデータを併合し、その結果を変更状態でキャッシュに導入することに よるものである。（ＣＰＵバッファから渡される有効ビットに基づいて）書込み データをメモリバッファにフリーズするＭＦＲＺ＃信号を使用して、双方のケー スはデータ経路とバッファにより支援される。

ＭＤＡＴＡＯ−ＭＤＡＴＡ７の信号はギヤ１ンユ装置との間でデータを転送する ために使用される。これらのビンは刻時動作モードとストローブ動作モードの双 方で同一の機能を実行する。構成によっては、これらのビンのうちのサブセット のみを使用しても良い。ＭＤＯＥ＃ピンは書込み動作中にＭｌ）ＡＴＡビンで出 力バッフ１をイネーブルするために利用される。この信号はプロセッサクロック その他のメモリデータ経路制御信号、又は選択した動作モードとは無関係である 最後に、次に挙げる信号のうちいくつかは構成についてリセット中に使用される 。先に説明した通り、ＭＣＬＫ　（ＭＳＴＢＭ）は刻時動作モード又はストロー ブ動作モードを選択するために使用され、また、ＭＯＣＬＫはクロックモードで は出力データのタイミング基準として使用されても良い。加えて、ＭＳＥＬ＃　 （ＭＴＲ４／ＭＴＲ８＃）は４回又は８回の転送でメモリバスキャッシュ行を構 成するために使用され、ＭＺＢＴ＃　（ＭＸ４／ＭＸ８＃）はメモリデータイン タフェースの暢を４ビツト又は８ビツトに選択するために採用される。ＭＦＲＺ ＃　（ＭＥＭＬＤＲＶ）信号は、ＭＤＡＴＡＯ−ＭＤＡＴＡ７出力バッファの強 さを構成するために使用される。尚、現時点で好ましい実施例で使用する信号と ビンの表示に関わる付加的な情報と説明は添付の付録に示されている。

メモリインタフェースバッファ メモリインタフェースバッファ４０．４１．４５及び４６が実行する特定の機能 は、メモリバス読取り（たとえば、行充填）と、ライトスルーと、ライトバック と、スヌーズとを含む。採用するバッフ１の数が様々な代替実施例の間で異なる こともあるのは当業者には明白であろう。しかしながら、キャッシュ制御装置の 所定の実現形態に対して、利用するバッフ１の数に制限があることに注意すべき である。この制御は、並行動作（たとえば、メモリバス読取りを実行するのと同 時にライトバックバッファをロードすること）と、キャッシュ１３とキャッシュ 制ｍＨｒ！１１２との間で使用するプロトコルとについてなされる仮定に基づい ている。

キャッノユ制御装置から先に線間５９と、ＣＰＵ制御ブロック２１と、線路５８ とを介して受信した情報に基づいて、現在メモリバスサイクルについて適切なメ モリインタフェースバッファ記憶場所を確定するために、バッファ４０，４１． ４５及び４６と、それらに関連するＭＵＸとに関して通常の追跡論理が含まれて いる。制御ブロック４８は、メモリバッファ選択信号及びメモリマルチプレクサ 選択信号を各々の線路５２及び５３に沿ってメモリインタフェースバッファに供 給する。この内部追跡論理は、ＣＰＵクロックに対して非同期であるメモリバス で高速の折り返し動作を支援することができる。

先にＣＰｔＪパスインタフェースについて説明したように、１つのサイクルの中 でデータ転送を最適化するためにバーストカウンタも含まれている。尚、メモリ バスにおけるバーストに対して、本発明の現時点で好ましい実施例では順序はＩ ｎｔｅｌ　８０４８Ｂの定義の論理的拡張であると仮定される。メモリバスの全 てのバーストサイクルを零ベースにさせるためのモードも利用可能である。これ により、拡張８０４８６バースト順序を支援しないバスを支援できる。

メモリバッファ４ｏ及び４１は行充填、割当て及びメモリ書込みのために採用さ れる。それらのバッファは、１回のメモリサイクルの間に８回までの転送を８つ のメモリバスデータ入出力ビンにわたって支援するために、それぞれ６４ビット 幅である。キャッシュメモ１月は正規の動作中はこれらのバッファを交互に使用 する。たとえば、メモリ読取りのために一方のバッファを利用しているとき、他 方のバッファは次のサイクルのために利用可能である。これにより、折り返しメ モリバスサイクルが可能である。別の例を挙げると、１つのサイクルの間に一方 のメモリ読取りに関わるデータをＳＲＡＭアレイ２２に書込んでいるときに、他 方のメモリバッファを使用して別のメモリ読取りサイクルを開始することができ る。

信号ＭＣＹＣ＃は、現在ＣＰＵサイクルがメモリバッファの一方４ｏ又は４！を 使用することを指示するために使用される。現在サイクルが読取りである場合こ れはメモリ読取りである。ＣＲＤＹ＃がメモリ読取りを終了する前にＭＡＷＥＡ ＃を受信しないならば、キャッシュ行はキャッンング不可能であり、ＣＲＤＹ＃ でバッフ１を利用可能である。ＭＡＷＥＡ＃を受信すると、それはキャッシング 可能充填であり、行をＳＲＡＭアレイに書込むまでバッファは利用不可能である 。実際の書込みはＣＲＤＹ＃の後のクロックで起こる。データは接続バス２６を 介してＣＰＵバスへ転送される。

ｃｐｕｖ込み中にＭＣＹＣ＃を受信すると、これはライトスルー又は通知書込み になる（タイミ／グ図を参照）。メモリバス書込みサイクルの開始時にメモリバ スを利用可能である場合、書込まれる初期記憶場所はＣＰＵバス１４から接続バ ス２６を介してメモリバス１５へ指示される。いずれにしても、ＣＰＵがキャッ シュ１７ヘデータをバーストするにつれて、このデータを利用可能なメモリイン タフェースバッファの記憶場所（たとえば、パ１ファ４０又は４１）へ転送すれ ば良い。この転送はＣＰＵクロック速度で起こる。メモリバスが転送を完了する 間に、バッファから出力したデータは次の記憶場所へと変化する。これは、ＣＰ ｔＪ側とは轢関係にメモリバスクロック速度（すなわち、ＭＣＬＫ）で起こる。

（尚、メモリバスへの書込みは１から４の長さであれば良いことに注意する。） メモリバス書込みの終了前にＭＡＷＥＡ＃を受信したならば、同一のメモリサイ クルバッファとアドレスを使用して割込みを実行する。

書込みが新たな行のＩ＋１当てを発生する場合、書込みに使用したメモリバッフ １（たとえば、４０又は４１）を割当てにも使用する。例を挙げると、信号ＭＦ ＲＺ＃（付録を参照）が活動状態であれば、割当てへの書込みからのデータの併 合が実行される。そこで、ＣＰＵ書込みによって書込まれていた記憶場所に向か う割当てからのデータは（ＣＰＵバフファ２０から転送される有効ビットに基づ いて）糠視される。行を完成するその他の記憶場所に係わるデータは、ちょうど 他の何らかのｖｊ当て又はメモリ読取りであるかのようにバッフ１にロードされ る。

行が完成したとき、その行はアレイ２２に書込まれる。これにより、メモリへの 杏込みを所イｆＷ１に関して読取りに切替えることができる。

すなわち、ＣＰＵバスインタフェースとメモリバスインタフェースは共に独立し て動作するので、一方の側がそれ独自の最適な速度でデータを収集している間に 、他方の側はそのデータを独自の最適な速度で多重化しているということが可能 であろう言うまでもなく、この動作について重要であるのは、ＣＰＵパスとメモ °Ｊバスを接続する透過データ経路を介してデータを渡す能力である。読取りの 場合、これはメモリバスから来る第１のデータが直ちにＣＰＵビンに渡されるこ とを書味している。そこで、メモリバスインタフェースは、メモリバッフ１４０ 及び４１の使用によって、ＣＰＵの動作とは能関係にバースト動作を完了するこ とができるのである。

ＣＰＵバス転送は（データが利用可能でなければならないという自明の制約以外 は）メモリバス転送とは無関係に起こることができる。メモリバス制御装置ｌ１ １は、正しい動作を確保するために、双方のインタフェースを協調させることに なる。しかしながら、転送ごとに同期させる必要はない。すなわち、ｃＰＵ又は 外部メモリのいずれかとハンドシェークする必要はないのである。この転送の分 離によって、第１のデータに対してできる限り急速なアクセスが可能になると共 に、できる限り効率の良いバーストが可能になる。

従って、ＣＰＵ側とメモリ側での独立した非同期データ転送制御は高速のＣＰＵ バスを相対的に低速のメモリバスから分離する。ＣＰＵ側はＣＬＫに同期し、８ ０４８６バスについて定義されているのが好ましいＢＲＤＹ＃信号及びＢＬＡＳ Ｔ＃信号により制御される。メモリインタフェースは、ＣＬＫに対して非同期で ある１組の信号により制御される。

置き換えライトバックは、新たな行が充填されているときに変更された行をキャ ッノユから除外するために使用される。ライトバックバッフ１４６はこれらの動 作を支援するために設けられているのである。変更データは、変位タグを占める メモリ読出しの間、ライトバックバッフ１に記憶される。メモリ読出しがキャノ ７ング不可能である（たとえば、ＭＡＷＥＡ＃がない）とわかれば、ライトバッ クを取り消す。

ライトバックバッファ４６はＳＲＡＭアレイ２２からメモリバスへの置き換えラ イトバック、フラッノユ及び同期動作のために採用される。ライトバックバッフ ァ４６は、セクタごとに１つの行を有するどのような構成に対してもキャッシュ 制御装置ＩＩ行分を保持するのに十分な大きさである６４ビット幅である。セク タごとに２つの行がある構成では、バッフ１４６が双方の行を取り込むのに十分 な大きさとなるように、各キャッシュメモリに入る行の部分は３２ビツト以下で ある。通常、メモリインタフェースバッフ１と関連するマルチプレクサ論理はバ ッファ４６から正しい数のビットを取り出す必要がある。セクタごとに２つの行 がある場合、双方の行を獲得するには２回の読取りを要する。

１行分のデータがライトパックバッファ４６にロードされている間に、フラグ読 取り時及び書込み時のメモリデータ経路は、バッファ選択信号及びマルチプレク サ選択信号を発生するメモリ制御論理にモードサイクルであったならば、残りの 転送は先と同様に続いてＩｉ）たであろう。

ャ１ツユ制御装置は、図７に示すようにメモリ読取りを開始するために、キャッ シュ１７へＢＵＳ＃信号とＭＣＹＣ＃信号を発生する。クロック２では、ＭＣＹ Ｃ＃信号はローへ遷移する。次に、クロック３の初めで、キャッシュはこの遷移 を検出し、アドレス及びＷＡＹをメモリサイクルアドレスラッチにラッチする。

クロック３では、ローのＢＵＳ＃信号はデータソースをアレＮイ２２がらメモリ サイフルバ１フアの一方４０または４１へ切賛える。メモリバスが利用可能であ るとき、メモリバスからＣＰＵバスへ適切なメモリインタフェースバッフ１（す なわち、バッファ４０又は４１）を介して直接接続が成立している。

データは、ＣＰＵが要求する初期記憶場所から始めて、バースト順序で取り出さ れる。戻される第１のデータはメモリインタフェースバッフ１の一方に入り、次 にＣＰＵパフフ１２０に至り、最後にＣＰＵバスに達する。データのスライスは メモリインタフェースバッファに戻され、そのバーストカウンタは増分し、メモ リデータの次に部分は次の記憶場所に入る。クロック５では、第１のデータはＣ ＰＵバスで有効であり、ＢＲＤＹ＃が発行される。これで、ｃｐｕバーストＭＵ Ｘ３３は次に記憶場所に増分する。ＣＰＵバスで次にデータフィールドが有効で あるとき、別のＢＲＤＹ＃が発行され、ＢＲＤＹ＃及びＢＬＡＳＴ＃が発行され る最後のデータフィールドまで、これが続く。

メモリサイクルバーストカウンタと、ｃＰＵバーストカウンタとは独立して増分 されるので、メモリバスにおけるデータ転送速度と、ＣＰＵバスにおけるデータ 連送速度とは無関係である。ＣＰＵがデータを受信できるより速くメモリバスが データを取り出せる場合、ＣＰＵが先の記憶場所からまだデータを受信している 間に、メモリサイクルバーストは別の記憶場所へ移行する。これに対し、メモリ バスがデータを取り出すより速＜ｃｐｕがデータを受信できる場合には、ｃＰＵ は川に新たなデータが到着するのを待つだけである。

キャッシュ制御装置が行はキャッンング可能であると知ると、直ちに、キャッノ ユがＣＲＤＹ＃信号を受信するときにこの行をＳＲＡＭ２２に書込むべきである ことを指示するために、キャッシュ制御装置はＭＡＷＥＡ＃信号をキャッシュメ モリ１７へ発行する。ＣＲＤＹｔｔは図７のクロックｌＯで発行される。その後 、次のサイクルで行を書込むのである。書込みは次のサイクル（すなわち、クロ ック１１）の段階２　（ＰＨ２）で始まり、続くサイクル（すなわち、クロック １２）の段階＋　（ＰＨ１）を経て続く。次のクロックでＣＰＵがＡＤＳ＃を発 行すると、これに対する応答は１クロツク分遅延し、その間、アレイ書込みを実 行しつつアレイは占有される。行がキャッシング不可能であったならば、ＭＡＷ ＥＡ＃が発行されないという点を除いて、サイクルは同じになるであろう。メモ リ読取りの終了時にＣＲＤＹ＃信号は依然として発行されるが、アレイ書込みは 実行されない。

キャッシュ制御装置の行サイズと、ｃｐｕの行サイズとの比は１，２又は４であ れば良い。メモリ読取りを開始させた読取りは、わずかＩの長さである。これは 、多数のサイクルに対して、サイクルはメモリバスで完了する前にＣＰＵバスで 終了することを意味している。たとえば、クロック９では、キャッシュ１７はＣ ＰＵサイクルの終了を検出する。ＣＰＵバッファは切賛わってアレイに戻り、こ の時点でメモクセクシ１ンから遮断される。その後に続いて、（再度の読取りミ スの場合を除いて）他の何らかのＣＰＵ読取りサイクル又はＣＰＵ書込みサイク ルを実行できる。

図８は、読取りミス連続を示す。正規のメモリ読取りサイクルにおいては、ＣＰ Ｕが要求するデータをまず戻す。このデータをＣＰＵへ送信した後、ＣＰＵは他 のサイクルをランさせることができる。読取りミス連続とは、次のサイクルが先 の読取りと同じ行に対してのものであり且つメモリ読取りはＳＲＡＭアレイに対 して完了していない状況を指す。この状況では、この読取りに関わる第１のＢＲ ＤＹｔｔは、メモリバス読取りデータをＳＲＡＭアレイに書込み終わるまで遅延 される。

当初、読取りミス波形は先と同様に進む（図８を参照）。ところが、クロック６ では、別のＡＤＳ＃が発行され、キャッシュ制御装置はこれが取り出し中の行に 対してであることを検出する。ＣＲＤＹ＃に続くクロックでは、メモリバス読取 りに関わるデータをＳＲＡＭアレイに書込む。この事象に続くクロックにおいて は、データをＣＰＵバッファに読込む。次に、サイクルは読取りヒツトの場合と 全く同様に進む。

先に論じた通り、ライトバックはキャッシュから外部メモリに戻るデータの転送 である。本発明はＷＢＴＹＰ＝ｌ及びＷＢＴＹＰ＝Ｏという２Ｎ類のライトバッ クを実行する。ＷＢＴＹＰ＝１はスヌーズヒットの場合に使用され、ライトバッ クを最高の優先順位をもつメモリバスサイクルにする。ＷＢＴＹＰ＝Ｏは、１つ の行が置き換え中であるとき又はキャッノユがフラッシュされている場合に使用 される。キャッシュ制御装置は、スヌーズヒットを受信すると、変更データをス ヌーズバッファ４５を介してメモリバスに導入することをキャッシュメモリに命 令する。得られる事象のシーケンスを図９のタイミング図に示す。

クロック１の間、ｃｐｕ読取りサイクルはランしており、キャッシュ制御装置は ＷＢＷＥ＃及びＷＢＴＹＰ＝Ｉを発行する。ＷＢＡ＝１であれば、これはＳＲＡ Ｍアレイに対するスヌーズヒットを指示し、データはスヌーズバッファ４５にロ ードされる。（ＷＢＡ＝Ｏはライトバックバッファへのヒツトを指示する。）ク ロ、り３の半ばで、キャッノユは入力ピンと、ＷＡＹ入力端子とのアドレスを利 用して、アレイからスヌーズバッファへデータを読込む。ＳＲＡＭアレイに対す るスヌーズアクセスは、ＷＢＷＥ＃が活動状態になるのに続き、クロックの半ば で始まる。これは次のクロックの半ばで終了する。アドレスとＷＡＹ入力は、こ の動作が完了するまで有効なままでなければならない。その結果、構成とは関係 なく、６４ビツトがスヌーズバッフ１に導入される。クロック３の終了時に、こ の行に関わるバッファは一杯とマークされ、最高の優先順位をもつメモリバスサ イクルになる。ＣＰＵｌ０の一部キャッシュへのライトバックの場合、変更デー タをスヌーブバブファ４５で併合する必要があるかもしれない。図示する通り、 これはクロック５．６．７及び８で起こっている。信号ＨＩ　ＴＭ＃はＣＰＵバ スサイクルをライトバックとして識別するために使用される。

尚、ＷＢＷＥ＃が活動状態であるとサンプリングされたとき、ＷＢＴＹＰはハイ であって、これがスヌーズであることを指示する。メモリバスサイクルが始まる と、ライトバックはそこで最高の優先順をもつサイクルになる。ライトバックは 、通知書込み又はメモリ読取りの前に起こる。クロックｌで、ＷＢＡがローであ れば、これはライトバックバッフＴに対するスヌーズヒットを指示する。このよ うな状況の下では、Ａ４アドレスを使用して、ライトバッファヒツトを確定する 。そこで、このパンファはメモリバスへ転送されるべき次のデータとしてマーク される。

メモリ読取りに関わる新たな行が変更データを有しているキャッシュ記憶場所へ 導かれたときには、図１０に示すように置き換えを実行しなければならない。

旧データをライトバックバッファへ、新データをＳＲＡＭアレイに導入すること になる。新たなデータをできる限り迅速にＣＰＵへ送信するために、メモリ読取 りはライトバックの前に実行される。キャッノユのフラッシュを実行したならば ライトバックバッフ１も採用される（再び、ＷＢＴＹＰ＝０）。

図１０を参照すると、クロック周期ｌの間にメモリ読取りはランしている。新た なデータがメモリサイクルバッファの一方にロードされ、ＣＰＵバスへ送信され ている間に、旧データはライドパ１クバツフア４６に導入される。セクタごとに ２本の行を使用しており、それらが共に変更されている場合、双方がライトバッ クバッファに導入される。これには、図示するように、クロック周期１及び２の 間にＷＢＷＥ＃が活動状態である状態で２クロツクが必要である。２つのクロッ クは連続していな（とも良い。Ａ５を除いて、ライトバックのアドレスソースは 置き換え周期を発生させた充填に対してメモリサイクルアドレスラッチである。

クロック１の間、ＷＢＡはローであって、読取りのためにＡ５＝０を使用すべき であることを指示している。クロック２では、ＷＢＡはハイであって、Ａ５＝１ を使用すべきであることを指示している。ロードが完了するたびに、行ごとのラ イドパ１クバ１）Ｔは一杯とマークされる。メモリ読取りが始まったとき、使用 するＷＡＹはラッチされる。メモリ読取りに際してＭＡＷＥＡ＃が発行されなけ れば、ライトバックは取り消され、ライトバックバッファは空とマークされる。

同様に、ＣＰＵｌ０の一部キャフノユへのライトバックでは、クロック７〜ｌＯ で起こるものと図示されているように、変更データをライトバックバッフ１４６ で併合する必要があるかもしれない。

次に図１１を参照すると、メモリバス書込みに関わるタイミング図が示されてい る。メモリに対する書込みをメモリサイクルバッファで通知するが、又は通知せ ずにランすることが可能である。ＣＲＤＹｔｔを受信する前にＣＰＵ書込みサイ クルを終了させながらＢＬＡＳＴ＃及びＢＲＤＹ＃を受信した場合には、メモリ バッファは閉じ、書込みは通知される。ＢＬＡＳＴ＃及びＢＲＤＹ＃の前に、又 はそれらと同時にＣＲＤＹ＃が入力した場合、書込みは通知されなかった。

書込みが始まったときにメモリバスが利用可能である場合、キャッシュはトラン シーバとして動作する。すなわち、アレイに対して起こりうる書込みに備えてＣ ＰＵバスからのデータはメモリバッファ（すなわち、バッフｙ４０及び４１）を 介してメモリバスに直接に入ると共に、ＣＰＵバッファにも入る。クロック周期 ２の間、キャフンユ制御装置はＭｃＹｃ＃サイクルを発行して、これがメモリバ スに関連するサイクルであることを指示する。このデータがアレイにも書込まれ ると仮定されれば、ＷＲＡＲＲ＃も発行される。クロック周期６でＣＲＤＹ＃信 号を受信した場合、これはＢＬＡＳＴ＃より前であるので、この書込みは通知さ れなかったことになる。クロックｌｏまでＣＲＤＹ＃が入力しなければ、クロッ ク７の終了時にＢＬＡＳＴ＃及びＢＲＤＹ＃が活動状態であったときに書込みは 通知されていたのである。

図１２は、割当てを伴なうライトスルーに関わるタイミング図を示す。書込みミ スがあるたびに、キャッシュ制御装置はこの記憶場所に関してキャッシュの新た な行を割当てることができる。これを実行するために、キャブシェ制御装置は現 在書込みを終７Ｌ、メモリ読取りを開始する。ＭＣＹＣ＃が発行された後しばら くして、しかも、ＣＲＤＹ＃の前に又はそれと一致して行を割当てるべきである 場合には、ＭＡＷＥＡ＃を発行する。これで、書込みに使用されたメモリバッフ Ｔは割当てに採用すべきであるとマークされる。その後、割当ては図７に関連し て論じたメモリ読取りと同様に進行する。

図１３は、刻時メモリバースト読取りサイクルを示す。刻時メモリバスを使用ス ルトキ、ＭＢＲＤＹ＃、ＭＳＬＥ＃、ＭＺＢＴ＃、ＭＥＯＣ＃、ＭＦＲＺ＃及び ＭＤＡＴＡＯ７は全てＭＣＬＫの立ち上がり端で峠ンプリングされる。ＭＤＯＥ ＃はクロックに対し非同期的である。クロック周期藍では、ＭＤＯＥ＃はハイで あり、それにより、出力を３状態に保持する。クロック２の終わりで、ＭｓＥＬ ＃はローと検出される。これは、メモリインタフェースバッファが第１のデータ を受け入れ可能になる時点である。ＭＢＲＤＹｔｔがＭＣＬＫによりローとサン プリングされるたびに、ラッチの１スライスは閉じ、バーストカウンタは増分す る。通常、読取りはＣＰＵが要求するバースト記憶場所で始まる。ＭＳ　Ｅ　Ｌ ＃が非活動状態であった（ハイとサンプリングされた）最後のＭＣＬＫで、ＭＺ ＢＴ＃が活動状態であれば（ローとサンプリングされれば）、ＣＰＵが要求する 記憶場所とは関係なく、サイクルはバースト記憶場所０で始まる。

キャッシュメモリがＭＥＯＣ＃を受信するまで、サイクルは継続する。この信号 は現在メモリバスサイクルを非同期的に終了させ、キャッシュは次のメモリバス サイクルに切り替わる。実行するのを待っている別のメモリバス読取りがあれば 、メモリバス読取りはＭＥＯＣ＃の後の次のクロックで開始する。

図１４〜図３７は、メモリバスにおける刻時条件とストローブ条件の双方に関わ る付加的なタイミング関係を示す。図示する様々なサイクルに関わる本発明の動 作は、以下の説明及び付録に示されている信号の解説と関連して考察したとき、 当業者により理解されるであろう。

付　録 この付録は本発明の現時点で好ましい実施例に従って各々のピンの特定の機能を 定義している。

ＣＬＫ　この信号はキャフノユメモリの基本タイミングを与える。その周波数は メモリ１７の内部動作周波数である。この信号はＣＰＵクロックに接続する。

ＲＥＳＥＴ　ＲＥＳＥＴビンはキャッシュの内部状態をリセットするために使用 される。ＲＥＳＥＴは内部メモリバス追跡論理及び入出力構成をリセットする。

ＷＡＹ　ＷＡＹビンは正規の動作中に使用すべき正しいＷＡＹを指示するために 使用される。ＣＰＵ書込みサイクル、行充填及びライトバックバッファロードの 間には、ＷＡＹはアクセスすべき方向を指示するために使用される。ＣＰＵ読取 り中にＷＲＡＲＲ＃が活動状態であるとき、ＭＲＵビットはＷＡＹビンの値に書 込まれる。

ＷＲＡＲＲ＃、ＭＣＹＣ＃又はＷＢＷＥ＃が活動状態であるときＷＡＹはサンプ リングされる。

ＷＲＡＲＲ＃　このピンはＣＰＵバスセクシｅンからのアレイへの書込みを制御 するために使用される。ＣＰＵ読取りサイクルにおいて活動状態（ＬＯＷ）であ るとき、ＭＲＵビットをＷＡＹビンにより指示される値に書込むべきであること を指示する。ＣＰＵ書込みサイクルで活動状態であるときには、ＣＰＵバッフ１ をＢＬＡＳＴ＃。

ＢＲＤＹｘ＃に続くクロックにおいて指示されるＷＡＹに書込むべきであること を指示する。

ＭＡＷＥＡ＃　メモリ読取り中に活動状態（ＬＯＷ）であるとき、キャッシュは メモリバッファ（たとえば、バッフｙ３０又は３１）に含まれている行を活動状 態のＣＲＤＹ＃に続くクロックにおいてＳＲＡＭアレイに書込むべきであること を指示する。ライトスルー中に活動状態であるときには、キャッシュが書込みと 同じアドレスで割当てを開始すべきであることを指示する。ＭＡＷＥＡ＃はＡＤ Ｓ＃からＣＲＤＹ＃ヘサンプリングされる。

ＢＵＳ＃　このビンは読取り動作中のＣＰＵ　ＭＵＸ／バッファデータの選択を 制御する。このピンがＬＯＷとサンプリングされたとき、キャッシュはｃｐｕａ 取りデータがアレイではなく、メモリバスから来るように内部ＭＵＸを設定する 。この内部ＭＵＸは、ＢＲＤＹ＃までこの状態にとどまる。

ＭＣＹＣ＃　このビンは、現在ｃＰＵサイクルがメモリバッファ４ｏ及び４１を 使用することをキャッシュに通知するために使用される。現在サイクルが読取り であり且つＭＣＹＣ＃が活動状態（ＬＯＷ）になった場合、サイクルはメモリバ ス読取りになる。現在ｃＰＵサイクルが書込みであれば、活動状態のＭＣＹＣ＃ はこれがメモリ書込みサイクルであることを指示する。ＣＲＤＹが受信される前 にＣＰＵ書込みサイクルが終了した場合、メモリバッファは一杯であるとマーク され、ＣＲＤＹ＃がメモリバスサイクルを終了させるまで書込みを通知する。Ｗ ＡＹをサンプリングし、ＭＣＹＣ＃が活動状態であるクロックでラッチする。

ＷＢＷＥ＃　ライトバックバッファ２８及びスヌープバッファ２９をロードする ために、ライトバック書込みイネーブルピンは、ＷＢＡピン及びＷＢＴＹＰピン と共に使用される。このビンが活動状態（ＬＯＷ）であるとサンプリングされた とき、キャブンユ１３は適正なライトバックバッファ又はスヌープパッフ１にア ドレス指定されり行ヲロートする。ＷＢＷＥ＃が活動状態になった後のクロック でＷＡＹをサンプリングする。ＲＥＳＥＴ中には、このピンはキャッシュ制御装 置行と０２０行との比を指示するために使用される。

ＷＢＡ　ライトバックアドレスビンは、どの行をライトバックバッファ４６に書 込むべきかを指示するために使用される。このビンはＷＢＷＥ＃が活動状態であ るときに限ってサンプリングされる。ＨｒＯＨであるとき、ＷＢＡはＡ５＝１に よりアドレス指定される行がロードされることを意味する。ＬＯＷであるときに は、ＷＢＡはＡ５：０によってアドレス指定される行がロードされることを意味 する。ＲＥＳＥＴ中に５ＥＣ２＃ビンがＬＯＷであれば、これはセクタごとに２ つの行があることを指示する。

ＣＲＤＹ＃　活動状態（ＬＯＷ）であるとき、このビンはメモリバスサイクルの 終了を指示する。

ＷＢＴＹＰ　ＨＩＧＨであるとき、ライトバックタイプビンは、ライトバックが スヌーズであることを指示する。ＬＯＷであるとき、これはライトバックが置き 換え又は明示（フラッシュ又は同期）ライトバックであることを指示する。この ビンは、ＷＢＷＥ＃が活動状態であるときにサンプリングされる。ＲＥＳＥＴ中 、このビンはキャッシュ制御装置行とＣＰＵ行との比を指示するために使用され る。

ＡＯ−Ａｌ１　これらのビンはアドレス情報をキャッシュ１７に提供するために 使用される。これらの信号はＣＰＵアドレスに接続する。

ＣＤＡＴＡＯ〜ＣＤＡＴＡ７　それらのビンは８つのＣＰＵデータビンである。

２ｘＣＰＵバス慣成の場合、ビンＣＤＡＴＡＯ及びＣＤＡＴＡＩのみを使用する 。４ｘＣＰＵバス構成の場合には、５ＣＤＡＴＡＯ〜ＣＤＡＴＡ３を使用する。

パリティ構成では、ＣＤＡＴＡ４〜ＣＤＡＴＡ７をビットイネーブル（それぞれ 、ＢＴＥＯ＃〜ＢＴＥ３＃）として使用する。ビットイネーブルは、装置全体で はなり、単一のビットを制御するという点を除いて、以下のＢＥ＃と同様に動作 する。

ＢＥ＃　バイトイネーブル入力は、キャッシュがＣＰＵデータバスのどのバイト に接続しているかに従ってキャッシュがＣＰＵで書込みサイクルに関与すべきか 否かを判定するために使用される。

Ｗ／Ｂ＃　書込み／読取りビンは、ＣＰＵバスで書込みサイクルが実行されて℃ ）るか又は読取りサイクルが実行されているかを指示する。ＨＩＧＨであるとき は書込みサイクルを指示し、ＬＯＷであるときには読取りサイクルを指示する。

ＡＤＳｔｔ　このビンはＣＰＵバスサイクルの開始を指示する。この信号はＣＰ Ｕアドレスストローブに接続する。

ＢＲＤＹ＃、ＢＲＤＹＣ＃　これらのビンは、１つのＣＰＵバスサイクルの１つ の転送部分の完了を指示するために使用される。いずれかのビンが活動状態（Ｌ ＯＷ）であれば、そのビンは転送の完了を指示する。ＢＲＤＹ＃はメモリバス制 御装＠１１により駆動される。ＢＲＤＹＣ２ｔはキャッシュ制御装置１１２によ り駆動される。

ＢＬＡＳＴ＃　このビンはＢＲＤＹ＃ビン及びＢＲＤＹＣ＃ビン及びＢＲＤＹＣ ＃ビンに関わる修飾子である。活動状態（ＬＯＷ）であるとき、このビンはＢＲ ＤＹｘｔｔがＣＰＵバスサイクルの最終転送であることを指示する。

ＭＣＬＫ　刻時メモリバスモードでは、このビンはメモリバスクロックを発生す る。刻時モードにおいては、ＭＣＬＫの立ち上がり端でその他のメモリバス信号 と、メモリバスデータとをサンプリングする。刻時メモリバス書込みでは、デー タはＭＣＬＫ　（又は構成によってはＭＯＣＬＫ）から駆動される。ストローブ メモリバスそ一ドにおいては、このビンは人力データストローブであり、トグル ごとにデータがラッチされることになる。

ＭＯＣＬＫ　ＲＥＳＥＴが不作動状態になった後にこのクロックビンで立ち上が り端が検出された場合、このクロックビンの立ち上がり端でデータが出力される 。ＭＯＣＬＫはＭＣＬＫの遅延パーラミンである。データ書込みのみがＭＣＬＫ により実行される。ＭＯＣＬＫに対してＭＤＡＴＡの最小出力時間を増加させる ためにこれを使用しても良い。このビンは、メモリクロックスキューによって発 生する入力保持時間の問題を克服するために必要であろう。ストローブバスモー ドでは、このビンはデータ出力ストローブである。このビンのトグルごとに新た なデータが出力される。

ＭＺＢＴ＃　活動状ｆｉ　（ＨＩ　ＧＨ）であるとき、このビンはＣＰＵが要求 した第１の記憶場所とは無関係にバースト記憶場所Ｏをもってメモリバスサイク ルを開始すべきであることを指示する。このビンは、メモリバスについて使用さ れる入出力ビンの数を確定するために使用される。ＨＩＧＨであるとき、４つの 入出力ビンを使用することを指示する。ＬＯＷであるときには、８つの入出力ビ ンを使用することを指示する。この入力とバス比情報はＣＰＵバスに関わる人出 力ピンを確定するために使用される。

ＭＢＲＤＹ＃　このピノは刻時バスモードにおいて転送の終了を指示するために 使用される。活動状態（ＬＯＷ）であるとき、キャッシュ１３がバーストカウン タを増分し、次のデータを出力すべきであるか又は次のデータを受け入れできる 状態に入るべきかのいずれかであることを指示する。ＬＯＷであれば、メモリバ スはストローブ動作になる。ＨＩＧＨであれば、メモリバスは刻時される。

ＭＥＯＣ＃　このビンはメモリバスサイクルの終了を指示するために使用される 。活動状ｆｉ（ＬＯＷ）であるとき、キャッシュは現在メモリバスサイクルを終 了させ、次のサイクルを開始させる。ＭＥＯＣ＃はＣＬＫに対して非同期である 。

ＭＤＡＴＡＯ−ＭＤＡＴＡ７　これらのビンは８つのメモリデータビンである。

４ｘメモリバス構成では、ＭＤＡＴＡＯ−ＭＤＡＴＡ３を使用する。刻時メモリ バスモードにおいては、ＭＢＲＤＹ＃が活動状態であることを伴なってＭＣＬＫ の立ち上がり端でこれらのビンはサンプリングされる。ＭＲＢＤＹ＃が活動状態 であることを伴ってＭＣＬＫ又はＭＯＣＬＫの立ち上がり端でこれらのビンで新 たなデータは取り出される。

〜？ＳＥＬ＃　このビンは装置選択信号として使用される。このビンが非活動状 ！ＩＪ　（ＨＩ　ＧＨ）であるとき、メモリバスサイクルに関わるバースト制御 は初期設定される。このビンが活動状態であるとき、バースト制御はＭＣＬＫ又 はＭＯＣＬＫをもって進む。刻時メモリバスモードでは、このビンはＭＣＬＫの 立ち上がり端と共にサンプリングされる。このビンはＣＬＫに対して非同期であ る。ＲＥＳＥＴが活動状態であるとき、このビンはメモリバスにおける８回又は ４回の転送に合わせてキャッシュを構成するために使用される。リセット中にこ のビンがＨＩＧＨであるとき、それはＣＡＣＨＥ行ごとにメモリバスで４回の転 送があることを意味している０　リセット中にこのビンがＬＯＷであるとき、そ れはＣＡＣＨＥ行ごとにメモリバスで８回の転送があることを意味している。

ＭＤＯＥ＃　メモリバス出力イネーブルは、メモリバスへのデータの送り出しを 制御するために使用される。このピノが非活動状態（ＨＩ　ＧＨ）であるとき、 ＭＤＡＴＡ　（０：　７）ビンは３状態となっている。このビンが活動状態（Ｌ ＯＷ）であるとき、ＭＤＡＴＡ　（０ニア〕ビンは、活動的にデータを送り出し ている。このビンの機能はストローブメモリバス動作、又は刻時メモリバス動作 の場合と同じである。このビンはＣＬＫ及びＭＣＬＫに対して非同期である。

ＭＦＲＺｔｔ　このビンが活動状Ｑ（ＨＩＧＨ）であるとき、割当てのためのデ ータはその割当てを生じさせた書込みからのデータと併合される。ＣＰＵ書込み と同一の記憶場所に向かう充填からのビットは蛾視される。ＭＦＲＺは書込みの ＭＥＯＣ＃の間にサンプリングされる。

ＨＩ　ＴＭ＃　このビンはＣＰＵバスインタフェースにおけるキャッノユー貫性 サイクルを識別するために使用される。ＨＩＴＭ＃が活動状態のときにＡＤＳ＃ が印加されると、キャッシュデータスライスはメモリバスデ−タに応答するのに 先立って、ＣＰＵバスデータをスヌーブパッファ、又はライトバックバッファの データと併合する。

ＢＵＦＦ＃　このビンはスヌーズ動作中のデッドロックの場合に、ＣＰＵバスサ イクルを打ち切るために使用される。特定すれば、メモリバスを待機してＣＰＵ バスがブロックされ、且つ変更データが−次キャッシュに存在しているスヌーズ をサービスすることを待機してメモリバスがブロックされた場合、ＢＯＦＦ＃は スヌーズをサービスできるようにＣＰＵバスサイクルを打ち切るために使用され る。

一＼ｒ−−−−−−−−−−−−−−−−−−−１フロントページの続き （７２）発明者　ファーレル、ロバート・エルアメリカ合衆国　９７２２９　オ レゴン州・ポートランド・ノースウェスト　１８６テイエイチ　アヴエニュ・４ ６５５

Claims (17)

【特許請求の範囲】
1. １．中央処置装置（ＣＰＵ）と、ＣＰＵバス及びメモリバスを構成するキャッシ ュサブシステムとを含み、前記ＣＰＵバスはＣＰＵクロックに対して同期して動 作し、前記サブシステムはキャッシュメモリと、前記サブシステムを前記メモリ バスのプロトコルに適応させるメモリバス制御装置手段と、前記ＣＰＵから前記 キャッシュメモリヘのデータアクセスを制御すると共に、前記メモリバスヘのア クセスを、前記バス制御装置手段と協調するキャッシュ制御手段とを具備するマ イクロプロセッサ利用コンピュータシステムにおいて、前記キャッシュメモリは 、 読取り／書込み記憶装置アレイと、 前記ＣＰＵバスと前記キャッシュメモリとの間のデータ転送を制御し、また、前 記アレイの１回のアクセスの間に、キャッシュ行１行分のデータが読取られる／ 書込まれるようにデータ転送速度を最適化するＣＰＵバスインタフェース手段と ； メモリバス読取り、ライトスルー、ライトバック及びスヌーブを支援する複数の ラッチを有するメモリバスインタフェース手段と；前記ＣＰＵバスインタフェー ス手段を前記メモリバスインタフェース手段に結合して、前記メモリバスから前 記ＣＰＵバスヘのデータの転送を前記読取り／書込み記憶装置アレイに対して見 えるようにするデータ経路手段とを具備する集積回路であるコンピュータシステ ム。
2. ２．前記ＣＰＵバスインタフェース手段と前記キャッシュメモリは前記ＣＰＵク ロックと同期して動作し、一方、前記メモリバスインタフェース手段と前記メモ リバスとの間のアクティビティは前記ＣＰＵクロックに対して非同期に動作する 請求項１記載のコンピュータシステム。
3. ３．前記データ経路手段を介する前記メモリバスから前記ＣＰＵバスヘのデータ の転送は前記ＣＰＵクロックに対して非同期に起こる請求項１記載のコンピュー タシステム。
4. ４．前記複数のラッチは、メモリ読取り／書込み中にデータを記憶する少なくと も１つのメモリサイクルバッファを含む請求項１記載のコンピュータシステム。
5. ５．前記複数のラッチは、メモリ読取り／書込み中にデータを記憶する１対のメ モリバッファを含み、メモリ読取り動作のために一方のメモリバッファが使用さ れているときに、他方のメモリバッファは次のメモリサイクルのために利用可能 であり、それにより折り返しメモリバスサイクルを許可するように、前記キャッ シュメモリは前記対を交互に使用する請求項１記載のコンピュータシステム。
6. ６．前記複数のラッチは、置き換え及びフラッシュサイクルのために前記読取り ／書込み記憶装置アレイから前記メモリバスへ転送されるデータを記憶するライ トバックバッファをさらに具備する請求項５記載のコンピュータシステム。
7. ７．前記複数のラッチは、前記記憶装置アレイの変更した行に対するスヌーブヒ ットがあるたびに前記メモリバスから読取られる１行分のデータを記憶するスヌ ーブバッファを含む請求項６記載のコンピュータシステム。
8. ８．前記読取り／書込み記憶装置アレイは多方向セットアソシエイティブキャッ シュとして編成されている請求項５記載のコンピュータシステム。
9. ９．前記読取り／書込み記憶装置アレイは、読取りサイクルヒット時にどの方向 をアクセスするかを予測するための最高使用頻度（ＭＲＵ）ビットを含む請求項 ８記載のコンピュータシステム。
10. １０．前記メモリバッファはそれぞれキャッシュ行１行分の幅である請求項５記 載のコンピュータシステム。
11. １１．前記ＣＰＵバスインクフェース手段はＣＰＵ読取り及びＣＰＵ書込みに際 してデータを記憶するために利用されるキャッシュ行１行分の幅のＣＰＵバッフ ァと、ＣＰＵ読取り動作中の正しい方向を選択する方向マルチプレクサとを具備 する請求項８記載のコンピュータシステム。
12. １２．前記ＣＰＵバスインタフェース手段は、ＣＰＵバスサイクルを追跡し且つ キャッシュヒットを予想してアレイアクセスを実行する制御論理をさらに具備し 、前記制御論理は、また、バースト転送中に前記ＣＰＵバッファ及び前記方向マ ルチプレクサにバーストアドレスを供給する請求項１１記載のコンピュータシス テム。
13. １３．前記メモリバスインタフェース手段は、メモリバス読取りの間に利用すべ き前記対のメモリバッファのうちの適切な一方を確定する論理手段を具備する請 求項１２記載のコンピュータシステム。
14. １４．データは前記読取り／書込み記憶装置アレイから１つのＣＰＵクロック周 期の中でアクセスされる請求項１記載のシステム。
15. １５．キャッシュヒットの場合、前記制御装置は、データが前記ＣＰＵに戻され ているのと同時にヒット／ミス情報を前記読取り／書込み記憶装置アレイに通信 する請求項１２記載のコンピュータシステム。
16. １６．前記読取り／書込み記憶装置アレイの前記ＭＲＵビットは、方向予測が正 しく実行されるかを判定する前記制御装置手段の中のＭＲＵ情報とロックステッ ブ間係で機能する請求項９記載のコンピュータシステム。
17. １７．前記制御論理はＣＰＵ定義バースト順序又は零ベースバースト順序を動的 に支援する請求項１２記載のコンピュータシステム。