【発明の詳細な説明】
主方程式の求解回路と、このような回路に含まれるリード−ソロモン型デコーダ
本発明は主方程式の求解回路と、そしてこの回路をエラーデコーダ−修正器に
応用することに関する。ガロワ体に関する算術演算は、幾つかの応用に有用であ
る。重要な応用の１つは、ＢＣＨ型とそして特にリード−ソロモン型巡回コード
を利用する伝送エラーのコーダおよびデコーダ−修正器の製作である（Ｅ．Ｒ．
バールカンプ著「代数学的コード化理論」マックグローヒル、ニューヨーク、１
９４６参照）。
基数２mのガロワ体ＣＧ（２m）に関心が寄せられている。なお、この場合ｍは
１以上の整数である。ガロワ体ＣＧ（２m）を生成するために用いられる次数ｍ
の生成多項式は、
ｆ（ｘ）＝ｘm＋ｆm-1 ｘm-1＋ｆm-2 ｘm-2＋．．．＋ｆ１ｘ＋ｆ０で表され
おいてｆ０＝１であり、そしてαは多項式ｆ（ｘ）の根であるＣＧ（２m）の基
本要素である。αの連続累乗αi（０≦ｉ＜２m −１）はＣ（２m）の２m−１個
の非空白要素を定義する。
基本要素αに関連するガロワ体ＣＧ（２m）のいわゆる標準基は要素α０＝１
，α1＝α，α2，．．．．．αm-1 によって構成される。ガロワ体ＣＧ（２m）
の全要素Ａは、標準基（１，α，．．．αm-1)内のＡの座標を構成する固有の
ができる。すなわち
ガロワ体ＣＧ(２m)に関して、その他の基を定義することもできる。例えば、
ガロワ体ＣＧ(２m)はまたガロワ体ＣＧ（２）に対するｍ次元のベクトル空間と
して考えることもでき、ＣＧ（２m）から線形に独立している全ての昇順ｍ
個の要素がその基を構成する。特に、ＣＧ（２m）の全要素ｘに対して、以下の
式、すなわちによって定義されているＴｒ（・）で示される「対角和」関数の特性によって、
することができる。
この関数Ｔｒは線形でありそしてＣＧ（２）にそれらの値をとる。標準基（１
，α，．．．αm-1）の双対基は、０≦ｉ≦ｍ−１でかつｉ≠ｋの場合のＴｒ（
αi βiゲ）＝１およびＴｒ（αi βk）＝０ようなＣＧ（２m）の固有な昇順
は、以下の式すなわち
ただし、ｂ’i＝Ｔｒ（Ｂαi）
有な昇順ｍビット（ｂ’0，ｂ’1 ，．．．，ｂ’m-1）によって表すことがで
きる。
「ビット直列リード−ソロモン型エンコーダ」（情報理論に関する米国電気電
子学会の会報、ＩＴ−２８巻、６号、１９８２年１１月参照）において、Ｅ．Ｒ
．バールカンプはリード−ソロモン型コーダに用いることができる乗算回路を提
示しているが、これではオペランドＡの１つは標準基（関係式（ｌ））で、他の
オペランドＢは双対基（関係式（２））で表され、そして）Ｃ＝ＡＢの積は、以
下の式、すなわち
により双対基で出される。
双対基によるこの乗算回路は、最下位のビットから始め各サイクルごとに１ビ
ットの割合で、ｍクロック周期の２つのオペランドの積Ｃ＝ＡＢの双対基による
座標を級数として提供する。
本発明は、特にリード−ソロモン型デコーダにその応用例を見出している。ガ
ロワ体ＣＧ（２m）に関して定義されているリード−ソロモンＲＳのコード（Ｎ
，Ｎ−２ｔ，ｔ）に関心が寄せられている。リード−ソロモンコードはブロック
になっている巡回コードであって、ＣＧ（２m）における係数を有する次数２ｔ
の生成多項式ｇ（ｘ）は、以下の式、すなわち
に基づき、だだし、Ｉは整数の定数であるが、その根としてガロワ体ＣＧ（２m
）の基本要素Ψの２ｔ連続累乗を有し、Ψはαに等しいか、またはより一般的に
はガロワ体の生成多項式ｆ（ｘ）のあらゆる根に等しい。各コードワードは、独
立のＮ−２ｔ個の情報記号を表すガロワ体ＣＧ（２m）のＮ個の記号（Ｎ＜２ｍ
）から成る。数値ｔは、コードが代数的に修正可能なエラー記号の最大値である
。デコーダによって受信される各ブロックは、以下の式、すなわち
個の記号から成る。
受信記号にエラーがない場合、コードｇ（ｘ）の生成多項式はこの多項式Ｒ（
ｘ）の１因子にである。
一般的に復号方法にはエラーシンドロームの計算が含まれる。１つのシンドロ
ームは、ガロワ体のある要素に対する多項式Ｒ（ｘ）の値である。多くの場合、
コードの生成多項式の２ｔ個の根に対するシンドロームの以下のような式、すな
わち、Ｓi＝Ｒ（ΨI+i）、ただし０≦ｉ≦２ｔ−１による計算に限定される。
受信ブロックがＶ個のエラー記号、すなわち
び０≦ｈ（ｖ）≦Ｎ−１）を含むならば、そのとき各シンドロームＳiは以下の
式、すなわち
（ただし、この式でｅh(v)は記号Ｒh(v)に関するエラーの振幅を示す。）を満た
す。
以下の式、すなわち
によって、シンドロームＳｉを計算する便利な方法は、反復関係式を利用するた
めに主として乗算器と加算器とそしてレジスタとから成る回路を用いることであ
る。
初期化状態Ｓi（0）＝ｒN-1で、シンドロームＳiは、記号ｒN-1-nが（降位
するとすぐに以下の式、すなわちＳi＝Ｓi (N-1)によってその値が得られる。
２ｔ個の関係式（４）、は、２Ｖ個の未知数、すなわちエラーの位置ｈ（ｖ）
と振幅eh(v)を有する。これらの方程式を解くために、大部分の復号代数演算に
は、その根は当該形式のガロワ体の要素Ψ-h(v) である次数Ｖのエラー位置決定
多項式σ(x)の計算が含まれる。エラー位置決定多項式は、以下の通りである。
すなわち
ここで、ｋ＝σ0はガロワ体ＣＧ（２m）の任意の要素であり、ｕ＞Ｖのときσｕ
＝０である。この多項式の係数は以下の式、すなわち
で表される線形システムを満足させる。
この線形システム（６）を解くには、様々な算法、特にユークリッド算法とバ
ールカンプ−マッセイ型の算法がある。ユークリッド算法は概念的には単純であ
るが、超大規模集積回路でこれを用いると、バールカンプ−マッセイ型算法より
も（論理ゲートの数の面で）複雑になる。バールカンプ−マッセイ型算法は２ｔ
回の連続反復でこの方程式（６）を解くが、この反復は伝統的には、当該システ
ム（６）を理論的モデルで表す線形演算子を備えたシフトレジスタという反復構
造として理解されている。バールカンプーマッセイ型算法の伝統的な変形では（
Ｒ．Ｅ．ブラハト，アディソン−ウェズレイ共著の「エラー制御コードの理論と
実際」リーディング社、マサチューセッツ、１９９３年を参照せよ）、以下の様
な変数、すなわち、
― ２ｔ回の反復の終了時にσ（ｘ）に等しくなる位置決定多項式σ(k)（ｘ）
― 反復のとき、位置決定多項式の更新に利用する中間多項式λ(k)（ｘ）と
―σ(k)（ｘ）の次数を表す変数： Ｌk （初期値Ｌ0＝０）と、
― ガロワ体ＣＧ（２m）内の値の予測偏差（「ずれ」）Δkと、そして
― ２値変数：δk
とが用いられ、そして各反復ｋ（１≦ｋ≦２ｔ）ごとになされる計算は、以下の
式、すなわち
とによる。
バールカンプ−マッセイ型算法の様々な変形が、その実施を簡単にするために
、提案された。それには例えば、Ｓ．チョームチェイ他の論文「リード−ソロモ
ン復号たのための時間領域算法とアーキテクチャ」、米国電気電子学会の会報−
Ｉ、１４０巻、３号、１９９３年６月、頁１８９〜１９６、または特許文書ＷＯ
９５／１２８５０を参照することができる。Ｉ．Ｓ．リード他の論文「逆数不要
のバールカンプ−マッセイ型算法の超ＬＳＩ設計」、米国電気電子学会会報−Ｅ
、１３８巻、５号、１９９１年９月、頁２９５〜２９８においては、予測偏差値
の逆数Δk -1を計算しなくてもよい点において（式７．５参照）、興味深い変形
におけるｋ＝１の代わりに、ガロワ体ＣＧ（２m）内に先験的に何らかの値を考
えておくことに帰す。
エラー位置決定多項式がいったん計算されると、エラーの位置ｈ（ｖ）を得る
ために、その根が決定される。そのためにしばしば用いられる手続き、すなわち
、いわゆる「チャンのリサーチ」では、ガロワ体ＣＧ（２m）の各要素に対する
多項式σ（ｘ）の値が計算され、σ（ｘ）＝０になるごとに１つのエラーが識別
される（Ｒ．Ｔ．チャンによる論文「ＢＣＨコードのための巡回復号手続き」、
米国電気電子学会の会報「情報理論について」１０巻、１９６４年、頁３５７〜
３６３を参照せよ）。この手続きは、以下の式、すなわち
によって、ｎ＝０．１，．．．，Ｎ−１に対して、値σ（Ψ1-N+n)の反復的計算
を行う。
そのとき、以下の式、すなわち
によって、反復関係式を更新し、
初期値は以下の式、すなわちによって出される。
エラーの振幅は、例えば、フォーネイの算法によって評価される（Ｇ．Ｄ．フ
ォーネイによる論文「ＢＣＨコードの復号について」、米国電気電子学会の会報
「情報理論」１１巻、１９６５年、頁５４９〜５５７を参照せよ）。エラー評価
多項式ω（ｘ）は以下の主方程式、すなわち
によって定義される。
シンドロームの多項式は、以下のＳ（ｘ）、すなわち
によって表される。
その時、エラーの振幅は以下の式、すなわち
によって得られる。
ただし、この式においてσ’（ｘ）はエラー位置決定多項式の導関数を示す。ｎ
＝０，１，．．．，Ｎ−１に対する分母Ψ1-N+n σ’（Ψ1-N+n）は、シャンの
リーサーチの時に〔奇数ｕに対する項を合計する（式８）のような和によって）
簡単に得ることができる。分子Ψ(I-1)(1-N+n)ω（Ψ1-N+n）は、以下の式、す
なわち
によって、ｎ＝０，１，．．．，Ｎ−１に対するシャンのリーサーチと類似の手
続きで得ることができ、
その時、以下の反復関係式、すなわちも用いられ、
初期化は以下の式、すなわち
による。
主方程式がバールカンプ−マッセイ型算法によって解かれるとき、評価多項式
ω（ｘ）の係数は、この算法の２ｔ回の反復時に計算することができる。上述し
れ、そして各反復ｋ（１≦ｋ≦２ｔ）には、（式７．１）から（式７．５）まで
の計算に加えて、ω(2t)（ｘ）＝ω（ｘ）に導く（式７．４）および（式７．５
）に類似している以下の関係式、すなわち
とによる多項式ω(k)（ｘ）とμ(k)（ｘ）の更新が含まれる。
その概要についてはすでに上述されている復号プロセスは、必要な復号時間お
よびバッファ記憶容量を減少させるためのパイプライン方式の構造を充分満足さ
せるものであって、復号回路の１部が現行のブロックに関して主方程式を解いて
いる間に、この回路のもう１つ別の部分が次のブロックに関するシンドロームを
演算し、そして更にもう１つの部分が先行のブロックに対する修正を行う。
実際のデコーダは、１秒間に数百メガビット（Ｍｂｉｔ／ｓ）に達することも
あり得る、非常に速い情報の流れを処理できなければならない。大衆用の超ＬＳ
Ｉ回路でそのような処理速度を達成することは、デコーダの設計者にとって大き
な挑戦である。
集積の制約に応えるには、デコーダは、一定の処理速度を得るのに必要な回路
素子数を最小限に抑えながら、均整のとれた構造を示すことが必要である。特に
、かなりの珪素表層を必要とする乗算回路の数を制限することが望ましい。バー
ルカンプ−マッセイ型算法の典型的な実施例においては、位置決定多項式の各係
数に対して少なくとも３つの乗算器が必要であり、その１つは方程式（７．１）
の積σu (k-1) ＳK-u-1を得るため、もう１つは方程式（７．４）で用いられてい
る積Δk λu-1 (k-1) のため、そして第３は方程式（７．５）のために利用され
る積Δk -1σu (k-1) のためである。特許文書ＷＯ９５／１２８５０には、
各係数に対して２つの乗算器しか用いていないアーキテクチャが記載されている
。しかし、このアーキテクチャは、予測偏差が計算されると同時に中間多項式が
各反復ごとの第１の段階で更新され、そして各反復ごとの第２の段階で位置決定
多項式が更新されるバールカンプ−マッセイ型算法の特殊な変形のためにのみ、
ふさわしい。
本発明の１つの目的は、ＢＣＭデコーダ、特にリード−ソロモン型デコーダに
おいて主方程式の求解に必要な構成要素の数を制限するためのもう１つ別の解決
法を供することと、そして各反復ごとの第１の段階で予測偏差が計算されかつ各
反復ごとの第２の段階で位置決定多項式および中間多項式が更新されるバールカ
ンプ−マッセイ型算法の様々な変形に対して上記解決法が互換性があることとで
ある。
したがって本発明は、２ｔ個のエラーシンドロームからエラー位置決定多項式
の係数を形成するための主方程式の求解回路において、上記シンドロームと位置
決定多項式の上記係数とは基数２ズ のガロワ体ＣＧの要素であり、主方程式の求
解回路は２ｔ回の連続反復で作動し、各反復には予測偏差を計算する第１の段階
とそして位置決定多項式および関連中間多項式の係数を更新する第２の段階とが
含まれる主方程式の求解回路を供する。この主方程式の求解回路には、
― ０桁からｔ桁までのｔ＋１個の演算セルであって、ｕ桁（０≦ｕ≦ｔ）の各
セルはそれぞれ位置決定多項式の次数ｕの係数に関連させられおり、そして各反
復ｋ（０≦ｋ≦２ｔ）、ごとの第１の段階のとき、２ｔシンドロームの１つと反
復ｋ−１の際に得られた関連係数の値との積を転送するようになっている０桁か
らｔ桁までのｔ＋１個の演算セルと、
― 各反復に対して予測偏差を供給するように各反復の第１の段階のときｔ＋１
個のセルによって転送された上記積を加算するための加算手段と、そして
― 上記反復のためと先行の各反復のために供給された予測偏差に対応して各反
復ごとに得られたガロワ体の第１と第２のパラメタおよび２値パラメタを演算セ
ルの各々に供給するための論理手段
とが含まれる。
０≦ｕ≦ｔであるｕ桁の各演算セルには、位置決定多項式の次数ｕの係数を保
存するためのｍビットの第１のレジスタと、セルの第１の入力に供給される第１
のオペランドとセルの上記第１のレジスタに読み込まれる第２のオペランドとを
有する第１の乗算回路と、そしてセルの第２の入力に供給される第１のオペラン
ドと上記中間多項式のｕ−１次数の係数に等しい第２のオペランドとを有する第
２の乗算回路とが含まれている。０≦ｕ≦ｔ−１であるｕ桁の各演算セルは、中
間多項式の次数ｕの係数を保存しかつこの係数をｕ＋１桁のセルの第２の乗算回
路に供給するためのｍビットの第２のレジスタを含む。論理手段は、０≦ｕ≦ｔ
であるｕ桁の各セルの上記第２の入力にガロワ体の上記第２のパラメタを供給す
る。１≦ｕ≦ｔである次数ｕの各演算セルはマルチプレクサに連結されており、
このマルチプレクサは、各反復の第１の段階のための２ｔシンドロームの１つと
、そして各反復の第２の段階のために論理手段によって供給されたガロワ体の上
記第１のパラメタとを、当該セルの上記第１の入力にそれぞれ供給する。上記加
算手段は上記第１の加算回路によって転送された積を受信する。次数ｕの当該セ
ルの第１と第２の乗算回路により転送された積と、次数ｕのセルのｍビットの第
１のレジスタの内容と、次数ｕ−１のセルのｍビットの第２のレジスタの内容と
、そして論理手段により供給された２値パラメタの内容とに対応して、１≦ｕ≦
ｔである次数ｕの各セルはまた、各反復の第２の段階の時に、ｍビットのその第
１のレジスタおよび／またはｍビットのその第２のレジスタの内容を更新するた
めの手段を含む。
したがって、双対基の乗算器であることが好ましい２つの乗算器と、ｍビット
の２つのレジスタと、そしてマルチプレクサおよび加算器からなる簡単な更新手
段とのみを各係数のために利用して、エラー位置決定多項式を計算することがで
きる〔システム（６）の求解〕。
本発明のもう１つの側面は、基数２m のガロワ体のＮ個の記号から成るブロッ
クをリード−ソロモンのコードに従って復号するためのリード−ソロモン型デコ
ーダであって、上記コードの生成多項式はｉ＝０，１，．．．，２ｔ−１に対し
てΨI+i 形式の２ｔ個の根を有し、この場合Ψはガロワ体の基本要素を表しそし
てＩは整数の定数を表すリード−ソロモン型デコーダにおいて、このデコーダに
は、
当該コードの生成多項式の２ｔ個の根に関連するＮ個の記号から成る各ブロッ
クに対する２ｔ個のエラーシンドロームの値を供給するためのシンドローム演算
モジュールと、
上記シンドローム演算モジュールによって供給された２ｔ個のシンドロームか
らエラー位置決定多項式の係数を生成するための上記一定タイプの主方程式の求
解回路と、そして
主方程式の求解回路により供給された係数に応じてブロックの各記号ごとに修
正項を評価するための修正演算モジュールであって、上記修正項はブロックの記
号における不測のエラーを修正するためにそれぞれの記号に付け加えられる修正
演算モジュール
とが含まれるリード−ソロモン型デコーダに関するものである。
本発明は、以下の添付の図面を参照しながらなされる、非限定的な幾つかの実
施例に基づく下記の説明を読めば、より良く理解できるであろう。すなわち、
― 図１は、本発明による乗算回路の系統図であり、― 図２は、図１の回路素
子を表す図、
― 図３および４は、ガロワ体ＣＧ（２８）に関する乗算回路の２つの実施例の
図、
― 図５は、本発明を用いたリード−ソロモン型デコーダ内に用いられるレジス
タの単線結線図、
― 図６は、本発明を用いたリード−ソロモン型デコーダの系統図、
― 図７は、図６のデコーダのシンドローム演算回路の図、
― 図８は、図７の回路の動作を表す時系列図表を示すものであり、
― 図９は、図６のデコーダの主方程式の求解回路図であり、
― 図１０は、図９の回路の演算セルの図、
― 図１１は、図１０に示されているタイプの演算セルと共に作動するように設
計されている図９の回路の演算論理図、
― 図１２は、図９〜１１の回路の動作を表す時系列図表を示し、
― 図１３および１４は、主方程式の求解回路の１つの変形例を表す図１０と１
１とに類似の図、
― 図１５および１６は、図６のデコーダのチャンのリサーチ回路図、
― 図１７は、図１５と１６の回路の動作を表す時系列図表を示し、そして
― 図１８は、チャンのリサーチ回路の変形例を表す図である。
図１の回路は、ｍ＞１であるガロワ体ＣＧ（２m）関する乗算を具体化したも
のである。１より大きい整数ｊはｍの除数を表す。乗算回路は、ｊ個のレジスタ
)-1,q から成る。図１はそれぞれに１つのレジスタＲqの記憶素子Ｍp,ヂ を含む
セル３０p,ヂ を示している。このようなセル３０p,qの回路図は図２に示されて
いる。記憶素子Ｍp,q（０≦ｐ≦ｍ／ｊ−１，０≦ｑ≦ｊ−１）は典型的には、
その出力で利用可能なｚｐ,ヂ と表示されている１ビットを含むフリップフロッ
プＤから成り、そしてその入力は、マルチプレクサ３３p.qの出力に接続されて
いる。これらのフリップフロップＤは共通クロックによってその速度を調整され
ている。このマルチプレクサ３３p,qは、オペランドＢの双対基座標b' pj+q〔関
係式（２）〕を受信する乗算回路の入力に接続される第１の入力と連結されてお
り、そしてｐ＜ｍ／ｊ−１ならばフリップフロップ３３p+1,qの出力にそしてｐ
＝ｍ／ｊ−１ならばシフトレジスタＲヂ の直列入力に接続される第２の入力とも
連結されている。マルチプレクサ３３p,qは、１つの共通２進信号ＳＬＢによっ
て制御され、この信号は、ＳＬＢ＝１のとき（並列ロードモード）、第１の入力
を活動化し、そしてＳＬＢ＝０のとき（直列シフトモード）、第２の入力を活動
化する。シフトレジスタＲq（０≦ｑ≦ｊ−１）の直列入力にあるビットをｚm/j ,q
とする。
セル３０p,qは昇順のｊ個のビットＸp,qまたはｊ個のビットＸp,qのベクト
≦ｒ≦ｑでは、ビットｘp,q,rはｆpj+q-r・ｚp,qに対応し、一方ｑ＋１≦ｒ≦ｊ
−１では、ビットｘp,q,rはｆ(p+1)j+q-r・ｚp+1qに対応する。非空白のビット
ｆiの位置は、ガロワ体ＣＧ（2m）を生成するために保持されている基本多項式
によって既知であるので、セル３０p,qは、生成多項式内の係数１に相当するビ
ットｘp,q,r、すなわち、もし０≦ｒ≦ｑかつｆpj+q-r≠０ならば、ｘp. q,r
＝ｚp,qであり、そしてもしｑ＋１≦ｒ≦ｊ−１でかつｆ(p+1)j+q-r≠０なら
ば、ｘp,q,r＝ｚp+1,qである上記ビットｘp,q,rを転送するだけにすること
’１，．．．，ｘ’j-1）を転送するために、並列のｊ個の加算器を形成する組
合せ論理回路３２は、ベクトルＸp,q（０≦ｐ≦ｍ／ｊ−１，０≦ｑ≦ｍ／ｊ−
１）を合算する。論理回路３２は単に、排他的ＯＲゲート群から成り、ｒ桁の加
算器（０≦ｒ≦ｊ−１）は以下の式、すなわち
によって、２進加算を行う。
このビットＸ'rは、レジスタＲrの入力にアドレス指定され、したがって当該
ビットは次のシフト周期のときにフリップフロップｚm/j-1,r内にロードされる
ことになるｚm/j,rと以前に呼ばれていたビットに対応する。
乗算を初期化するには、クロック周期ｋ＝０の間に、信号ＳＬＢを１にしてお
）をレジスタＲｑにロードする。レジスタＲｑの内容は、そのとき以下のように
＝ｂ’pj+q＝Ｔｒ（Ｂαpj+q）である。その他、この初期周期ｋ＝０の場合、以
下の式が成り立つ。すなわち
今示したばかりのように、ｒ−１＝０のときに生じることであるが、０≦ｑ≦
、以下の式が得られる。すなわち
こうして、Ｐ＝ｍ／ｊ，かつ０≦ｑ≦ｊ−１ならば、またｚp,ヂ（０）＝Ｔｒ
（Ｂαpj+q）であることが、反復によって示されている。
レジスタＲｑがいったん初期化されれれば、レジスタＲｑ内でｍ／ｊ−１周期
の連続シフトがなされる（ＳＬＢ＝０）。周期ｋ−１のとき、０≦ｐ≦ｍ／ｊで
かつ０≦ｑ≦ｊ−１ならば、ｚp,q (k-1)＝Ｔｒ（Bα(p+k-1)j+q）であると仮定
する（ｋ−１＝０でそうなることは既に分かっている）。そのとき、０≦ｐ≦ｍ
／ｊ−１かつ０≦ｑ≦ｊ−１ならば、以下の式が成り立つ。すなわち
そして、一方以下の式も成り立つ。すなわち
反復によって、上記と同じ理由でこの場合も０≦ｑ≦ｊ−１ならば、ｚm/j,q ( k)
＝Ｔｒ（βαm+kj+q）であることが示される。
その結果、各クロック周期ｋ（ｋ＝０，１．．．）に際して、０≦ｐ≦ｍ／ｊ
でかつ０≦ｑ≦ｊ−１であれば、ｚp,q (k)＝Ｔｒ（Bα(p+k)j+q）である。
1，．．．，３４p,q,j-1 を含む。０≦ｒ≦ｑならば、ＡＮＤゲート３４p,q,rは
、フリップフロップＭp,qの入力に接続されている入力と、図示されていないレ
ジスタに事前にロードされているビットａpj+q-rを受信する入力と、そしてビッ
トｙp,q,rを転送する出力とを有している。ｑ＋１≦ｒ≦ｊ−１ならば、ＡＮＤ
ゲート３４p,q,rは、マルチプレクサ３３p,q,rの第２の入力に接続される入力（
ＳＬＢ＝０）と、ビットａ(p+1)j+q-rを受信する入力と、そしてビットｙp, q,j-1は、セル３０p,qから供給される昇順ｊ個のビットｙp,qまたはｊ個のビッ
トｙp,qのベクトルを形成する。
図１に示されているように、並列のｊ個の加算器を形成する組合せ論理回路３
送するために、ベクトルＹp,q（０≦ｐ≦ｍ／ｊ−１，０≦ｑ≦ｊ−１）の合算
を行う。論理回路３６は単に、排他的なＯＲゲートの群から成り、ｒ桁（０≦ｒ
≦ｊ−１）の加算器は以下の式、すなわち
によって２進加算を行う。
このビットｙ’rは乗算回路の出力Ｗrにアドレス指定される。シフト周期ｋの
とき、その値は以下の式で表される。すなわち、
したがって、乗算回路は直列／並列混合モードで積Ｃ＝ＡＢの双対基座標を転
送し、しかもそれはｍ／ｊのクロック周期、すなわちオペランドＡおよびＢの座
標をこれらの各レジスタ内に並列ロードするための周期と、そしてレジスタＲq
内のｍ／ｊ−１のシフト周期とでのみ行われる。
ｊ＝１の場合で上述されたばかりの乗算器のアーキテクチャを拡張すれば、ク
ロック周期で１ビットを転送する双対基乗算器の伝統的構造を見出すことになろ
う。
図３は、ｍ＝８，ｊ＝２の場合における、本発明による乗算回路の特殊な事例
を示している。ガロワ体ＣＧ（２8）は、１６進法にしたがっている指標Ｈｅｘ
、α＝（０２）Hexを基本要素として認めて、この場合では生成多項式ｆ（ｘ）
＝ｘ8＋ｘ4＋ｘ3＋ｘ2＋１から作られる。標準基（１，α，α2，．．．，
Ｃ１）Hex，（４３）Hex，（０２）Hex，（０１）Hex，（８Ｅ）Hex，（４７）H ex
〕である。
図１と２で用いられている参照記号のＲq，ｚp.q'ｘ'r，３２、３４p,q,r'３
６，Ｗrは、類似の要素を示すために、０≦ｐ≦ｍ／ｊ−１＝３．０≦ｑ≦ｊ−
１＝１として図３にも繰り返されているが、ロードマルチプレクサ３３p,qは図
３を読み取り易くするために図示されていない。オペランドＡの標準基座標ａi
は、８ビットの並列レジスタ３８内に保存される。選択された生成多項式と共に
、組合せ論理回路３２は、２つの入力を有する６つの排他的ＯＲゲート３２０〜
３２５から成り、これらのゲートは２段になっており、第１の段は４つのゲート
３２０〜３２３、そして第２の段は、２つのゲート３２４、３２５を有してい
＋ｚ1,1を実施し、一方ゲート３２１，３２３、３２５は２進加算ｘ’１＝ｚ2, ０または１の２進加算器は、その出力はレジスタＲｒの直列入力に接続されてい
るが、３つの入力を有しており、これらの入力は、０≦ｐ≦ｍ／ｊ−１＝３、ｒ
≦ｑ≦ｊ−１＝１、かつｆ2p+q-r＝１であれば、記憶素子Ｍp,qの出力にそれぞ
れ接続され、０≦ｐ≦３、０≦ｑ≦ｒ−１、かつｆ2(p+1)+q-r＝１であれば、記
憶素子Ｍp,ヂ の入力にそれぞれ接続される。
路３６は、３段になっている１４の排他的ＯＲゲート３６０〜３７３から成り、
第１の段は８つのゲート３６０〜３６７、第２の段は４つのゲート３６８〜３７
１、そして第３の段は２つのゲート３７２、３７３を有している。ゲート３６０
、３６２、３６５、３６７、３６８、３７１，そして３７２は、２進加算ｙ’０
０、そして３７３は、２進加算ｙ’１＝ｙ0,0,1＋ｙ1,0,1＋ｙ2,0,1＋ｙ3,0,1＋
ｙ0,1,1＋ｙ1,1,1＋ｙ2,1,1＋ｙ3,1,1を実施する。
この回路は、伝統的な双対基乗算器におけるｍ＝８ではなく、ｍ／ｊ＝４のク
ロック周期で乗算を実行する。こうした速度上昇によって生じる複雑さは、非常
に限定されたものである。つまり、２つの入力を有するゲートをベースにした実
施例においては、７つのＡＮＤゲートと１０の排他的ＯＲゲートの追加が、説明
されている具体例に必要なだけであって、これは、当該回路の珪素表層の約１５
％を占めるに過ぎない。
標準基で表されているオペランドＡが一定であるとき、乗算回路は単純化する
ことができる。レジスタ３８とｍｊ個のＡＮＤゲート３４p,q,rはもはや必要で
はなく、組合せ論理回路３６は一般的により少数の排他的ＯＲゲートしか必要と
しない。その出力がこの回路の出力Ｗrの１つを構成する論理回路３６のｊ個の
２進加算器の各々はそのとき、その複数の入力を有し、これらの入力は、０≦ｐ
≦ｍ／ｊ−１、ｒ≦ｑ≦j−１、かつａpj+q-r＝１の場合では記憶素子Ｍp,qの
出力に接続され、そして０≦ｐ≦ｍ／ｊ−１、０≦ｑ≦ｊ−１、かつａ(p+1)j+q -r
＝１の場合では記憶素子Ｍp,qの入力に接続される。したがって、図４には、
ｍ＝８，ｊ＝２の場合、固定オペランドＡ＝（４２）Hex と双対基で表される何
らかのオペランドＢの乗算をｍ／ｊ＝４のクロック周期で行う回路が示されてい
る。図３の参照記号は、同様な要素を示すために図４でも繰り返されている。特
する２つの排他的ＯＲゲートのみで構成されている。
図５には、図１〜４を参照しながら上述されたタイプの１つ以上の乗算回路を
利用する超ＬＳＩアーキテクチャに相応しいｍビットのレジスタ構造が示されて
いる。乗算器のように、このレジスタはｊビットまたはｍビットを並列処理する
幾つかの入力／出力を有している。図５の単線結線図では、このレジスタはｊ個
成り、これらのフリップフロップは、フリップフロップＤ１２p,q（ｐ＜ｍ／ｊ
−１）の入力ＤがフリップフロップＤ１２p+1,qの出力Ｑに接続されるように、
直列に取り付けられている。レジスタのｊビット１４の並列入力は、フリツプフ
ロップＤ１２m/j-1,qのｊ個の入力に対応し、最下位のビット（ＬＳＢ）はフリ
ト（ＭＳＢ）はフリップフロップＤ１２m/j-1,j-1の入力Ｄにアドレス指定され
フリップフロップＤ１２p,qは、上記乗算回路にシフト周期を与えるクロツク信
号と同じクロック信号ＣＬＫjによって速度を調整される。各フリップフロップ
Ｄにはその外に、妥当性検査入力Ｅ（イネーブル）と再初期化入力Ｒ（リセット
）とを有するが、入力Ｅは、この入力Ｅに存在する妥当性検査信号ＥＮが論理回
路１のレベルにあるとき、クロックＣＬＫj の各立ち上がり前縁ごとにレジスタ
１０q内のシフトを許可し、１そして入力Ｒは、この入力Ｒに存在する再初期化
信号
ＲＥＳが論理回路１のレベルにあるとき、クロックＣＬＫjの立ち上がり前縁ご
とに、フリップフロップの内容をゼロにする。図５に示されているレジスタはｍ
ビット１８、２０に対して並列処理する２つの出力を有しており、これらは以後
それぞれタイプ１の出力、タイプ２の出力と呼ばれる。タイプ１の出力１８に与
えられる重みｐｊ＋ｑのビットはフリップフロップＤp.qの出力Ｑにあるビット
である。タイプ２の出力２０に与えられる重みｐｊ＋ｑのビットはフリップフロ
ップＤp.qの入力Ｄにあるビットである。
図５に示されているｍビットのレジスタを利用する場合には、３つのタイプの
出力１６、１８、２０のうち、その１つまたは２つがもつれないように、それら
の１つまたはいくつかを必要とすることがある。タイプ２の並列出力しか必要で
きることに留意して欲しい。
図６は、本発明を含むリード−ソロモン型デコーダの一般系統図である。受信
信号の記号は、このデローダのｍビットに対する並列入力に達する。各ブロック
各記号は標準基（１，α，．．．，αm-1）でそのｍ個の２進座標により表され
る。変換回路４０は、連続記号の昇順ｍ個の２進座標を受信し、そして記号の双
対基座標を転送するためにこれらを変換する。各記号に対して、重みが増大する
ｊ個の２進座標のｍ／ｊ個の群として双対基座標が転送されるが、１つの群はク
ロックＣＬＫjの各周期ごとに生成される。回路４０は単に１つのレジスタとそ
して幾つかの論理ゲートから成り立つようにすることができるが、このレジスタ
内では、連続記号の標準基座標は、記号ＣＬＫjのクロックのリズムで書かれ、
，．．．，βm-1）との関係を配慮しながら、クロックＣＬＫj（記号ＣＬＫjの
クロックよりｍ／ｊ倍速い）の周期ごとにｊ個の双対基座標を転送するようにな
っている。ｍ＝８、ｊ＝２、ｆ（ｘ）＝ｘ8＋ｘ4＋ｘ3＋ｘ2＋１そしてα
ロックＣＬＫjのｍ／ｊ＝４周期で変換回路４０によって以下のように転送され
そして第２の周期では、ａ’2＝ａ3＋ａ7かつａ’3＝ａ2+ａ6＋ａ7にな
＋ａ4＋ａ5＋ａ6に、そして第４の周期では、ａ’6＝ａ3＋ａ4＋ａ5かつａ’7＝
ａ2＋ａ3＋ａ4になるように、転送される。
モジュール４２は、変換回路４０により供給された受信記号の双対基座標の基
ドロームは次に主方程式の求解回路４４によって処理され、この回路４４はエラ
，Ｎ−２，．．．，１，０の順でエラーの振幅ｅiを決定する。記号に付け加え
られるこれらの振幅ｅiは、ｍビット４８の並列処理加算器によってｒiに対応す
る。振幅ｅゲを生成するためにモジュール４０、４２、４４、４６に要する時間
に配慮しながら、先入れ先出し（ＦＩＦＯ）メモリから構成されることも可能な
回路５０は、加算器４８の入力において記号ｒゲを遅延させる。
上述の様々な制御信号と同様に、クロック信号ＣＬＫjとＣＬＫmは、デコーダ
の時間基準にしたがって供給される。
シンドロームＳｉ＝Ｒ（ΨI+i）（０≦ｉ≦２ｔ−１）の演算のために、モジ
ュール４２は、図７に示されている回路のような２ｔ個の演算回路から成る。図
７の回路には、双対基の乗算器とｊビット５４の並列処理加算器とが含まれてお
り、上記乗算器の標準基で表されているオペランドＡは一定であり、ΨI+iに等
しく、そしてｊビットに対する上記加算器の第１の入力は記号ｒN-1-nのｊ個の
２進座標の１群を受信し、さらにｊビットに対する上記加算器のもう１つの入力
算器の各出力Ｗヂより転送されたビットと、その第１の入力に受信した重みｑの
ビットとの加算を行うdl乗算器５２に双対基で表されているそのオペランドＢを
供給するために、この回路には、２進信号Ｍ１により制御される乗算器５６と、
そしてレジスタ５８とが含まれる。このレジスタ５８は図５を参照しながら上述
したタイプであり、ｊビットを並列処理する１つの入力と、そしてタイプ２の
ｍビットに並列な１つのみの出力を有している。
図７のシンドローム演算回路の作動は、図８の時系列図表に示されている。第
１の行は、記号ＣＬＫmのクロックのリズムにしたがった１ブロックの連続記号
、ブロックの周期性を有する。この信号は、各ブロックの最終記号の到達時に、
記号ＣＬＫmのクロックの周期と同じ期間続く論理レベル１のパルスを示す。Ｍ
１＝１のとき、マルチプレクサ５５はレジスタ５８の並列入力に０であるｊビッ
トのアドレスを指定し、Ｍ１＝０のとき、マルチプレクサ５５はレジスタ５８の
並列入力に加算器５４によって転送されたｊビットのアドレスを指定する。マル
チプレクサにおけるオペランドＢのロード信号ＳＬＢは、記号の周期性を有する
。ＳＬＢ＝１のとき、クロックＣＬＫmの立ち上がり前縁がそれぞれ出現するよ
うに、この信号は、クロックＣＬＫjの周期に等しい期間を有しかつレベル１の
パルスを示す。したがって、各ブロックの最初の記号ｒm-1+n＝ｒN-1の到達に相
当する段階ｎ＝０に対してオペランドＢ＝０がマルチプレクサ５２にロードされ
、次の段階すなわちｎ＝１（各段階はクロックＣＬＫmの１周期だけ続く）の
である。各段階ｎ（０≦ｎ≦Ｎ−１）の間、記号ｒm-1+nは加算器５４に達し、
そして数値Ｓゲ（n）は（上記関係式（５）参照）加算器５４によって転送される
。次の段階ｎ＋１（ただしｎ＝Ｎ−１のときは除く）の初めにこの数値Ｓゲ（n）
はオペランドＢとしてマルチプレクサ５２にロードされる。ｎ＝Ｎ−１の最後の
段階において、図８の最終行に示されているように、加算器５４は双対基のｊ２
進座標のｍ／ｊ個の群として、シンドロームの値Ｓｉ＝Ｓi <N-1>を転送する。
図示されているように、ブロックの最終記号ｒ０が到達するとただちに、すな
わちΘ1と記されている瞬間に、シンドロームＳiが、マルチプレクサ５４の出
る。ｊ≧２である双対基乗算器を利用することは、クロックＣＬＫ1の一定の周
波数ｆ1に対して、（ｊ／ｍ）ｆjの記号周波数、すなわち伝統的乗算器（ｊ＝
１）の場合よりｊ倍高い記号周波数に相当する入力の流れを処理できるという利
点がある。言い換えれば、記号周波数ｆmが定められると、ｊ≧２である双対基
乗算器は、伝統的乗算器に必要なものよりもｊ倍低い周波数のクロックＣＬＫj
を超ＬＳＩ回路で用いることによって、最小の待機時間でシンドロームを計算で
きる。その結果、リード−ソロモン型デコーダのコンセプトに課せられていた技
術的制約がかなり軽減される。
しばしばあるΨ＝αかつＩ＝０の場合、コードの生成多項式の根ΨI+iのうち
αの乗数が小さい根と、そしてこれらの根の大部分とは、少数の標準基の非空白
座標を有する。したがって、シンドローム演算回路の乗算器５２は単純な構造を
有し、そのためｊ≧２（典型的にはｊ＝２）の場合を含み、あまり複雑にはなっ
てはいない。これは、ｍ＝８，ｔ＝８、Ｎ＝２０４である、数値テレビジョンの
分野でチャンネルコード化のために定められている装置基本制御ブロック（ＤＶ
Ｂ）規格において、よく遭遇する事例である。
図９は、図６のデコーダの主方程式の求解回路４４のアーキテクチャを示す。
回路４４には、クロックＣＬＫjによって歩調を合わせられておりかつ妥当性検
６０u，．．．，６０2t-1が含まれる。これら２ｔ個のレジスタ６０uは、図５を
参照しながら上述されたタイプのものであり、ｊビットに対する１つの並列入力
と、ｊビットに対する１つの並列出力と、そしてタイプ１のｍビツトに対する１
つの並列出力とを有する。各レジスタ６０uは信号Ｍ１によって制御される各マ
ルチプレクサ６２uに連結されている。マルチプレクサ６２u（０≦ｕ≦２ｔ−１
）は、Ｍ１＝０のときレジスタ６０u-1のｊビットに対する並列出力に、そして
Ｍ１＝１のときシンドロームＳ2t-uの演算回路の加算器５４の出力に、レジスタ
６０uのｊビットに対する並列入力を接続する。マルチプレクサ６０は、Ｍ１＝
０のときレジスタ６０2t-1のｊビットに対する並列出力に、そしてＭ１＝１のと
きシンドロームＳ0の演算回路の加算器５４の出力に、レジスタ６００のｊビッ
トに対する並列入力を接続する。加算器５４は、Ｍ１＝１の間シンドロームを転
送する（図８）ので、Ｍ１＝１のとき、これらのシンドロームはレジスタ６０u
にロードされ、そしてＭ１＝０のとき、シンドロームの値は、ループ接続されて
い
る複数のレジスタ６０u内を回る。
エラー位置決定多項式σ（ｘ）の各係数σu（０≦ｕ≦ｔ）に対して、回路４
４には、それぞれ演算セル６４uと、信号Ｍ２によって制御されているマルチプ
レクサ６６uと、そして変換回路６８uとが含まれている。各変換回路６８uは幾
つかの論理ゲートから成る装置であって、これらのゲートは、レジスタ６０uの
ｍビットに対する並列出力に存在する、シンドロームを表すｍ個の双対基２進座
）と（１，α，．．．，αm-1）との関係を配慮しながら、このシンドロームの
ｍ個の標準基２進座標を供給するために、上記双対基２進座標を変換する。 ｍ
＝８、ｊ＝２、ｆ（ｘ）＝ｘ8＋ｘ4＋ｘ3＋Ｘ2＋１かるα＝（０２）Hexで
図９〜１１に示されている実施例では、主方程式の求解回路は、上述のＩ．Ｓ
．リード他の論文に記載されているバールカンプ−マッセイ型算法にしたがって
動作するように、配置されている。この算法は２ｔ個の連続反復ｋ＝１，．．．
，２ｔにより実行され、そして、バールカンプ−マッセイ型算法の従来の変形で
は必要であった逆数の計算なしにすませられるガロワ体のパラメタγk-1を利用
する（関係式（７．５)参照）。リード他の算法は、以下の式で表すことができ
る。すなわち
初期化：
各反復ｋに対して：
エラー位置決定多項式とエラー評価多項式は、２ｔ回の反復の終了時、すなわ
ちσ（ｘ）＝σ(2t)（ｘ）およびω（ｘ）＝ω(2t)（ｘ）のときに、以下の式、
すなわち
によって得られる。
図９および１０を参照すると、各セル３０u（０≦ｕ≦ｔ）には、５つの入力
１〜５と４つの出力６〜９がある。入力１〜３はｍビットに対して並列な入力で
あり、入力４はｊビットに対して並列な入力、そして入力５は２値入力である。
１〜５と４つの出力６〜９がある。入力１〜３はｍビット並列入力であり、入力
４はｊビット並列入力、そして入力５は２値入力である。出力６、７および９は
ｊビット並列出力でありそして出力８はｍビット並列出力である。各セル６４パ
には２つの双対基乗算器７０、７２と、図５を参照しながら上述したタイプのレ
ジスタであるｍビットレジスタが２つ含まれており、それぞれ１つのｊビット並
列入力と１つのｊビット並列出力、そしてタイプ１のｍビット並列出力を１つを
備えている。これら２つのレジスタ７４、７６は再初期値化信号として信号Ｍ１
、そして妥当性検査信号として、信号ＥＮＴを受信する。乗算器７２の標準基オ
ペランドＡはセルの入力１に存在するｍビットに対応する。乗算器７０の標準基
オペランドＡは、セルの入力２に存在するｍビットに対応する。乗算器７０の双
対基オペランドＢはそのｍビット並列出力によってレジスタ７４に読み込まれる
。各セル６４uはその外に、一方の入力で乗算器７０により転送されたｊビット
を受信しそして他方の入力で乗算器７２により転送されたｊビットを受信するｊ
ビット並列加算器を含んでいる。加算器７８のｊビット出力は、レジスタ７４の
ｊビット並列入力に接続されている。各セル６４uにはまた、２値入力５に受信
されるビットによって制御されるマルチプレクサ８０が含まれており、このビッ
トは反復ｋ時にはδkに等しい。マルチプレクサ８０を介して、レジスタ７６の
ｊビット並列入力は、δk＝１のとき、レジスタ７４のｊビット並列出力に、そ
してδk＝０のとき、セルの入力４に接続される。レジスタ７６のｊビット並列
出力は、０≦ｕ＜ｔのときセル６４u+1の入力４に接続されているセル６４パの出
力７を構成する。レジスタ７６のｍビット並列出力は、０≦ｕ＜ｔのときセル６
４u+1の入力３に接続されているセル６４uの出力８を構成する。セル６４０の入
力３およ４はレベル０のビットを受信する。乗算器７２の双対基オペランドＢは
セルの入力３にあるビットに対応する。セルの出力９はその加算器７８の出力に
よって構成される。
以下に説明される演算論理回路８２は、各反復ｋ毎に（標準基で表されている
）ガロワ体のパラメタ（γk-1とΔk）の値と、この反復のための多項式σおよび
λの更新に利用される２値パラメタδkの値とを供給する（関係式（１４．３）
と（１４．４））。これらのパラメタΔkとδkは、セル６４uの入力１および５
に論理回路82によってそれぞれ供給される。パラメタγk-1は各マルチプレクサ
６６uの第１のｍビット入力に現れる。マルチプレクサ６６uの他方の入力は、変
換回路６８jにより転送されたｍビットを受信する。マルチプレクサ６
６パ の出力はセル６４uの入力２に接続される。２つの段階、すなわち式（１４
．１）による予測偏差Δkの計算のための第１の段階（Ｍ２＝１：シンドローム
Ｓk-u-1がセル６４uの入力２にアドレス指定される）と、そして式（１４．３）
と（１４．４）による係数の更新のための第２の段階（Ｍ２＝０：パラメタγk- 1
が各セル６４u、の入力２にアドレス指定される）とに、それぞれの反復を２つ
に分ける共通信号Ｍ２により、マルチプレクサ６６uは制御される。
各反復ｋ時に、係数σu (k)およびλu (k)双対基座標の更新値が演算されそして
セル６４uのレジスタ７４と７６に保存される。当該算法に基づいてレジスタ７
４と７６を初期化するために、レジスタ７４と７６に供給された再初期値化信号
（図５ではＲＥＳと呼ばれている）は、信号Ｍ１から構成され得る。しかし
ければならず、０ではならない（上述の数値例では、１＝β5であり、その結果
Ｄ１２2.1である）。
各反復ｋの第１の段階において、セル６４uのマルチプレクサ７０は連続ｍ／
ｊ群として数量σ(k-1)Ｓk-U-1の双対基座標を供給する。ｊビット並列加算器８
４は、セル６４uの出力６にそれぞれ接続されているｔ＋１個の入力を有する。
加算器８４のｊビット出力は、ｍビットのレジスタ８６のｊビット並列入力に接
続されている。レジスタ８６は、図５を参照しながら上述された、タイプ１のｍ
ビット並列出力を有するタイプである。これは、妥当性検査信号として信号ＥＮ
Δを受信する。こうして、双対基で表されている予測偏差Δk（関係式（１４．
）参照）はレジスタ８６に保存される。
図１１には、反復の初期の諸段階において演算される予測偏差Δkを処理する
論理回路８２の図が示されている。変換回路６８uと類似の変換回路８８は予測
偏差Δkの標準基座標を生成するが、この予測偏差Δkの双対基座標はレジスタ８
６で得ることができる。このようにして得られたΔkのｍ個の標準基座標は、セ
ル６４uの入力１にアドレス指定される。論理回路８２には、現行の反復のｋ番
目の値を供給するｊビットコンピュータが含まれる。なお、ｊはｌｏｇ2(2t)に
等しいかまたはそれより幾分大きい整数である。コンピュータ９０は、信号Ｍ１
によってゼロに初期値化され、そして反復を調整する信号Ｍ２の各立ち上がり前
縁ごとに、１単位づつ増分される。ｊビット並列レジスタ９２は整数の変数Ｌk
゛の値を保存するために備えられている。このレジスタ９２は信号Ｍ１によって
ゼロに初期値化され、そして信号ＥＮＬの立ち上がり前縁毎とにその入力に存在
するビットを記録する。コンパレータ９４はコンピュータ９０およびレジスタ９
２内に存在するｋの値とＬkの値を比較し、そしてｋ＞２Ｌk-1（すなわち、２Ｌk-1
≦ｋ−１）を転送し、もしｋ≦２Ｌk-1ならば値０のビットを送る。このビッ
トはＡＮＤゲート９６の一方の入力にアドレス指定され、その他方の入力はｍ個
の入力を有するＯＲ回路９８の出力に接続される。ＯＲ回路９８のｍ個の入力は
、レジスタ８６に存在する偏差Δkのｍ個の双対基２進座標を受信する。信号Ｅ
Ｎδによって同期をとられているフリップフロップＤ１００は、２値パラメタδk
の現行の値を保存するために設置されている。このフリップフロップ１００は
ＡＮＤゲート９６の出力に接続され、そしてその出力Ｑはセル６４パの入力５に
接続されている。ＡＮＤゲート９６の出力は、Δk≠０かつ２Ｌk-1≦ｋ−１のと
き、１であり、それ以外の場合では０であって、その結果δkは関係式（１４．
２）にしたがって更新される。
論理回路８２には、反復ｋのときにパラメタγk-1の標準基座標を保持するの
に必要なｍビット並列レジスタ１０２が含まれている。このレジスタ１０２の出
力は、論理回路８２のマルチプレクサ１０４の入力と同様に、マルチプレクサ６
６uの第１の入力にも接続されている。このマルチプレクサの他の入力は、偏差
Δkのｍ個の標準基座標を受信するために、変換回路８８の出力に接続され、そ
してその出力はレジスタ１０２の入力に接続される。レジスタ１０２は信号Ｍ１
によって１（＝標準基ではα０）に初期値化され、信号ＥＮＬの各立ち上がり前
縁ごとにマルチプレクサ１０４によって供給された値を記録する。マルチプレク
サ１０４は、ＡＮＤゲート１０６の出力ビットによって制御され、δｋ＝１なら
ばγk＝Δkに、δk＝０ならばγk＝Δkになるように、フリップフロップ１００
の出力に存在するビットδkと信号Ｍ２とで論理積演算を行う（関係式（１４．
８））。ＡＮＤゲート１０６は、レジスタ９２に送信するもう１つのマルチプレ
クサを制御する。このマルチプレクサ１０８は２つのｊビット入力を有し、
その１つはレジスタ９２の出力に接続され、他の１つは減算器１１０の出力に接
続される。この減算器１１０は、数値Ｋ−Ｌk-1を生成するように、コンピュー
タ９０の出力に接続されているその正の入力と、レジスタ９２の出力に接続され
ているその負の入力とを有している。関係式（１４．７）にしたがってδk＝１
のときLk＝ｋ−Ｌk-1、そしてδk＝０のときＬk＝Ｋ−Lk-1になるように、マル
チプレクサ１０８は、ゲート１０６からのレベル０の信号によって制御されてい
れば、レジスタ９２の出力に、そうでない場合は、減算器１１０の出力にレジス
タ９６の入力を接続する。
エラー評価多項式ω（ｘ）の計算には、主方程式の求解回路４４にはその外に
，１１２tが含まれている。セル１１２uのレジスタ７４と７６にはそれぞれ、評
価多項式ω（ｘ）とその関連中間多項式μ（ｘ）との係数ωuとμuとの双対基座
標が含まれている。主方程式の求解回路の調整は、例えば、ｍ／ｊ＝４のときに
設定される、図１２の時系列図表に従う。各反復ｋはクロックＣＬＫjの２（ｍ
／ｊ＋１）周期に対応し、第１の段階と第２の段階はそれぞれクロックＣＬＫj
のｍ／ｊ＋１周期の間続く。ＳＬσは、各乗算器のオペランドＢをロードするた
めに、これら乗算器７０、７２にセルを供給する信号を指す。この信号ＳＬσ、
各反復のそれぞれの段階の開始時に、クロックＣＬＫjの１周期の間レベル１の
パルスを有する。１反復時間すなわちクロックＣＬＫjの２（ｍ／ｊ＋１）周期
に等しい時間、信号Ｍ２は、各反復の第１の段階の開始後クロックＣＬＫゴの１
周期の間、立ち上がり前縁を示し、そして各反復の第２の段階の開始後クロック
ＣＬＫjの１周期の間、立ち下がり前縁を示す。妥当性検査信号ＥＮＬ、ＥＮδ
、ＥＮＴおよびＥＮΔは、ＥＮＬ＝ＳＬσ ＡＮＤ Ｍ２、ＥＮδ＝ＳＬσ Ａ
ＮＤ Ｍ２、ＥＮＴ＝ＳＬσ ＡＮＤ Ｍ２、そしてＥＮΔ＝ＳＬσ ＡＮＤ
Ｍ２という論理演算の結果に対応している。
各反復の第１の段階（１≦ｋ≦２ｔ）の間、レジスタ６０u（０≦ｕ＜ｋ−１
）はシンドロームＴu (k)＝Ｓk-u-1を保管している。各反復の第１の段階におけ
るクロックＣＬＫjの第１の周期は、セル６４uの乗算器７０内における双対
基による演算σu (k-1)のロードと、図１２の行「Ｒｅｇ．９２．１００」に示さ
れているように、レジスタ９２と１００（ＥＮＬ＝１）へのＬk-1とγk-1の値の
記憶とを実施する。コンピュータ９０は次に、反復の指標を保管するためにＭ２
の立ち上がり前縁分だけ増分される。反復ｋの第１の段階の最近のｍ／ｊ周期の
間、セル６４uの乗算器７２により送信された積σu (k-1)Ｓk-u-1の総計はレジス
タ８６（ＥＮΔ＝１）にロードされ、双対基における偏差Δkはこのようにして
関係式（１４．１）によって計算される（ｕ≧ｋならば、σu (k-1)＝０であるこ
とに留意）。反復ｋの第２の段階の第１の周期では、セル６４uと１１２uの乗算
器に双対基オペランドσu (k-1)，λu-1 (k-1)，ωu (k-1)，μu (k-1)をロードする
ことと、そして図１２の行「Ｆ／ＦＩ００」に示されているように、フリップフ
ロップ１００にδkを記憶させる（ＥＮδ＝１）ことが実行される。反復ｋの第
２の段階の間、パラメタγk-1とΔkはそれぞれのレジスタ１０２に留まっている
。反復ｋの第２の段階の最近のｍ／ｊ周期の間、関係式（１４．３）〜（１４．
６）に基づき多項式σ、λ、ωおよびμを更新するために、セル６４u、１１２u
のレジスタ７４と７６は加算器７４とマルチプレクサ８０により転送されたビッ
トでロードされる。同時に、次の反復に利用するシンドロームＴu (k+1)＝Ｓk-1
をロードするために、ｍ／ｊ周期のシフトがレジスタ６０uで実施される（ＥＮ
Ｔ＝１）。
反復２ｔの最近のｍ／ｊ周期の間、（双対基で表された）位置決定多項式と評
価多項式との係数σu＝σu (2t)およびωu＝ωu (2t)はセル６４uと１１２uの出力
９に転送される。θ2−θ1がクロックＣＬＫjの４ｔ（１＋ｍ／ｊ）周期に対応
しているように、これらの係数は図１２にθ2として示されている瞬間に完全に
利用できる。
主方程式の求解回路４４のアーキテクチャは、標準化されたセル６４u、１１
２uの利用のために非常に規則的である。これは、超ＬＳＩを実現するために非
常に有利である。セル６４uの乗算器７０が、正確な偏差の計算にも（第１の段
階）、マルチプレクサ６６uの支援による係数の更新（第２の段階）にも役立つ
ことによって、回路の速度を落とすことなく必要な乗算器の数を少なくすること
が可能になる。この回路は、モジュール４２からｊビットの群ごとにシンドロー
ムを受信し、そして同様にｊビットの群毎に係数σu、ωuを送信するが、これは
非常にデコーダのパイプライン方式の構成に都合がよい。
主方程式の求解回路のこうしたアーキテクチャは用意にバールカンプ−マッセ
イ型算法の様々な変形に、そして特に上述のようにリード他の有利なバージョン
に適用できる。図１３と１４は、式（７．１）〜（７．７）によって表されてい
るバールカンプ−マッセイ型算法の従来型の場合に採用されているアーキテクチ
ャを示している。図１３によるセル１６４uは図９のセル６４u（および１１２パ
）に代わり得るし、一方図１４の論理回路１８２は、論理回路８２に代わリ得る
。
論理回路１８２は多くの部分で図１１に示されている論理回路８２に類似の構
造を持っており、その結果同様な構成要素を示すために同一の参照番号が用いら
れた。パラメタγk-1は、逆転回路１０３から作られた、予測偏差の逆数Δザ-1に
代えられている。この回路１０３は例えば、ｍビットの２ｍ個の記憶位置からな
るＲＯＭ素子のアレイにより構成されている。このアレイ内のアドレス指定は、
レジスタ８６に存在するｍビットに対応し、そしてΔkの双対基座標を示す。あ
るアドレスに対して、アレイには、このアドレスのｍビットにより双対基で表さ
れているガロワ体の要素の標準基表示の逆数が含まれている。
図１３に示されているセル１６４uも、図１０を参照して上述されたセル６４u
に非常に似ている。参照番号は、図１０における７０、７２、７４、７６、７８
、および８０に類似の要素をしめすために、参照番号７０’、７２’、７４’、
７６’、７８’、および８０’が用いられた。セル１６４uはセル６４uと以下の
点で異なる。すなわち
― 乗算器７０’の出力は加算器７８’の入力にではなくマルチプレクサ８０’
の入力（δk＝１）に接続されていることと、そして
― レジスタ７４’のｊビット並列出力はマルチプレクサ８０’の入力ではなく
、加算器７８’の入力に接続されえていること。
図９、１３および１４においては、主方程式の求解回路の調整は、図９、１０
および１１のそれと非常によく似ている。この調整は図１２の時系列図と特に準
拠することができる。
４０）の乗算器７２（または７２’）の場合、これらセルはそのオペランドＢに
０とそのレジスタ７４を共有することができるが、これは、当該算法に従えば、
程式が（図１３と４の場合のように）ｋ＝１として解かれる場合、ｋ＝０，１，
レジスタ７４’とは、なくても差し支えがないからである。セル６４uと１１２
ｔ（または１６４ｔ）のレジスタ７６（または７６’）とマルチプレクサ８０（
または８０’）も必要ではない。
図６に戻ると、修正演算モジュール４６には、ガロワ体の要素Ψ+i（ｉ＝Ｎ−
１，Ｎ−２，．．．，１，０）のために機能値を連続的に計算する２つの回路１
２０．１２２が含まれる。回路１２０は、多項式σ（ｘ）およびｘσ’（ｘ）の
値を得るためにチャンのリサーチを行い、一方、回路１２２も同様に関数ｘI-1
ω（ｘ）の値をえるためにチャンのリサーチを行う。フォーネイの算法は修正ｅゲ
を計算するためにモジュール４６によって実施される。逆転回路１２４は数量
Ψ-iσ’（Ψ-i）の双対基座標を受信し、そして標準基表示のこれらの数量の逆
数を転送する。回路２４は例えば、図１４を参照しながら上述されたアレイに類
似のＲＯＭ素子アレイがら成る。回路１２４の出力のｍビットは乗算回路１２６
の標準基表示のオペランドＡを構成する。乗算器１２６にロードされる双対基オ
ペランドＢは、回路１２２に転送される数量Ψ-1(I-1)σ’（Ψ-i)であるが、こ
れは逆転回路１２４の応答時間を考慮してレジスタ１０８内で遅延させられる。
変換回路１３０は、ｊビットの連続群ごとに乗算器１２６により転送された双対
基座標を受信し、そしてそれらを標準基に変換する。σ（Ψ-i）＝０のとき修正
ｅゲを表す（関係式（１１））、変換回路１３０によって転送されるｍビット標
準基座標は、マルチプレクサ１３２にアドレス指定される。マルチプレクサ１３
２の他の入力は、レベル０のｍビットを受信する。逆転回路１２４と乗算器１２
６とそして変換回路３０とによる遅延を考慮してレジスタ１３６内で遅延
させられた数量σ（Ψ-i）のｍ個の双対基２進座標を受信する。σ（Ψ-i）＝０
ならば（さもなければｅi＝０）修正ｅiが加算器４８に供給されるように、（σ
（Ψ-i）＝０のとき、０である）ＯＵ回路の出力ビットはマルチプレクサ１３２
を制御する。
図６のレコーダは、パイプライン方式の構成を有する。すなわち、主方程式が
１ブロックのために回路４４によって解かれている間に、モジュール４２は次の
ブロックのためにシンドロームの演算を行い、そしてモジュール４６は、以前の
ブロックのために修正を行う。メモリＦＩＦＯ５０によって導入される遅延合計
多項式σ（ｘ）とω（ｘ）との係数を転送するために回路４４が定めた時間θ2
−θ1と、そして修正値を生成するためにモジュール４６が定めた時間θ３−θ
２との総計である。デローダに応答時間を与えるこの総遅延時間を減少させるた
めに、そしてモジュール４６におけるバッファ記憶装置の設置を避けるために、
チャンのリサーチ回路１２０、１２２が高速で、しかも最小の応答時間で多項式
の解を出すことが重要である。ｊ≧２であるこれらの双対基除算回路１２０、１
２２を、乗算器１３０と同様に用いることは、こうした点で大きな利益がある。
図１５はチャンのリサーチ回路の構造を示す。回路２０はｔ＋１個の計算ユニッ
は、ｎ＝０，１，．．．，Ｎ−１のときζu（n）＝σu・Ψu(1+N-n)の連続値を
転送するために配置されている（関係式（９））。ｕ≧１のとき、各ユニット１
３８ｕは、双対基乗算器１４０uと、ｍビットレジスタ１４２uと、そして２つの
マルチプレクサ１１４４uおよび１４６uとを備えている。ｕ≧１であるレジスタ
１４２uは、図５を参照しながら上述されたタイプのもので、それぞれ１つのｍ
ビット並列出力と、１つのタイプ１のｍビット並列出力とを有し、マルチプレク
サ１４０uに双対基オペランドＢを供給する。マルチプレクサ１４６uは主方程式
の求解回路４４のセル６４uの出力９に接続されている１つのｊビット入力を持
つ。係数σuがセル６４uの出力９に転送される時、ｍ／ｊ個のｊビット連続群で
係数σuの双対基座標を受信するように、マルチプレクサ１４６uのこの入力は、
時間遅延θ2−θ1信号Ｍ１に対応する信号Ｍ３によって活動化される。
Ｍ３＝０のとき、活動化されるマルチプレクサ１４６uの他のｊビット入力は、
、係数σuが入手可能になった瞬間θ2から、Ｎ連続段階ｎ＝０，１，．．．，Ｎ
−１で作動し、各段階は記号ＣＬＫmのクロックの一周期の間、続く。あるブロ
ックに対して第１の段階ｎ＝０のとき、オペランドＡがΨu(1-n)の値になり、そ
して次に続く段階の各々がｎ＝１，２，．．．，Ｎ−１になるとき、Ψuの値に
なるように、乗算器１４０uに標準基で表されたオペランドＡを供給するために
、マルチプレクサ１４４uは信号Ｍ４によって制御される（図１７）。マルチプ
レクサ１４４パは、Ｎ＝２m-1のとき、Ψu(1-n)＝Ψuであるので、図１５
各段階ｎ（０≦ｎ≦Ｎ−１）の間、乗算器１４０ｕ（１≦ｕ≦ｔ）は式（９）
によって定義されている数量ζu (n)の双対基座標を転送し、そしてこれらの座標
はレジスタ１４２uにロードされる。これらの座標は、次の段階ｎ＋１の初めで
乗算器１４０u内のオペランドＢである限りロードされるであろう。各段階ｎ
合計するために、加算手段が備えられている。図１５に示されている回路１２０
の実施例では、この加算手段には３つのｊビット並列加算器１５２、１５４、１
５６が含まれている。加算器１５２は、ｕは奇数である乗算器１４０uにより転
送された数量ζu (n)に対応する桁のビットの合算を行う。加算器１５２のｊビッ
ト出力は、このようにしてｊビットの連続群ごとに、ｘ＝Ψ-i＝Ψ1-N+nのとき
多項式Ｘσ’（ｘ）の値の双対基座標を供給する。加算器１５４は、レジスタ
応する桁のビットの合算を行い、そしてこれらの出力のｊビットは加算器１５６
によって上記加算器１５２の出力ｊビットに加算される。加算器１５６のｊビッ
トの出力はこのようにして、ｊビット連続群ごとに、ｘ＝Ψ-i＝Ψ1-N+nのとき
多項式Ｘσ（ｘ）の値の双対基座標を供給する。多項式σ（ｘ）とＸσ’（ｘ）
との第１の値の全ての座標を供給するための時間は、記号ＣＬＫmのクロックの
１周期に相当する（図１７）。
図１５の回路は、ｘk・Ｑ（ｘ）の形態の何らかの関数の点Ψ1-ホ，Ψ2-ホ，．
．．，Ψ-1，Ψ0における演算に一般化できる。ただし、この場合、ｋは何らか
の整数（正または負）で、Ｑ（ｘ）はガロワ体ＣＧ（２m）における係数Ｑ0，Ｑ
1，．．．，Ｑドを有するｔ以上の次数の多項式である。多項式σ（ｘ）の係数Ｑu
は、演算を初期化するために、Ｍ３＝１のときマルチプレクサ１４６uの入力に
アドレス指定される。要素Ψ(u+k)(1-N)はマルチプレクサ１４４uの入力Ｍ４＝
に供給され、そして要素ΨU+kはマルチプレクサ１４４uの入力Ｍ＝０に供給され
、したがったマルチプレクサ１４０uとマルチプレクサ１４４uとは、ｕ＝ｋなら
ば不必要である。その外に、xk+1 Ｑ’（ｘ）ができる、図１５の実施例の場合
、ｋ＝０かつＱ（ｘ）＝σ（ｘ）である。
図１６には、ｘ＝Ψ1-n，．．．，Ψ-1，Ψ0である関数ｘI-1ω（ｘ）を計算
するために用いられるチャンのリサーチの回路が示されている。この回路１２２
はｋ＝Ｉ−１、Ｑ（ｘ）＝ω（ｘ）の場合に対応している。導関数の計算は有効
ではないので、加算手段には、演算ユニット１３８uによって転送された数量ζパ
（n）の双対基座標の合算を行うｊビット並列加算器１５０１つのみしか、含ま
れていない（式（１２））。
図１５および１６の実施例では、マルチプレクサ１４０uの標準基オペランド
１４０パは、Ｎ＜２m−１ならば、変数である。これらのオペランドを乗数にし、
したがって乗算器の構造を簡単にするために、チャンのリサーチの回路演算ユニ
ットを図１８に示されているユニット２３８に準拠させることができる。このユ
ニット２３８uには、標準基のオペランドＡがΨu+kに等しくなるように固定され
ている１つの乗算器２４０uと、段階ｎのときには数量ζ(n)（またはζu (n)）を
受信しそして段階ｎ＋１の開始時にこれを送信するためのレジスタ１４２パに類
似のレジスタ２４２uと、そしてマルチプレクサ２４６uとが、含まれる。マルチ
プレクサ２４６uは、記号ＣＬＫmクロックの１周期だけ遅延している信号Ｍ３に
対応する信号Ｍ’３によって制御される。Ｍ’３＝０のとき、レジスタ２４２パ
により転送された積はレジスタ２４２uのｊビット並列入力
にアドレス指定される。Ｍ’３＝１のとき、レジスタ２４２uのｊビット並列入
力は、ｊ個のｊビット並列双対基座標のｍ／ｊ個の連続群として、数量Ｑパ・Ψ( u+k)(1-N)
を受信する。マルチプレクサ２４６uのｊビットの出力はその外に加算
手段１５０（または１５２、１５４）の各入力に接続される。ｕ＝ｋならば、演
算ユニットは乗算器を含まず、そしてレジスタ２４２パはマルチプレクサ２４６u
の入力（Ｍ３’＝０）に接続されているｊビット並列出力を有する。段階ｎ＝０
のとき、数量ζｕ（0）＝Ｑu・Ψ(u+k)(1-N)は直接、加算手段に供給される。段
階ｎ≧１のとき、乗算器２４０uは第１のオペランドとしてζu (n-1)を有し、そ
してζu (n)を転送し、加算手段に供給する。
マルチプレクサ２４６ｕの入力にσuΨu(1-N)を獲る方法は、Ψu(1-N)のｍ個
の標準基座標を受信するマルチプレクサ６６uための、Ｍ’３＝１のときに活動
化する第３の入力を設置することである。セル６４uの加算器７０はそのとき、
マルチプレクサ２４６uの入力に必要なように、Ｍ’３＝１のとき、ｊ個の双対
基座標のｍ／ｊ個の連続群としてσuΨu(1-N)を供給する。同様に、ωuΨ（I-1+ u)(1-N)
を供給するには、Ｍ’３＝０ならばγk-1を送信し、Ｍ’３＝１ならばΨ
(I-1+u)(1-N)を送信、し、セル１１２uの乗算器７０はそのとき、求められてい
るＭ’３＝１のときωuΨ(I-1+u)(1-N)を供給する。
Ψ＝αの場合、ｊ≧２である双対基乗算器を利用しても、図８に従って具体化
したチャンリサーチの回路１２０が複雑さを増すことはあまりない。その外、Ｉ
が小さい整数（例えば、I＝１）ならば、チャンのリサーチ回路１２２は同様に
非常に簡単になる。