JP2000349158A - 半導体集積回路のレイアウト方法及びそのレイアウト装置 - Google Patents
半導体集積回路のレイアウト方法及びそのレイアウト装置Info
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- JP2000349158A JP2000349158A JP11158210A JP15821099A JP2000349158A JP 2000349158 A JP2000349158 A JP 2000349158A JP 11158210 A JP11158210 A JP 11158210A JP 15821099 A JP15821099 A JP 15821099A JP 2000349158 A JP2000349158 A JP 2000349158A
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Abstract
(57)【要約】
【課題】エレクトロマイグレーションの許容電流範囲内
で動作する半導体集積回路を得るための配線のレイアウ
ト方法とそのレイアウト装置を提供する。 【解決手段】論理セルを含むネットにおいて、レイアウ
トデータに従ってプレ・レイアウトを行い、フロントエ
ンドのシミュレーションにより一定の負荷容量における
各ネットの動作周波数を計算し、配線容量と動作電圧及
び動作周波数から配線セグメントの電流を求め、エレク
トロマイグレーションの許容電流と比較する。この電流
がエレクトロマイグレーションの許容電流より大きけれ
ば、エレクトロマイグレーションを回避するのに必要な
配線幅を算出する。この配線幅を用いて再度ポスト・レ
イアウトを行えば、配線セグメントを流れる電流がエレ
クトロマイグレーションの許容電流以下となるように、
全ての配線幅を設定することが可能となる。
で動作する半導体集積回路を得るための配線のレイアウ
ト方法とそのレイアウト装置を提供する。 【解決手段】論理セルを含むネットにおいて、レイアウ
トデータに従ってプレ・レイアウトを行い、フロントエ
ンドのシミュレーションにより一定の負荷容量における
各ネットの動作周波数を計算し、配線容量と動作電圧及
び動作周波数から配線セグメントの電流を求め、エレク
トロマイグレーションの許容電流と比較する。この電流
がエレクトロマイグレーションの許容電流より大きけれ
ば、エレクトロマイグレーションを回避するのに必要な
配線幅を算出する。この配線幅を用いて再度ポスト・レ
イアウトを行えば、配線セグメントを流れる電流がエレ
クトロマイグレーションの許容電流以下となるように、
全ての配線幅を設定することが可能となる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト設計方法に係り、特に半導体基板上の論理素
子に配線を施すことにより所望の回路動作を実現する半
導体集積回のレイアウト方法及びそのレイアウト装置に
関するものである。
レイアウト設計方法に係り、特に半導体基板上の論理素
子に配線を施すことにより所望の回路動作を実現する半
導体集積回のレイアウト方法及びそのレイアウト装置に
関するものである。
【0002】
【従来の技術】従来、半導体集積回路の設計において、
半導体基板上に配置された複数の論理素子(以下論理セ
ルと呼ぶ)に対し金属薄膜で形成された配線を施すこと
により、所望の回路動作が実現されてきた。一般にこれ
らの配線は、定められた標準配線幅(最小配線幅)で形
成される。
半導体基板上に配置された複数の論理素子(以下論理セ
ルと呼ぶ)に対し金属薄膜で形成された配線を施すこと
により、所望の回路動作が実現されてきた。一般にこれ
らの配線は、定められた標準配線幅(最小配線幅)で形
成される。
【0003】最小配線幅はプロセスパラメータから決定
されるが、その基準となるのはエレクトロマイグレーシ
ョンによる断線が起きない配線幅の値である。ここで、
エレクトロマイグレーション(以下EMと略称する)と
は、配線の電流密度が一定の限界値を越えれば、配線中
の金属元素が電子流の運動量の影響を受けて移動し断線
することをいう。
されるが、その基準となるのはエレクトロマイグレーシ
ョンによる断線が起きない配線幅の値である。ここで、
エレクトロマイグレーション(以下EMと略称する)と
は、配線の電流密度が一定の限界値を越えれば、配線中
の金属元素が電子流の運動量の影響を受けて移動し断線
することをいう。
【0004】EMによる断線を回避するため、各金属配
線層ごとに最小配線幅における許容電流が定められてお
り、その値は金属配線の信頼性を保障する上で重要な量
となっている。
線層ごとに最小配線幅における許容電流が定められてお
り、その値は金属配線の信頼性を保障する上で重要な量
となっている。
【0005】上記のように、EMは電荷の移動によって
生じるものであり、一定時間内の電荷移動量(電流)に
よってその影響が評価される。すなわち、電流がトグル
(toggle; オン・オフ) する時間の内、オンする時間の
合計が電荷移動の時間であり、電流の時間変化が各ネッ
トの周波数となるが、従来クロック信号以外のネットに
ついては、配線を流れる電流の周波数に対する考慮はな
されていなかった。
生じるものであり、一定時間内の電荷移動量(電流)に
よってその影響が評価される。すなわち、電流がトグル
(toggle; オン・オフ) する時間の内、オンする時間の
合計が電荷移動の時間であり、電流の時間変化が各ネッ
トの周波数となるが、従来クロック信号以外のネットに
ついては、配線を流れる電流の周波数に対する考慮はな
されていなかった。
【0006】また、クロック信号等の特殊ネット以外
の、論理セル間を接続する各ネットについては、負荷容
量もさほど大きくないため、EMの許容電流を上回る電
流が流れることはあまり考慮されていなかった。
の、論理セル間を接続する各ネットについては、負荷容
量もさほど大きくないため、EMの許容電流を上回る電
流が流れることはあまり考慮されていなかった。
【0007】ここで、論理セルを接続する結線のテキス
ト表現をネットリストと呼び、論理セル間の結線は、前
記ネットリストを構成する各ネットにより指定される。
また前記クロック信号以外の各ネットの周波数として
は、オン・オフ動作の平均周波数が用いられる。
ト表現をネットリストと呼び、論理セル間の結線は、前
記ネットリストを構成する各ネットにより指定される。
また前記クロック信号以外の各ネットの周波数として
は、オン・オフ動作の平均周波数が用いられる。
【0008】しかし、近年ギガヘルツ(GHz)の高周
波領域で動作する回路も開発され、また、薄膜技術の進
展により各配線層間の寄生容量や、クロック信号等の特
殊ネット以外にも、チップ全面を引き回す論理接続ネッ
トが存在し、負荷容量(寄生容量を含む)Cが増加する
傾向がある。このため、負荷容量Cを介して大電流が流
れやすくなり、配線中に許容電流値を超えてEMを生じ
る箇所を生じることが問題となってきた。
波領域で動作する回路も開発され、また、薄膜技術の進
展により各配線層間の寄生容量や、クロック信号等の特
殊ネット以外にも、チップ全面を引き回す論理接続ネッ
トが存在し、負荷容量(寄生容量を含む)Cが増加する
傾向がある。このため、負荷容量Cを介して大電流が流
れやすくなり、配線中に許容電流値を超えてEMを生じ
る箇所を生じることが問題となってきた。
【0009】従来、クロック信号等の高周波数のネット
において、配線幅を太くしてディレイの削減と同時にE
Mの回避が行われてきた。しかし、このような配線幅の
設定は信号別に行われ、また、配線抵抗や配線容量を低
減したいという要求から、信号の上流側ほど太い配線幅
を設定するレイアウト設計が行われてきた。
において、配線幅を太くしてディレイの削減と同時にE
Mの回避が行われてきた。しかし、このような配線幅の
設定は信号別に行われ、また、配線抵抗や配線容量を低
減したいという要求から、信号の上流側ほど太い配線幅
を設定するレイアウト設計が行われてきた。
【0010】ディレイ削減のため、上流側の配線幅を太
くした従来のレイアウト設計の1例を図5に示す。図5
において論理セル51a、51bと、上流から下流に向
けて接続される配線52aないし52fが示されてい
る。
くした従来のレイアウト設計の1例を図5に示す。図5
において論理セル51a、51bと、上流から下流に向
けて接続される配線52aないし52fが示されてい
る。
【0011】52a、52bに示すように、信号の上流
側ほど配線セグメントの配線幅を太くして配線抵抗Rを
減少させている。しかし、この太い配線幅をそのまま用
いて分岐した下流の配線を行えば、下流の配線容量Cが
大きくなりディレイが増加する。このため、52cない
し52fに示すように、下流へ行くほど配線セグメント
の配線幅を細くしている。
側ほど配線セグメントの配線幅を太くして配線抵抗Rを
減少させている。しかし、この太い配線幅をそのまま用
いて分岐した下流の配線を行えば、下流の配線容量Cが
大きくなりディレイが増加する。このため、52cない
し52fに示すように、下流へ行くほど配線セグメント
の配線幅を細くしている。
【0012】EMを考慮して配線幅を変更するレイアウ
ト設計については、次の3つの特許が提案されている。
ト設計については、次の3つの特許が提案されている。
【0013】特開平5−190671では、回路素子の
動作周波数からチップ全体の電流値を計算し、この電流
値をまかなう電源配線をチップ上面に格子状に配置す
る。このとき電源配線の格子間隔は、この格子で囲まれ
た論理セルを接続する配線密度が小さくなるように設定
する方法が提案されている。
動作周波数からチップ全体の電流値を計算し、この電流
値をまかなう電源配線をチップ上面に格子状に配置す
る。このとき電源配線の格子間隔は、この格子で囲まれ
た論理セルを接続する配線密度が小さくなるように設定
する方法が提案されている。
【0014】すなわち、電源を確保するための電流計算
を行い、電源配線の間隔を変更することによりレイアウ
トを最適化するものであり、電源配線についてはEMが
考慮されているが、論理セルを接続する配線については
EMが考慮されない欠点がある。
を行い、電源配線の間隔を変更することによりレイアウ
トを最適化するものであり、電源配線についてはEMが
考慮されているが、論理セルを接続する配線については
EMが考慮されない欠点がある。
【0015】また、特開平7−263559は、配置・
配線された論理接続ネットを想定し、論理セルに接続す
るネットの線幅を変化させたときの配線負荷容量の変化
率と論理セルの動作確率との積が大きく、EMを生じ易
いネットから順に配線幅の最適化を行い、消費電力低減
を行うと同時にEMの回避を行うものである。
配線された論理接続ネットを想定し、論理セルに接続す
るネットの線幅を変化させたときの配線負荷容量の変化
率と論理セルの動作確率との積が大きく、EMを生じ易
いネットから順に配線幅の最適化を行い、消費電力低減
を行うと同時にEMの回避を行うものである。
【0016】また、特開平10−150107では、配
置・配線された論理接続ネットを想定し、これをもとに
EM違反のネットを判断し、違反する場合には配線幅を
変更するか、または、バッファを挿入することによりネ
ットの配線長を短くして負荷容量を低減するというもの
である。
置・配線された論理接続ネットを想定し、これをもとに
EM違反のネットを判断し、違反する場合には配線幅を
変更するか、または、バッファを挿入することによりネ
ットの配線長を短くして負荷容量を低減するというもの
である。
【0017】しかしこれらは、実配線を対象にした配線
幅の最適化がなされておらず、実配線において、迂回の
必要を生じたときの負荷容量の変更が考慮されないとい
う欠点があった。
幅の最適化がなされておらず、実配線において、迂回の
必要を生じたときの負荷容量の変更が考慮されないとい
う欠点があった。
【0018】
【発明が解決しようとする課題】上記したように従来の
半導体集積回路のレイアウト方法において、電源配線の
間隔に着目した配置配線方法では、論理セルを接続する
配線のEMの回避が行われておらず、また、EMを生じ
易いネットから順に配線幅の最適化を行う方法、及びバ
ッファを挿入して配線の負荷容量を低減する方法では、
いずれも想定された論理セルの配置・配線についてのみ
EMが考慮され、配置・配線レイアウト処理後の実配線
についてEMの可能性が検討されていないという欠点が
あった。また、EM違反の配線にバッファを挿入する方
法では、配線のディレイにバッファ自身が有する過大な
ディレイが加わるという問題があった。
半導体集積回路のレイアウト方法において、電源配線の
間隔に着目した配置配線方法では、論理セルを接続する
配線のEMの回避が行われておらず、また、EMを生じ
易いネットから順に配線幅の最適化を行う方法、及びバ
ッファを挿入して配線の負荷容量を低減する方法では、
いずれも想定された論理セルの配置・配線についてのみ
EMが考慮され、配置・配線レイアウト処理後の実配線
についてEMの可能性が検討されていないという欠点が
あった。また、EM違反の配線にバッファを挿入する方
法では、配線のディレイにバッファ自身が有する過大な
ディレイが加わるという問題があった。
【0019】本発明は上記の問題点を解決すべくなされ
たもので、実配線を用いた配置・配線レイアウト処理中
にEMを回避するための配線幅の最適化過程が含まれる
半導体集積回路のレイアウト方法及びそのレイアウト装
置を提供することを目的とする。
たもので、実配線を用いた配置・配線レイアウト処理中
にEMを回避するための配線幅の最適化過程が含まれる
半導体集積回路のレイアウト方法及びそのレイアウト装
置を提供することを目的とする。
【0020】
【課題を解決するための手段】本発明の半導体集積回路
のレイアウト方法及びそのレイアウト装置は、論理セル
をレイアウトする自動配置手段と、論理セルを互いに接
続する配線をレイアウトする自動配線手段と、シミュレ
ーションにより配線容量を求め、各配線セグメントの容
量と周波数と電圧から各配線セグメントに流れる電流を
計算する演算部と、この電流とEMの許容電流とを比較
する判定部と、EM違反の配線幅を変更した後再度配線
をレイアウトする自動配線手段とを用いることにより、
実配線を用いた配置・配線レイアウト処理中にEMを回
避するための配線幅の最適化過程が含まれる半導体集積
回路のレイアウト方法とそのレイアウト装置を提供する
ことを特徴とする。
のレイアウト方法及びそのレイアウト装置は、論理セル
をレイアウトする自動配置手段と、論理セルを互いに接
続する配線をレイアウトする自動配線手段と、シミュレ
ーションにより配線容量を求め、各配線セグメントの容
量と周波数と電圧から各配線セグメントに流れる電流を
計算する演算部と、この電流とEMの許容電流とを比較
する判定部と、EM違反の配線幅を変更した後再度配線
をレイアウトする自動配線手段とを用いることにより、
実配線を用いた配置・配線レイアウト処理中にEMを回
避するための配線幅の最適化過程が含まれる半導体集積
回路のレイアウト方法とそのレイアウト装置を提供する
ことを特徴とする。
【0021】具体的には、本発明の半導体集積回路のレ
イアウト方法は、論理セルを接続する各ネットにつき、
一定の負荷容量における周波数を計算するステップと、
前記論理セルの配置及び前記各ネットに対応する配線に
つき、配置及び配線のレイアウト処理を行うステップ
と、前記各ネットにつき算出した周波数及び前記配置・
配線のレイアウト処理から求めた前記配線の負荷容量及
び前記配線の電圧から前記配線の電流を計算するステッ
プと、この電流とEMの許容電流から配線幅を変更する
必要があるか否かを判定するステップとを備え、前記配
線幅を変更する必要があれば前記配線幅を変更し、再度
前記配線のレイアウト処理を行うことを特徴とする。
イアウト方法は、論理セルを接続する各ネットにつき、
一定の負荷容量における周波数を計算するステップと、
前記論理セルの配置及び前記各ネットに対応する配線に
つき、配置及び配線のレイアウト処理を行うステップ
と、前記各ネットにつき算出した周波数及び前記配置・
配線のレイアウト処理から求めた前記配線の負荷容量及
び前記配線の電圧から前記配線の電流を計算するステッ
プと、この電流とEMの許容電流から配線幅を変更する
必要があるか否かを判定するステップとを備え、前記配
線幅を変更する必要があれば前記配線幅を変更し、再度
前記配線のレイアウト処理を行うことを特徴とする。
【0022】また、本発明の半導体集積回路のレイアウ
ト装置は、論理セルの配置を行う自動配置手段と、自動
配置された前記論理セル間を一定の配線幅で配線する自
動配線手段と、前記論理セルを接続する配線の電流を算
出する演算部と、前記電流とEMの許容電流から配線幅
の変更が必要か否かを判定する判定部とを備え、前記自
動配線手段は、前記判定部にて前記配線幅の変更が必要
と判定された場合、前記論理セル間を再度配線すること
を特徴とする。
ト装置は、論理セルの配置を行う自動配置手段と、自動
配置された前記論理セル間を一定の配線幅で配線する自
動配線手段と、前記論理セルを接続する配線の電流を算
出する演算部と、前記電流とEMの許容電流から配線幅
の変更が必要か否かを判定する判定部とを備え、前記自
動配線手段は、前記判定部にて前記配線幅の変更が必要
と判定された場合、前記論理セル間を再度配線すること
を特徴とする。
【0023】好ましくは前記半導体集積回路のレイアウ
ト装置は、前記演算部が前記配線の負荷容量を算出し、
かつ、前記配線の負荷容量及び前記配線の周波数と電圧
から前記配線に流れる電流を算出する機能を備え、前記
判定部が前記配線に流れる電流とEMの許容電流とを比
較する機能を備えることを特徴とする。
ト装置は、前記演算部が前記配線の負荷容量を算出し、
かつ、前記配線の負荷容量及び前記配線の周波数と電圧
から前記配線に流れる電流を算出する機能を備え、前記
判定部が前記配線に流れる電流とEMの許容電流とを比
較する機能を備えることを特徴とする。
【0024】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。半導体集積回路のレイアウ
ト設計において、クロック信号などのように周波数が設
定されているネットについては周波数を知る必要は無い
が、その他のネットについては、回路構成を決定した後
にその周波数(オン・オフ動作の平均周波数)を知る必
要がある。各ネットにおける周波数は次の式から求める
ことができる。
施の形態を詳細に説明する。半導体集積回路のレイアウ
ト設計において、クロック信号などのように周波数が設
定されているネットについては周波数を知る必要は無い
が、その他のネットについては、回路構成を決定した後
にその周波数(オン・オフ動作の平均周波数)を知る必
要がある。各ネットにおける周波数は次の式から求める
ことができる。
【0025】 電力[W]=周波数f[Hz]*容量C[F]*電圧V[V]*電圧V[V] …(1) (1)式から 周波数<許容電流/(容量*電圧) …(2) の関係が満たされなければならない。
【0026】許容電流としては、プロセスデータに基づ
くデザインルールからEMによる断線が起きない基準値
が設定される。この基準値に基づき、回路設計における
フロントエンド(F/E)側でのシミュレーション検証
を行い、各ネットの周波数と容量の値を見積もることが
できる。
くデザインルールからEMによる断線が起きない基準値
が設定される。この基準値に基づき、回路設計における
フロントエンド(F/E)側でのシミュレーション検証
を行い、各ネットの周波数と容量の値を見積もることが
できる。
【0027】図1は、本発明の第1の実施の形態に係る
半導体集積回路のレイアウト装置の処理フローを示す図
である。L1において論理セルの自動配置を行い、L2
においてそれぞれ標準配線幅(最小配線幅)で自動配線
を行う。自動配線が終了すると各ネットの負荷容量を計
算することができるので、引き続きL3において各ネッ
トの許容電流を計算する。
半導体集積回路のレイアウト装置の処理フローを示す図
である。L1において論理セルの自動配置を行い、L2
においてそれぞれ標準配線幅(最小配線幅)で自動配線
を行う。自動配線が終了すると各ネットの負荷容量を計
算することができるので、引き続きL3において各ネッ
トの許容電流を計算する。
【0028】次にL4において配線幅の変更の必要のあ
るネットが存在するか否かを判定し、存在しない場合
(Noの場合)にはそのまま終了し、存在する場合(Y
esの場合)にはL2に戻って再度自動配線を行い処理
を繰り返す。配線幅の変更の必要のあるネットが存在し
ない場合にはこの処理は1回で終了する。
るネットが存在するか否かを判定し、存在しない場合
(Noの場合)にはそのまま終了し、存在する場合(Y
esの場合)にはL2に戻って再度自動配線を行い処理
を繰り返す。配線幅の変更の必要のあるネットが存在し
ない場合にはこの処理は1回で終了する。
【0029】図2は、図1のL3における各ネットの許
容電流を計算する部分の具体的な処理フローを示す図で
ある。
容電流を計算する部分の具体的な処理フローを示す図で
ある。
【0030】R1においてネットの初期化(N=0と表
示)を行った後、R2において電流計算の対象とするネ
ット(Nと表示)を得る。R3において前記対象とする
ネットの負荷容量を計算し、(1)式より 電流[A]=周波数f[Hz]*容量C[F]*電圧V[V] …(3) を導出して動作に必要な電流が計算される。R5におい
て、この電流を先に計算した配線幅における許容電流と
比較する。このとき、第1回目の比較では、許容電流と
してF/Eにおけるシミュレーションの値を用いる。
示)を行った後、R2において電流計算の対象とするネ
ット(Nと表示)を得る。R3において前記対象とする
ネットの負荷容量を計算し、(1)式より 電流[A]=周波数f[Hz]*容量C[F]*電圧V[V] …(3) を導出して動作に必要な電流が計算される。R5におい
て、この電流を先に計算した配線幅における許容電流と
比較する。このとき、第1回目の比較では、許容電流と
してF/Eにおけるシミュレーションの値を用いる。
【0031】配線幅の変更が必要な場合には、R5にN
oで示されるようにR6において配線幅を設定し許容電
流を更新してR7に移行する。配線幅の変更の必要がな
い場合には、R5にYesで示されるようにR6を行う
ことなくR7に移行する。
oで示されるようにR6において配線幅を設定し許容電
流を更新してR7に移行する。配線幅の変更の必要がな
い場合には、R5にYesで示されるようにR6を行う
ことなくR7に移行する。
【0032】R7において、全てのネットについて許容
電流の計算を行ったか否かを判定し、行っていない場合
(Noの場合)にはR2に戻って他のネット(N←N+
1と表示)について同様な処理を行い、全てのネットに
ついて処理を終了すれば図2の処理(図1におけるL3
の処理)を終了する。
電流の計算を行ったか否かを判定し、行っていない場合
(Noの場合)にはR2に戻って他のネット(N←N+
1と表示)について同様な処理を行い、全てのネットに
ついて処理を終了すれば図2の処理(図1におけるL3
の処理)を終了する。
【0033】本発明の第1の実施の形態に係るレイアウ
ト装置を用いた半導体集積回路のトポロジー図の1例を
図3に示す。図4はレイアウト処理の出発点における、
全ての配線を標準配線幅(最小配線幅)で配線した時の
トポロジー図である。
ト装置を用いた半導体集積回路のトポロジー図の1例を
図3に示す。図4はレイアウト処理の出発点における、
全ての配線を標準配線幅(最小配線幅)で配線した時の
トポロジー図である。
【0034】図4において31a、31b、31′bは
論理セルである。論理セル31aの出力に42aから4
2cまでの配線セグメントを通して論理セル31b、3
1′bやその他(図示せず)の入力が接続される。さら
に論理セル31bの出力には42dから42fまでの配
線が接続されており、31′bの出力には42′dから
42′fまでの配線が接続されている。ネットリストか
ら求めたこれらの配線のトポロジー図は、配線レイアウ
ト処理前の状態では、全て標準配線幅(最小配線幅)で
配線される。
論理セルである。論理セル31aの出力に42aから4
2cまでの配線セグメントを通して論理セル31b、3
1′bやその他(図示せず)の入力が接続される。さら
に論理セル31bの出力には42dから42fまでの配
線が接続されており、31′bの出力には42′dから
42′fまでの配線が接続されている。ネットリストか
ら求めたこれらの配線のトポロジー図は、配線レイアウ
ト処理前の状態では、全て標準配線幅(最小配線幅)で
配線される。
【0035】図4に示すトポロジー図に対して、本発明
のレイアウト装置を用いてEMを回避する配線幅の変更
を行えば、図3に示すような結果が得られる。図3にお
いて、対応する配線部分の参照番号は、図4の42を図
3の32に置き換えることにより得られる。
のレイアウト装置を用いてEMを回避する配線幅の変更
を行えば、図3に示すような結果が得られる。図3にお
いて、対応する配線部分の参照番号は、図4の42を図
3の32に置き換えることにより得られる。
【0036】論理セルの出力31aに接続されるネット
には、配線セグメント32a、32b、32cを通して
論理セル31bの入力やその他の論理セルの入力側(図
示せず)に接続されており、負荷容量が大きく、したが
って電流値を許容電流の範囲内とするために、論理セル
31aの出力からのネットの配線セグメント32a、3
2b、32cは全て同一の太い配線幅となっている。
には、配線セグメント32a、32b、32cを通して
論理セル31bの入力やその他の論理セルの入力側(図
示せず)に接続されており、負荷容量が大きく、したが
って電流値を許容電流の範囲内とするために、論理セル
31aの出力からのネットの配線セグメント32a、3
2b、32cは全て同一の太い配線幅となっている。
【0037】その下流の論理セル31bの出力側に接続
されるネットの配線セグメント32dから32fまで
は、上流の論理セル31aの出力側のネットよりは負荷
容量が小さいため、配線セグメント32a、32b、3
2cよりも細い配線幅となっている。
されるネットの配線セグメント32dから32fまで
は、上流の論理セル31aの出力側のネットよりは負荷
容量が小さいため、配線セグメント32a、32b、3
2cよりも細い配線幅となっている。
【0038】一方、論理セル31′bの出力側に接続さ
れるネットには、標準配線幅(最小配線幅)でも許容電
流が満たされており、配線セグメント32′d、32′
e、32′fは最小配線幅となっている。
れるネットには、標準配線幅(最小配線幅)でも許容電
流が満たされており、配線セグメント32′d、32′
e、32′fは最小配線幅となっている。
【0039】このように、同一ネットである配線セグメ
ント32a、32b、32c/32d、32e、23f
/32′d、32′e、32′fについて、各ネットご
とに全て同じ配線幅でEMを回避することが可能な配線
が行われている。
ント32a、32b、32c/32d、32e、23f
/32′d、32′e、32′fについて、各ネットご
とに全て同じ配線幅でEMを回避することが可能な配線
が行われている。
【0040】なお本発明は上記の実施の形態に限定され
ることはない。例えば第1の実施の形態において、論理
セル(プリミティブセル)間を接続する配線を例として
半導体集積回路のレイアウト方法とそのレイアウト装置
について説明したが、複数の論理セルを含むマクロセル
間を接続する配線に対しても、同様に本発明を実施する
ことができる。その他本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
ることはない。例えば第1の実施の形態において、論理
セル(プリミティブセル)間を接続する配線を例として
半導体集積回路のレイアウト方法とそのレイアウト装置
について説明したが、複数の論理セルを含むマクロセル
間を接続する配線に対しても、同様に本発明を実施する
ことができる。その他本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
【0041】
【発明の効果】上述したように本発明のレイアウト方法
とそのレイアウト装置によれば、任意の論理セル間を接
続するネットについて、EMの発生を回避する電流の範
囲内で動作する半導体集積回路を提供することができ
る。
とそのレイアウト装置によれば、任意の論理セル間を接
続するネットについて、EMの発生を回避する電流の範
囲内で動作する半導体集積回路を提供することができ
る。
【図1】本発明の処理フローを示す図。
【図2】各ネットの許容電流を計算する具体的な処理フ
ローを示す図。
ローを示す図。
【図3】本発明のレイアウト装置により配線幅を太くし
たネットの1例を示すトポロジー図。
たネットの1例を示すトポロジー図。
【図4】標準配線幅で配線したネットの1例を示すトポ
ロジー図。
ロジー図。
【図5】ディレイ削減を目的として配線幅を太くした従
来のネットの1例を示すトポロジー図。
来のネットの1例を示すトポロジー図。
31a、31b、31′b…論理セル 51a、51b…論理セル 52a、52b、52c、52d、52e、52f…配
線セグメント 42a、42b、42c、42d、42e、42f…配
線セグメント 42′d、42′e、42′f…配線セグメント 32a、32b、32c、32d、32e、32f…配
線セグメント 32′d、32′e、32′f…配線セグメント
線セグメント 42a、42b、42c、42d、42e、42f…配
線セグメント 42′d、42′e、42′f…配線セグメント 32a、32b、32c、32d、32e、32f…配
線セグメント 32′d、32′e、32′f…配線セグメント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三平 嘉孝 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Fターム(参考) 5B046 AA08 BA06 JA04 5F033 MM29 UU07 XX05 5F064 EE03 EE09 EE41 HH09 HH10
Claims (3)
- 【請求項1】 論理セルを接続する各ネットにつき、一
定の負荷容量における周波数を計算するステップと、 前記論理セルの配置及び前記各ネットに対応する配線に
つき、配置及び配線のレイアウト処理を行うステップ
と、 前記各ネットにつき算出した周波数及び前記配置・配線
のレイアウト処理から求めた前記配線の負荷容量及び前
記配線の電圧から、前記配線の電流を計算するステップ
と、 この電流とエレクトロマイグレーションの許容電流か
ら、配線幅を変更する必要があるか否かを判定するステ
ップとを備え、 前記配線幅を変更する必要があれば前記配線幅を変更
し、再度前記配線のレイアウト処理を行うことを特徴と
する半導体集積回路のレイアウト方法。 - 【請求項2】 論理セルの配置を行う自動配置手段と、 自動配置された前記論理セル間を一定の配線幅で配線す
る自動配線手段と、 前記論理セルを接続する配線の電流を算出する演算部
と、 前記電流とエレクトロマイグレーションの許容電流か
ら、配線幅の変更が必要か否かを判定する判定部とを備
え、 前記自動配線手段は、前記判定部にて前記配線幅の変更
が必要と判定された場合、前記論理セル間を再度配線す
ることを特徴とする半導体集積回路のレイアウ装置。 - 【請求項3】 前記演算部は、前記配線の負荷容量を算
出し、かつ、前記配線の負荷容量及び前記配線の周波数
と電圧から前記配線に流れる電流を算出する機能を備
え、 前記判定部は、前記配線に流れる電流とエレクトロマイ
グレーションの許容電流とを比較する機能を備えること
を特徴とする請求項2記載の半導体集積回路のレイアウ
ト装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11158210A JP2000349158A (ja) | 1999-06-04 | 1999-06-04 | 半導体集積回路のレイアウト方法及びそのレイアウト装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11158210A JP2000349158A (ja) | 1999-06-04 | 1999-06-04 | 半導体集積回路のレイアウト方法及びそのレイアウト装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000349158A true JP2000349158A (ja) | 2000-12-15 |
Family
ID=15666697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11158210A Abandoned JP2000349158A (ja) | 1999-06-04 | 1999-06-04 | 半導体集積回路のレイアウト方法及びそのレイアウト装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000349158A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007188188A (ja) * | 2006-01-11 | 2007-07-26 | Fujitsu Ltd | レイアウト方法、cad装置、プログラム及び記憶媒体 |
CN100338760C (zh) * | 2004-06-01 | 2007-09-19 | 恩益禧电子股份有限公司 | 半导体集成电路及设计半导体集成电路的方法和设计系统 |
-
1999
- 1999-06-04 JP JP11158210A patent/JP2000349158A/ja not_active Abandoned
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100338760C (zh) * | 2004-06-01 | 2007-09-19 | 恩益禧电子股份有限公司 | 半导体集成电路及设计半导体集成电路的方法和设计系统 |
JP2007188188A (ja) * | 2006-01-11 | 2007-07-26 | Fujitsu Ltd | レイアウト方法、cad装置、プログラム及び記憶媒体 |
US7810051B2 (en) | 2006-01-11 | 2010-10-05 | Fujitsu Semiconductor Limited | Layout method, CAD apparatus, computer-readable program and computer-readable storage medium |
JP4674164B2 (ja) * | 2006-01-11 | 2011-04-20 | 富士通セミコンダクター株式会社 | レイアウト方法、cad装置、プログラム及び記憶媒体 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040611 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
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A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040823 |