JP2000347988A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
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Abstract
(57)【要約】
【課題】ＤＭＡ転送要求回路とＤＭＡコントローラを有
する接続デバイス間を簡単な構成でＤＭＡ転送を可能に
するＤＭＡ制御方式を提供する。 【解決手段】マイクロプロセッサ１、ＤＭＡ転送受付回
路２及びメモり６間をシステムバス８で接続し、接続デ
バイス４とＤＭＡ転送受付回路２とのＤＭＡ転送要求回
路３間はデータ用バス７とアドレスデータ判別信号線１
０及びデータ転送方向信号線１０とで接続される。
する接続デバイス間を簡単な構成でＤＭＡ転送を可能に
するＤＭＡ制御方式を提供する。 【解決手段】マイクロプロセッサ１、ＤＭＡ転送受付回
路２及びメモり６間をシステムバス８で接続し、接続デ
バイス４とＤＭＡ転送受付回路２とのＤＭＡ転送要求回
路３間はデータ用バス７とアドレスデータ判別信号線１
０及びデータ転送方向信号線１０とで接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＭＡ（Direct
Memory Access＝直接記憶アクセス）制御方式、特にＤ
ＭＡ転送要求回路に対し、受信側同一チャンネルで不規
則に双方向のデータ転送を要求するＤＭＡコントローラ
を持つ接続デバイスとのＤＭＡ方式の改良に関する。
Memory Access＝直接記憶アクセス）制御方式、特にＤ
ＭＡ転送要求回路に対し、受信側同一チャンネルで不規
則に双方向のデータ転送を要求するＤＭＡコントローラ
を持つ接続デバイスとのＤＭＡ方式の改良に関する。
【０００２】
【従来の技術】このようなＤＭＡ転送要求回路に対し同
一チャンネルでランダムに転送方向が変わるデータ転送
を要求するＤＭＡコントローラを持つ接続デバイスとの
ＤＭＡは、次のように行われている。即ち、一般的にア
ドレス情報専用信号を用いるか、１つのＤＭＡサイクル
でアドレスとデータを時分割で転送する方法を実施する
が、集積回路の端子数の削減や他の機能との端子兼用を
図ることが要求されている。
一チャンネルでランダムに転送方向が変わるデータ転送
を要求するＤＭＡコントローラを持つ接続デバイスとの
ＤＭＡは、次のように行われている。即ち、一般的にア
ドレス情報専用信号を用いるか、１つのＤＭＡサイクル
でアドレスとデータを時分割で転送する方法を実施する
が、集積回路の端子数の削減や他の機能との端子兼用を
図ることが要求されている。
【０００３】
【発明が解決しようとする課題】しかし、斯る技術で
は、ＤＭＡ転送受付回路に対し、同一チャンネルでラン
ダムに転送方向が変わるデータ転送を要求するＤＭＡコ
ントローラを持つ接続デバイスとのＤＭＡは、アドレス
情報、転送方向制御、タイミング制御及びデータの信号
線が必要となる。データとその転送アドレスを同時に渡
すと、インターフェース信号が必要なアドレス情報信号
数必要になってしまう。また、アドレスとデータを時分
割で１つの転送サイクルでＤＭＡ転送しようとすると、
次のような問題がある。即ち、タイミングを考慮した回
路が複雑になり、且つリード（読出し）信号やライト
（書込み）信号等の制御信号も接続デバイス送信側から
出力しなければならなくなり、マイクロプロセッサを持
つシステム側からは、逆方向制御信号となり、そのＤＭ
Ａ専用端子となってしまう。
は、ＤＭＡ転送受付回路に対し、同一チャンネルでラン
ダムに転送方向が変わるデータ転送を要求するＤＭＡコ
ントローラを持つ接続デバイスとのＤＭＡは、アドレス
情報、転送方向制御、タイミング制御及びデータの信号
線が必要となる。データとその転送アドレスを同時に渡
すと、インターフェース信号が必要なアドレス情報信号
数必要になってしまう。また、アドレスとデータを時分
割で１つの転送サイクルでＤＭＡ転送しようとすると、
次のような問題がある。即ち、タイミングを考慮した回
路が複雑になり、且つリード（読出し）信号やライト
（書込み）信号等の制御信号も接続デバイス送信側から
出力しなければならなくなり、マイクロプロセッサを持
つシステム側からは、逆方向制御信号となり、そのＤＭ
Ａ専用端子となってしまう。
【０００４】本発明の主な目的は、ＤＭＡ転送受付回路
に対し同一チャンネルでランダムに転送方向が変わるデ
ータ転送を要求するＤＭＡコントローラを持つ接続デバ
イスとのＤＭＡにおいて、ＤＭＡのアドレス情報専用信
号を用いることなく、システムの汎用外部Ｉ／Ｏアクセ
ルサイクルと同一の制御信号動作により行うことが可能
なＤＭＡ制御方向を提供することである。
に対し同一チャンネルでランダムに転送方向が変わるデ
ータ転送を要求するＤＭＡコントローラを持つ接続デバ
イスとのＤＭＡにおいて、ＤＭＡのアドレス情報専用信
号を用いることなく、システムの汎用外部Ｉ／Ｏアクセ
ルサイクルと同一の制御信号動作により行うことが可能
なＤＭＡ制御方向を提供することである。
【０００５】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるＤＭＡ制御方式は、次のような特徴的
な構成を採用している。
め、本発明によるＤＭＡ制御方式は、次のような特徴的
な構成を採用している。
【０００６】（１）マイクロプロセッサとメモリと、シ
ステムバスを介して前記マイクロプロセッサ及び前記メ
モリに接続されたＤＭＡ転送受付回路を有し、同一チャ
ンネルで読出しデータ転送及び書込みデータ転送をラン
ダムに要求するＤＭＡコントローラを持つ接続デバイス
と前記メモリとの間でＤＭＡを行うＤＭＡ制御方式にお
いて、ＤＭＡサイクルを次からのＤＭＡにてアクセスす
るアドレスを通知するＤＭＡサイクルと、データを転送
するＤＭＡに分け、前記アドレスによりＤＭＡ転送を制
御するＤＭＡ制御方式。
ステムバスを介して前記マイクロプロセッサ及び前記メ
モリに接続されたＤＭＡ転送受付回路を有し、同一チャ
ンネルで読出しデータ転送及び書込みデータ転送をラン
ダムに要求するＤＭＡコントローラを持つ接続デバイス
と前記メモリとの間でＤＭＡを行うＤＭＡ制御方式にお
いて、ＤＭＡサイクルを次からのＤＭＡにてアクセスす
るアドレスを通知するＤＭＡサイクルと、データを転送
するＤＭＡに分け、前記アドレスによりＤＭＡ転送を制
御するＤＭＡ制御方式。
【０００７】（２）相互にシステムバスで相互接続され
たマイクロプロセッサ、ＤＭＡ転送受付回路及びメモ
リ、前記ＤＭＡ転送受付回路に接続され前記メモリを制
御するメモリ制御回路、前記メモリとＤＭＡを行う接続
デバイス及び前記ＤＭＡ転送受付回路と前記接続デバイ
ス間に接続されたＤＭＡ転送要求回路を備え、前記ＤＭ
Ａ転送受付回路及び前記ＤＭＡ転送要求回路間にアドレ
ス転送かデータ転送かを識別するアドレスデータ判別信
号及びデータ転送方向信号用信号線を有するＤＭＡ制御
方式。
たマイクロプロセッサ、ＤＭＡ転送受付回路及びメモ
リ、前記ＤＭＡ転送受付回路に接続され前記メモリを制
御するメモリ制御回路、前記メモリとＤＭＡを行う接続
デバイス及び前記ＤＭＡ転送受付回路と前記接続デバイ
ス間に接続されたＤＭＡ転送要求回路を備え、前記ＤＭ
Ａ転送受付回路及び前記ＤＭＡ転送要求回路間にアドレ
ス転送かデータ転送かを識別するアドレスデータ判別信
号及びデータ転送方向信号用信号線を有するＤＭＡ制御
方式。
【０００８】（３）前記ＤＭＡ転送受付回路及び前記Ｄ
ＭＡ転送要求回路間をデータ転送用バスで相互接続する
上記（２）のＤＭＡ制御方式。
ＭＡ転送要求回路間をデータ転送用バスで相互接続する
上記（２）のＤＭＡ制御方式。
【０００９】（４）前記ＤＭＡ転送受付回路及び前記Ｄ
ＭＡ転送要求回路は、該両回路間のアドレスとデータを
切替えるセレクタ及び該セレクタの切替制御を行うタイ
ミング及び方向制御回路を有する上記（２）のＤＭＡ制
御方式。
ＭＡ転送要求回路は、該両回路間のアドレスとデータを
切替えるセレクタ及び該セレクタの切替制御を行うタイ
ミング及び方向制御回路を有する上記（２）のＤＭＡ制
御方式。
【００１０】
【発明の実施の形態】以下、本発明によるＤＭＡ制御方
式の好適実施形態例を添付図を参照して詳細に説明す
る。
式の好適実施形態例を添付図を参照して詳細に説明す
る。
【００１１】先ず図１は、本発明によるＤＭＡ制御方式
の好適実施形態例のブロック図である。このＤＭＡ制御
方式は、マイクロプロセッサ１、ＤＭＡ転送受付回路
２、ＤＭＡ転送要求回路３、外部接続デバイス４、メモ
リ制御回路５及びメモり６より構成される。
の好適実施形態例のブロック図である。このＤＭＡ制御
方式は、マイクロプロセッサ１、ＤＭＡ転送受付回路
２、ＤＭＡ転送要求回路３、外部接続デバイス４、メモ
リ制御回路５及びメモり６より構成される。
【００１２】マイクロプロセッサ１、ＤＭＡ転送受付回
路２及びメモリ６は、システムバス８にて相互接続され
ている。ＤＭＡ転送受付回路２とＤＭＡ転送要求回路３
とは、バス７で相互接続されると共にＤＭＡ要求信号線
９、アドレスデータ判別信号線１０、データ転送方向信
号線１１及びＤＭＡ受付信号線１２で接続されている。
外部接続デバイス４は、ＤＭＡ転送要求回路３に接続さ
れる。また、メモリ制御回路５は、メモリ６に対して制
御線を介して制御信号を送ると共にＤＭＡ転送受付回路
２との双方向に接続されている。
路２及びメモリ６は、システムバス８にて相互接続され
ている。ＤＭＡ転送受付回路２とＤＭＡ転送要求回路３
とは、バス７で相互接続されると共にＤＭＡ要求信号線
９、アドレスデータ判別信号線１０、データ転送方向信
号線１１及びＤＭＡ受付信号線１２で接続されている。
外部接続デバイス４は、ＤＭＡ転送要求回路３に接続さ
れる。また、メモリ制御回路５は、メモリ６に対して制
御線を介して制御信号を送ると共にＤＭＡ転送受付回路
２との双方向に接続されている。
【００１３】この図１に示すＤＭＡ制御方向によると、
ＤＭＡ転送要求回路３に対し同一チャンネルでランダム
に転送方向の変わるデータ転送を要求するＤＭＡコント
ローラを持つ外部接続デバイス４を有する。この外部接
続デバイス４からのＤＭＡ要求アドレス及びＤＭＡ要求
データは、ＤＭＡ転送要求回路３に供給され、アドレス
情報、データ情報及びデータ転送方向に分割される。そ
の出力は、ＤＭＡ転送受付回路２で処理される。システ
ムバス８をＤＭＡ転送受付回路２が使用する為に、ＤＭ
Ａ転送受付回路２は、マイクロプロセッサ１をホールド
させ、ＤＭＡ転送受付回路２がメモリ制御回路５を動作
させ、システムバス８を経由してメモリ６に転送データ
の書込み又は読出しを行うＤＭＡが行われる。
ＤＭＡ転送要求回路３に対し同一チャンネルでランダム
に転送方向の変わるデータ転送を要求するＤＭＡコント
ローラを持つ外部接続デバイス４を有する。この外部接
続デバイス４からのＤＭＡ要求アドレス及びＤＭＡ要求
データは、ＤＭＡ転送要求回路３に供給され、アドレス
情報、データ情報及びデータ転送方向に分割される。そ
の出力は、ＤＭＡ転送受付回路２で処理される。システ
ムバス８をＤＭＡ転送受付回路２が使用する為に、ＤＭ
Ａ転送受付回路２は、マイクロプロセッサ１をホールド
させ、ＤＭＡ転送受付回路２がメモリ制御回路５を動作
させ、システムバス８を経由してメモリ６に転送データ
の書込み又は読出しを行うＤＭＡが行われる。
【００１４】このデータ処理に対し、ＤＭＡ転送要求回
路３は、バス７を使用したＤＭＡデータ転送要求に対し
て、外部接続デバイス４が要求するアドレスを転送する
のか、そのアドレスに対し書込み又は読出しを行うのか
区別する。そして、ＤＭＡ要求信号と共にアドレスデー
タ判別信号、データ転送方向信号を夫々信号線９、１
０、１１に生成してＤＭＡ転送受付回路２に対して出力
する。
路３は、バス７を使用したＤＭＡデータ転送要求に対し
て、外部接続デバイス４が要求するアドレスを転送する
のか、そのアドレスに対し書込み又は読出しを行うのか
区別する。そして、ＤＭＡ要求信号と共にアドレスデー
タ判別信号、データ転送方向信号を夫々信号線９、１
０、１１に生成してＤＭＡ転送受付回路２に対して出力
する。
【００１５】これらの信号は、ＤＭＡ転送受付回路２に
供給されマイクロプロセッサ１をホールドさせた後、信
号線１２、１３、１４（図２参照）のＤＭＡ受付信号、
読出し信号及び書込み信号としてＤＭＡ転送要求回路２
に出力される。これと同時にメモリ制御回路５へも信号
を出力し、メモリ６への書込み又はメモリ６からの読出
しをシステムバス８経由で行う。
供給されマイクロプロセッサ１をホールドさせた後、信
号線１２、１３、１４（図２参照）のＤＭＡ受付信号、
読出し信号及び書込み信号としてＤＭＡ転送要求回路２
に出力される。これと同時にメモリ制御回路５へも信号
を出力し、メモリ６への書込み又はメモリ６からの読出
しをシステムバス８経由で行う。
【００１６】次に、図２を参照して、図１の構成要素で
あるＤＭＡ転送受付回路２と、ＤＭＡ転送要求回路３の
詳細構成を説明する。先ず、ＤＭＡ転送受付回路２は、
調停回路（アービタ）２３、セレクタ２４、アドレス生
成回路２５、方向レジスタ２６、双方向バッファ２７、
２８、タイミング及び方向制御回路３１を有する。
あるＤＭＡ転送受付回路２と、ＤＭＡ転送要求回路３の
詳細構成を説明する。先ず、ＤＭＡ転送受付回路２は、
調停回路（アービタ）２３、セレクタ２４、アドレス生
成回路２５、方向レジスタ２６、双方向バッファ２７、
２８、タイミング及び方向制御回路３１を有する。
【００１７】また、ＤＭＡ転送要求回路３は、調停回路
１５、アドレスラッチカウンタ１６、データＦＩＦＯ
（先入れ先出しメモリ）１７、セレクタ１８、１９、双
方向バッファ２０、２１及びタイミング及び方向制御回
路２２を有する。
１５、アドレスラッチカウンタ１６、データＦＩＦＯ
（先入れ先出しメモリ）１７、セレクタ１８、１９、双
方向バッファ２０、２１及びタイミング及び方向制御回
路２２を有する。
【００１８】ＤＭＡ転送要求回路３の調停回路１５は、
外部接続デバイス４からのＤＭＡ要求受付を行う。アド
レスラッチカウンタ１６は、外部接続デバイス４からの
アドレス情報転送ＤＭＡ時にアドレスを取込み、データ
情報転送ＤＭＡ時に、データを取込むと共に同一タイミ
ングでアドレスを増加させる。データＦＩＦＯ１７は、
外部接続デバイス４からのデータを取込んだり、ＤＭＡ
転送受付回路２からのデータを取込み、逆方向に送出す
る。セレクタ１８は、双方向バッファ２０、２１の出力
オン／オフ制御や、外部接続デバイス４とのアドレスと
データを選択する。タイミング及び方向制御回路２２
は、ＤＭＡ転送受付回路２とのアドレスとデータの切替
を行うセレクタ１９等の制御を行う。セレクタ１８は、
ＤＭＡ転送受付回路２へのデータ転送をアドレス情報か
データ情報か切替える。
外部接続デバイス４からのＤＭＡ要求受付を行う。アド
レスラッチカウンタ１６は、外部接続デバイス４からの
アドレス情報転送ＤＭＡ時にアドレスを取込み、データ
情報転送ＤＭＡ時に、データを取込むと共に同一タイミ
ングでアドレスを増加させる。データＦＩＦＯ１７は、
外部接続デバイス４からのデータを取込んだり、ＤＭＡ
転送受付回路２からのデータを取込み、逆方向に送出す
る。セレクタ１８は、双方向バッファ２０、２１の出力
オン／オフ制御や、外部接続デバイス４とのアドレスと
データを選択する。タイミング及び方向制御回路２２
は、ＤＭＡ転送受付回路２とのアドレスとデータの切替
を行うセレクタ１９等の制御を行う。セレクタ１８は、
ＤＭＡ転送受付回路２へのデータ転送をアドレス情報か
データ情報か切替える。
【００１９】ＤＭＡ転送受付回路２の調停回路２３は、
ＤＭＡ転送要求回路３からのＤＭＡ要求信号９を受取
り、マイクロぶるセッサ１に対してホールド要求を発生
させ、マイクロプロセッサ１からのホールド受付信号を
ＤＭＡ転送要求回路３へ返す。アドレス生成回路２５
は、ＤＭＡ転送要求回路３からのアドレス情報をラッチ
し、その後のＤＭＡ転送がデータである場合には、ＤＭ
Ａ転送毎にカウントして、次のＤＭＡ転送アドレス判別
信号１０により、バス７の情報をアドレス生成回路２５
に渡すかシステムバス８へ渡すかを選択する。
ＤＭＡ転送要求回路３からのＤＭＡ要求信号９を受取
り、マイクロぶるセッサ１に対してホールド要求を発生
させ、マイクロプロセッサ１からのホールド受付信号を
ＤＭＡ転送要求回路３へ返す。アドレス生成回路２５
は、ＤＭＡ転送要求回路３からのアドレス情報をラッチ
し、その後のＤＭＡ転送がデータである場合には、ＤＭ
Ａ転送毎にカウントして、次のＤＭＡ転送アドレス判別
信号１０により、バス７の情報をアドレス生成回路２５
に渡すかシステムバス８へ渡すかを選択する。
【００２０】方向レジスタ２６は、アドレス情報転送時
に次からのＤＭＡによるデータ転送方向を知らせる信号
線１１へのデータ転送方向信号によるデータ転送方向を
取込む。タイミング及び方向制御回路３１は、方向レジ
スタ２６と調停回路２３からのＤＭＡ受付信号によりメ
モリ制御回路５とＤＭＡ転送要求回路３に対してリード
及びライト信号の出力及びアドレス生成回路２５からの
メモリアドレス出力タイミングやバス７のＤＭＡデータ
の入出力を制御する双方向システムバス８との双方向バ
ッファ２８の出力オン／オフ制御を行う。
に次からのＤＭＡによるデータ転送方向を知らせる信号
線１１へのデータ転送方向信号によるデータ転送方向を
取込む。タイミング及び方向制御回路３１は、方向レジ
スタ２６と調停回路２３からのＤＭＡ受付信号によりメ
モリ制御回路５とＤＭＡ転送要求回路３に対してリード
及びライト信号の出力及びアドレス生成回路２５からの
メモリアドレス出力タイミングやバス７のＤＭＡデータ
の入出力を制御する双方向システムバス８との双方向バ
ッファ２８の出力オン／オフ制御を行う。
【００２１】次に、図１及び図２に示すＤＭＡ制御方式
の実施形態例の動作を説明する。先ず、外部接続デバイ
ス４がシステムに対してデータ書込みを行う動作を図３
のタイミングチャートを参照して説明する。図３におい
て、（ａ）は接続デバイス４のＤＭＡ要求、（ｂ）は接
続デバイス４のＤＭＡ受付、（ｃ）はデータ、（ｄ）は
ＤＭＡ要求、（ｅ）はＨＯＬＤ要求、（ｆ）はＨＯＬＤ
受付を示す。また、（ｇ）はＤＭＡ受付、（ｈ）はアド
レス（１）データ（ｏ）、（ｉ）は方向、（ｊ）は／リ
ード、（ｋ）は／ライト、（ｌ）はバス、（ｍ）は／メ
モリリード及び（ｎ）は／メモリライトを示す。
の実施形態例の動作を説明する。先ず、外部接続デバイ
ス４がシステムに対してデータ書込みを行う動作を図３
のタイミングチャートを参照して説明する。図３におい
て、（ａ）は接続デバイス４のＤＭＡ要求、（ｂ）は接
続デバイス４のＤＭＡ受付、（ｃ）はデータ、（ｄ）は
ＤＭＡ要求、（ｅ）はＨＯＬＤ要求、（ｆ）はＨＯＬＤ
受付を示す。また、（ｇ）はＤＭＡ受付、（ｈ）はアド
レス（１）データ（ｏ）、（ｉ）は方向、（ｊ）は／リ
ード、（ｋ）は／ライト、（ｌ）はバス、（ｍ）は／メ
モリリード及び（ｎ）は／メモリライトを示す。
【００２２】外部接続デバイス４がＤＭＡ転送要求回路
３に対しＤＭＡ転送要求を出す。調停回路１５がこれを
受付ける。次に、タイミング及び方向制御回路２２が外
部接続出刃し右４からのアドレス情報入力タイミングで
セレクタ１８を切替え、アドレスラッチカウンタ１６に
アドレス情報を送る。タイミング及び方向制御回路２２
は、アドレスラッチタイミング信号を発生し、アドレス
ラッチ用レジスタにアドレス情報を書込む。次に、外部
接続デバイス４からのデータ入力タイミングでタイミン
グ及び方向制御回路２２が、セレクタ１８を切替える。
データラッチタイミング信号を発生し、データＦＩＦＯ
１７にデータを書込む。
３に対しＤＭＡ転送要求を出す。調停回路１５がこれを
受付ける。次に、タイミング及び方向制御回路２２が外
部接続出刃し右４からのアドレス情報入力タイミングで
セレクタ１８を切替え、アドレスラッチカウンタ１６に
アドレス情報を送る。タイミング及び方向制御回路２２
は、アドレスラッチタイミング信号を発生し、アドレス
ラッチ用レジスタにアドレス情報を書込む。次に、外部
接続デバイス４からのデータ入力タイミングでタイミン
グ及び方向制御回路２２が、セレクタ１８を切替える。
データラッチタイミング信号を発生し、データＦＩＦＯ
１７にデータを書込む。
【００２３】データＦＩＦＯ１７にデータが書込まれた
後、調停回路１５がＤＭＡ転送受付回路２に対しＤＭＡ
要求信号９を発生する。また、ＤＭＡ要求信号と共に、
アドレスデータ判別信号１０も調停回路２３に対してア
ドレス転送要求を示す信号“Ｈ”として出力される。Ｄ
ＭＡ転送受付回路２内にある調停回路２３が、ＤＭＡ転
送要求回路３からのＤＭＡ要求を認識し、ＤＭＡ転送要
求回路３からDMA転送受付回路２へのアドレス情報をバ
ス７を使用して転送するだけのＤＭＡアドレス転送であ
るため、マイクロプロセッサ１に対してホールド要求３
２を発生することなく、調停回路１５に対し、ＤＭＡ受
付信号１２とリード信号１３を出力する。調停回路１５
は、タイミング及び方向制御回路２２へ信号を渡す。
後、調停回路１５がＤＭＡ転送受付回路２に対しＤＭＡ
要求信号９を発生する。また、ＤＭＡ要求信号と共に、
アドレスデータ判別信号１０も調停回路２３に対してア
ドレス転送要求を示す信号“Ｈ”として出力される。Ｄ
ＭＡ転送受付回路２内にある調停回路２３が、ＤＭＡ転
送要求回路３からのＤＭＡ要求を認識し、ＤＭＡ転送要
求回路３からDMA転送受付回路２へのアドレス情報をバ
ス７を使用して転送するだけのＤＭＡアドレス転送であ
るため、マイクロプロセッサ１に対してホールド要求３
２を発生することなく、調停回路１５に対し、ＤＭＡ受
付信号１２とリード信号１３を出力する。調停回路１５
は、タイミング及び方向制御回路２２へ信号を渡す。
【００２４】タイミング及び方向制御回路２２は、リー
ド信号１３と調停回路１５からのＤＭＡ受付信号から、
セレクタ１９を切替える信号及びバス７との双方向バッ
ファ２１の出力をオンにする信号を出力する。セレクタ
１９は、アドレス情報をバス７との双方向バッファ２１
に送り、バス７との双方向バッファ２１はアドレス情報
をバス７に出力する。これと同時にＤＭＡ転送要求回路
３は、データ転送方向信号１１を“Ｈ”として出力す
る。ＤＭＡ転送受付回路２は、アドレスデータ判別信号
１０によりセレクタ２４をアドレス生成回路２５に切替
え、タイミング及び方向制御回路３１にて生成される、
リード信号１３のタイミングに合わせてバス７の情報を
アドレス生成回路２５に取込む。
ド信号１３と調停回路１５からのＤＭＡ受付信号から、
セレクタ１９を切替える信号及びバス７との双方向バッ
ファ２１の出力をオンにする信号を出力する。セレクタ
１９は、アドレス情報をバス７との双方向バッファ２１
に送り、バス７との双方向バッファ２１はアドレス情報
をバス７に出力する。これと同時にＤＭＡ転送要求回路
３は、データ転送方向信号１１を“Ｈ”として出力す
る。ＤＭＡ転送受付回路２は、アドレスデータ判別信号
１０によりセレクタ２４をアドレス生成回路２５に切替
え、タイミング及び方向制御回路３１にて生成される、
リード信号１３のタイミングに合わせてバス７の情報を
アドレス生成回路２５に取込む。
【００２５】アドレス情報がアドレス生成回路２５に取
込まれた後、ＤＭＡ要求回路３内の調停回路１５は、Ｄ
ＭＡ要求信号９によるＤＭＡ要求を取下げ、ＤＭＡ受付
回路２内の調停回路２３はＤＭＡ受付信号１２を無効に
切替え、アドレス情報のＤＭＡサイクルは終了する。こ
のサイクルでは、ＤＭＡ転送要求回路３とＤＭＡ転送受
付回路２のバス７の間だけのデータ転送であり、システ
ムバス８を使用しないため、メモリ制御回路５へも制御
信号を出力しない。
込まれた後、ＤＭＡ要求回路３内の調停回路１５は、Ｄ
ＭＡ要求信号９によるＤＭＡ要求を取下げ、ＤＭＡ受付
回路２内の調停回路２３はＤＭＡ受付信号１２を無効に
切替え、アドレス情報のＤＭＡサイクルは終了する。こ
のサイクルでは、ＤＭＡ転送要求回路３とＤＭＡ転送受
付回路２のバス７の間だけのデータ転送であり、システ
ムバス８を使用しないため、メモリ制御回路５へも制御
信号を出力しない。
【００２６】次に、ＤＭＡ転送要求回路３は、データＦ
ＩＦＯ１７に蓄積されたデータの転送を行うため、再度
ＤＭＡ要求信号９を発生する。ＤＭＡ転送要求回路３の
調停回路１５が、ＤＭＡ転送受付回路２の調停回路２３
に対して、ＤＭＡ要求信号９を発生する。このＤＭＡ要
求信号９と共にＤＭＡ転送要求回路３は、アドレスデー
タ判別信号１０をデータであることを示す“Ｌ”で出力
する。ＤＭＡ転送受付回路２は、データ情報転送のＤＭ
Ａ要求であることを認識し、マイクロプロセッサ１に対
しホールド要求信号３２を発生する。ホールド要求信号
３２を受取ったマイクロプロセッサ１は、その要求を受
付け、システムバス８を開放し、ホールド受付信号３３
をＤＭＡ転送受付回路２の調停回路２３に対して出力す
る。マイクロプロセッサからのホールド受付信号３３を
受け取った調停回路２３は、ＤＭＡ転送要求回路３の調
停回路１５に対し、ＤＭＡ受付信号１２と、アドレス情
報ＤＭＡ時に取込んだ転送方向レジスタ２６の情報を基
にＤＭＡ転送要求回路３へのリード信号１３と、メモリ
制御回路に対して、ライト信号３０を出力する。
ＩＦＯ１７に蓄積されたデータの転送を行うため、再度
ＤＭＡ要求信号９を発生する。ＤＭＡ転送要求回路３の
調停回路１５が、ＤＭＡ転送受付回路２の調停回路２３
に対して、ＤＭＡ要求信号９を発生する。このＤＭＡ要
求信号９と共にＤＭＡ転送要求回路３は、アドレスデー
タ判別信号１０をデータであることを示す“Ｌ”で出力
する。ＤＭＡ転送受付回路２は、データ情報転送のＤＭ
Ａ要求であることを認識し、マイクロプロセッサ１に対
しホールド要求信号３２を発生する。ホールド要求信号
３２を受取ったマイクロプロセッサ１は、その要求を受
付け、システムバス８を開放し、ホールド受付信号３３
をＤＭＡ転送受付回路２の調停回路２３に対して出力す
る。マイクロプロセッサからのホールド受付信号３３を
受け取った調停回路２３は、ＤＭＡ転送要求回路３の調
停回路１５に対し、ＤＭＡ受付信号１２と、アドレス情
報ＤＭＡ時に取込んだ転送方向レジスタ２６の情報を基
にＤＭＡ転送要求回路３へのリード信号１３と、メモリ
制御回路に対して、ライト信号３０を出力する。
【００２７】ＤＭＡ転送要求回路３は、調停回路１５で
ＤＭＡ受付信号１２を認識すると、ＤＭＡ転送受付回路
２からのリード信号１３を基に、タイミング及び方向制
御回路２２がセレクタ１９をデータＦＩＦＯ１７からの
データをバス７との双方向バッファ２１へ渡し、タイミ
ング及び方向制御回路２２からのタイミングでバス７と
の双方向バッファ２１の出力を有効にする。これによ
り、データＦＩＦＯ１７のデータが、バス７にドライブ
される。ＤＭＡ転送受付回路２は、このデータをタイミ
ング及び方向制御回路３１がセレクタ２４を切替えシス
テムバス８との双方向バッファ２８へ送り、タイミング
及び方向制御回路３１がシステムバス８との双方向バッ
ファ２８の出力を有効にし、システムバス８へ渡す。
ＤＭＡ受付信号１２を認識すると、ＤＭＡ転送受付回路
２からのリード信号１３を基に、タイミング及び方向制
御回路２２がセレクタ１９をデータＦＩＦＯ１７からの
データをバス７との双方向バッファ２１へ渡し、タイミ
ング及び方向制御回路２２からのタイミングでバス７と
の双方向バッファ２１の出力を有効にする。これによ
り、データＦＩＦＯ１７のデータが、バス７にドライブ
される。ＤＭＡ転送受付回路２は、このデータをタイミ
ング及び方向制御回路３１がセレクタ２４を切替えシス
テムバス８との双方向バッファ２８へ送り、タイミング
及び方向制御回路３１がシステムバス８との双方向バッ
ファ２８の出力を有効にし、システムバス８へ渡す。
【００２８】このシステムバス８にあるデータをタイミ
ング及び方向制御回路３１からのメモリライト信号３０
によりメモリ制御回路５がメモリ６をライト制御し、デ
ータＦＩＦＯ１７のデータが、メモリ６に書込まれる。
ＤＭＡ転送要求回路３内のタイミング及び方向制御回路
２２がデータ転送終了タイミングを管理し、調停回路１
５に信号を渡し、ＤＭＡ要求信号９を無効に変化させ
る。これをＤＭＡ要求受付回路２の調停回路２３が認識
し、プロセッサ１に対するホールド要求を取下げ、マイ
クロプロセッサ１がシステムバス８を使用開始と共に、
ホールド受付信号３３を無効にし、ホールド終了をＤＭ
Ａ転送受付回路２の調停回路２３に通知する。
ング及び方向制御回路３１からのメモリライト信号３０
によりメモリ制御回路５がメモリ６をライト制御し、デ
ータＦＩＦＯ１７のデータが、メモリ６に書込まれる。
ＤＭＡ転送要求回路３内のタイミング及び方向制御回路
２２がデータ転送終了タイミングを管理し、調停回路１
５に信号を渡し、ＤＭＡ要求信号９を無効に変化させ
る。これをＤＭＡ要求受付回路２の調停回路２３が認識
し、プロセッサ１に対するホールド要求を取下げ、マイ
クロプロセッサ１がシステムバス８を使用開始と共に、
ホールド受付信号３３を無効にし、ホールド終了をＤＭ
Ａ転送受付回路２の調停回路２３に通知する。
【００２９】このとき、タイミング及び方向制御回路３
１が生成する信号にて転送終了時に、アドレス生成回路
２５がカウントを行い、規則的に順に増加するアドレス
を生成する。このアドレス生成回路２５が作るアドレス
が、次に連続して同一方向のＤＭＡ要求が発生したとき
にＤＭＡとしてデータを転送すべきアドレスである。そ
して、ＤＭＡ転送受付回路２の調停回路２３は、ＤＭＡ
要求受付を終了したことをＤＭＡ受付信号１２を無効に
することにより、ＤＭＡ転送要求回路３の調停回路１５
に通知し、１回のデータ転送が終了する。ＤＭＡ転送要
求回路３の調停回路１５は、データＦＩＦＯ１７に転送
すべきデータが残っている場合、データがすべて転送し
終わりデータＦＩＦＯ１７が空になるまで、データ転送
のＤＭＡ要求を繰返す。
１が生成する信号にて転送終了時に、アドレス生成回路
２５がカウントを行い、規則的に順に増加するアドレス
を生成する。このアドレス生成回路２５が作るアドレス
が、次に連続して同一方向のＤＭＡ要求が発生したとき
にＤＭＡとしてデータを転送すべきアドレスである。そ
して、ＤＭＡ転送受付回路２の調停回路２３は、ＤＭＡ
要求受付を終了したことをＤＭＡ受付信号１２を無効に
することにより、ＤＭＡ転送要求回路３の調停回路１５
に通知し、１回のデータ転送が終了する。ＤＭＡ転送要
求回路３の調停回路１５は、データＦＩＦＯ１７に転送
すべきデータが残っている場合、データがすべて転送し
終わりデータＦＩＦＯ１７が空になるまで、データ転送
のＤＭＡ要求を繰返す。
【００３０】一方、外部接続デバイス４がシステムに対
しデータを読み出す動作については図３と同様の図４の
タイミングチャートを用いて説明する。ＤＭＡ転送要求
回路３に対し外部接続デバイス４がＤＭＡ転送要求を出
し、調停回路１５がこれを受付ける。次に、タイミング
及び方向制御回路２２が、外部接続デバイス４からのア
ドレス情報入力タイミングでセレクタ１８を切替え、ア
ドレスラッチカウンタ１６にアドレス情報を送り、タイ
ミング及び方向制御回路２２がアドレスラッチタイミン
グ信号を発生し、アドレスラッチカウンタ１６にアドレ
ス情報を書込む。次に、外部接続デバイス４の要求する
データのリード動作をリトライ要求としてアドレス情報
受取りのみで終了させる。そして、調停回路１５がＤＭ
Ａ転送受付回路２に対しＤＭＡ要求信号９を発生する。
また、ＤＭＡ要求信号９と共に、アドレスデータ判別信
号１０も調停回路２３に対してアドレス転送要求を示す
信号“Ｈ”として出力される。ＤＭＡ転送受付回路２内
にある調停回路２３が、ＤＭＡ転送要求回路３からのＤ
ＭＡ要求を認識し、アドレス転送であるためシステムバ
ス８を必要としないため、マイクロプロセッサ１に対し
てホールド要求を発生することなく、調停回路１５に対
し、ＤＭＡ受付信号１２とリード信号１３を出力する。
しデータを読み出す動作については図３と同様の図４の
タイミングチャートを用いて説明する。ＤＭＡ転送要求
回路３に対し外部接続デバイス４がＤＭＡ転送要求を出
し、調停回路１５がこれを受付ける。次に、タイミング
及び方向制御回路２２が、外部接続デバイス４からのア
ドレス情報入力タイミングでセレクタ１８を切替え、ア
ドレスラッチカウンタ１６にアドレス情報を送り、タイ
ミング及び方向制御回路２２がアドレスラッチタイミン
グ信号を発生し、アドレスラッチカウンタ１６にアドレ
ス情報を書込む。次に、外部接続デバイス４の要求する
データのリード動作をリトライ要求としてアドレス情報
受取りのみで終了させる。そして、調停回路１５がＤＭ
Ａ転送受付回路２に対しＤＭＡ要求信号９を発生する。
また、ＤＭＡ要求信号９と共に、アドレスデータ判別信
号１０も調停回路２３に対してアドレス転送要求を示す
信号“Ｈ”として出力される。ＤＭＡ転送受付回路２内
にある調停回路２３が、ＤＭＡ転送要求回路３からのＤ
ＭＡ要求を認識し、アドレス転送であるためシステムバ
ス８を必要としないため、マイクロプロセッサ１に対し
てホールド要求を発生することなく、調停回路１５に対
し、ＤＭＡ受付信号１２とリード信号１３を出力する。
【００３１】調停回路１５は、ＤＭＡが受付けされる
と、タイミング及び方向制御回路２２へ信号を渡す。タ
イミング及び方向制御回路２２はリード信号１３と調停
回路１５からのＤＭＡ受付信号１２から、セレクタ１９
を切替える信号及びバス７との双方向バッファ２１の出
力をオンにする信号を出力する。セレクタ１９はアドレ
ス情報をバス７との双方向バッファ２１に送り、バス７
との双方向バッファ２１はアドレス情報をバス７に出力
する。これと同時にＤＭＡ転送要求回路３は、データ転
送方向信号１１をＤＭＡ転送受付回路２から見て書込み
“Ｌ”として出力する。
と、タイミング及び方向制御回路２２へ信号を渡す。タ
イミング及び方向制御回路２２はリード信号１３と調停
回路１５からのＤＭＡ受付信号１２から、セレクタ１９
を切替える信号及びバス７との双方向バッファ２１の出
力をオンにする信号を出力する。セレクタ１９はアドレ
ス情報をバス７との双方向バッファ２１に送り、バス７
との双方向バッファ２１はアドレス情報をバス７に出力
する。これと同時にＤＭＡ転送要求回路３は、データ転
送方向信号１１をＤＭＡ転送受付回路２から見て書込み
“Ｌ”として出力する。
【００３２】ＤＭＡ転送受付回路２は、アドレスデータ
判別信号１０によりセレクタ２４をアドレス生成回路２
４に切替え、タイミング及び方向制御回路３１にて生成
される、リード信号１３のタイミングに合わせてバス７
の情報をアドレス生成回路２５に取込む。アドレス情報
がアドレス生成回路２５に取込まれた後、ＤＭＡ転送要
求回路３内の調停回路１５は、ＤＭＡ要求信号９による
ＤＭＡ要求を取下げ、ＤＭＡ転送受付回路２内の調停回
路２３はＤＭＡ受付信号１２を無効に切替え、バス７を
使用したアドレス情報のＤＭＡ転送サイクルは終了す
る。このＤＭＡ転送サイクルでは、ライト時と同様に、
ＤＭＡ転送要求回路３とＤＭＡ転送受付回路２のバス７
の間だけのデータ転送であり、システムバス８を使用し
ないため、メモリ制御回路５へも制御信号を出力しな
い。
判別信号１０によりセレクタ２４をアドレス生成回路２
４に切替え、タイミング及び方向制御回路３１にて生成
される、リード信号１３のタイミングに合わせてバス７
の情報をアドレス生成回路２５に取込む。アドレス情報
がアドレス生成回路２５に取込まれた後、ＤＭＡ転送要
求回路３内の調停回路１５は、ＤＭＡ要求信号９による
ＤＭＡ要求を取下げ、ＤＭＡ転送受付回路２内の調停回
路２３はＤＭＡ受付信号１２を無効に切替え、バス７を
使用したアドレス情報のＤＭＡ転送サイクルは終了す
る。このＤＭＡ転送サイクルでは、ライト時と同様に、
ＤＭＡ転送要求回路３とＤＭＡ転送受付回路２のバス７
の間だけのデータ転送であり、システムバス８を使用し
ないため、メモリ制御回路５へも制御信号を出力しな
い。
【００３３】次にＤＭＡ転送要求回路３は、メモリ６か
らのデータを受取るために、再度ＤＭＡ要求信号９を発
生する。ＤＭＡ転送要求回路３の調停回路１５が、ＤＭ
Ａ転送受付回路２の調停回路２３に対して、ＤＭＡ要求
信号９を発生する。このＤＭＡ要求信号９と共にＤＭＡ
転送要求回路３は、アドレスデータ判別信号１０をデー
タであることを示す“Ｌ”で出力する。
らのデータを受取るために、再度ＤＭＡ要求信号９を発
生する。ＤＭＡ転送要求回路３の調停回路１５が、ＤＭ
Ａ転送受付回路２の調停回路２３に対して、ＤＭＡ要求
信号９を発生する。このＤＭＡ要求信号９と共にＤＭＡ
転送要求回路３は、アドレスデータ判別信号１０をデー
タであることを示す“Ｌ”で出力する。
【００３４】ＤＭＡ転送受付回路２は、データ情報転送
ＤＭＡ要求であることを認識し、マイクロプロセッサ１
に対しホールド要求信号３２を発生する。ホールド要求
信号３２を受取ったマイクロプロセッサ１は、その要求
を受付け、システムバス８を開放し、ホールド受付信号
３３をＤＭＡ転送受付回路２の調停回路２３に対して出
力する。マイクロプロセッサ１からのホールド受付信号
３３を受け取った調停回路２３は、メモリ制御回路５に
対しメモリリード信号２９とアドレス生成回路２５から
ＤＭＡアドレス情報出力を行い、メモリ６内部に格納さ
れていたデータをメモリ６からシステムバス８へ出力さ
せる。同時に、ＤＭＡ転送要求回路３の調停回路１５に
対し、ＤＭＡ受付信号１２と、アドレス情報ＤＭＡ時に
取込んだ転送方向情報を基にＤＭＡ転送要求回路３への
ライト信号１４を出力し、また、バス７と接続している
双方向バッファ２７の出力を有効にし、システムバス８
のデータをバス７へスルー出力するパスを有効にする。
ＤＭＡ要求であることを認識し、マイクロプロセッサ１
に対しホールド要求信号３２を発生する。ホールド要求
信号３２を受取ったマイクロプロセッサ１は、その要求
を受付け、システムバス８を開放し、ホールド受付信号
３３をＤＭＡ転送受付回路２の調停回路２３に対して出
力する。マイクロプロセッサ１からのホールド受付信号
３３を受け取った調停回路２３は、メモリ制御回路５に
対しメモリリード信号２９とアドレス生成回路２５から
ＤＭＡアドレス情報出力を行い、メモリ６内部に格納さ
れていたデータをメモリ６からシステムバス８へ出力さ
せる。同時に、ＤＭＡ転送要求回路３の調停回路１５に
対し、ＤＭＡ受付信号１２と、アドレス情報ＤＭＡ時に
取込んだ転送方向情報を基にＤＭＡ転送要求回路３への
ライト信号１４を出力し、また、バス７と接続している
双方向バッファ２７の出力を有効にし、システムバス８
のデータをバス７へスルー出力するパスを有効にする。
【００３５】ＤＭＡ転送要求回路３は、調停回路１５で
ＤＭＡ受付信号１２を認識すると、ＤＭＡ転送受付回路
２からのライト信号１４を基に、タイミング及び方向制
御回路２２がデータをバス７との双方向バッファ２１か
らデータＦＩＦＯ１７へ渡し、タイミング及び方向制御
回路２２からのタイミングでデータＦＩＦＯ１７へ書込
む。ＤＭＡ転送要求回路３内のタイミング及び方向制御
回路２２がデータ転送終了タイミングを管理し、調停回
路１５に信号を渡し、ＤＭＡ要求信号９を無効に変化さ
せる。これをＤＭＡ転送受付回路２の調停回路２３が認
識し、プロセッサ１に対するホールド要求信号３２を取
下げ、マイクロプロセッサ１がシステムバス８を使用開
始と共に、ホールド受付信号３３を無効にし、ホールド
終了をＤＭＡ転送受付回路２の調停回路２３に通知す
る。このとき、タイミング及び方向制御回路３１が生成
する信号にて転送終了時に、アドレス生成回路２５がカ
ウントを行い、順に増加する次の転送用アドレスを生成
する。次に、連続して同一方向のＤＭＡ要求が発生した
ときにＤＭＡすべきメモリ６のアドレスである。そし
て、ＤＭＡ転送受付回路２の調停回路２３は、ＤＭＡ要
求受付終了であることをＤＭＡ受付信号１２を無効にす
ることにより、ＤＭＡ転送要求回路３の調停回路１５に
通知し、１回のデータ転送が終了する。
ＤＭＡ受付信号１２を認識すると、ＤＭＡ転送受付回路
２からのライト信号１４を基に、タイミング及び方向制
御回路２２がデータをバス７との双方向バッファ２１か
らデータＦＩＦＯ１７へ渡し、タイミング及び方向制御
回路２２からのタイミングでデータＦＩＦＯ１７へ書込
む。ＤＭＡ転送要求回路３内のタイミング及び方向制御
回路２２がデータ転送終了タイミングを管理し、調停回
路１５に信号を渡し、ＤＭＡ要求信号９を無効に変化さ
せる。これをＤＭＡ転送受付回路２の調停回路２３が認
識し、プロセッサ１に対するホールド要求信号３２を取
下げ、マイクロプロセッサ１がシステムバス８を使用開
始と共に、ホールド受付信号３３を無効にし、ホールド
終了をＤＭＡ転送受付回路２の調停回路２３に通知す
る。このとき、タイミング及び方向制御回路３１が生成
する信号にて転送終了時に、アドレス生成回路２５がカ
ウントを行い、順に増加する次の転送用アドレスを生成
する。次に、連続して同一方向のＤＭＡ要求が発生した
ときにＤＭＡすべきメモリ６のアドレスである。そし
て、ＤＭＡ転送受付回路２の調停回路２３は、ＤＭＡ要
求受付終了であることをＤＭＡ受付信号１２を無効にす
ることにより、ＤＭＡ転送要求回路３の調停回路１５に
通知し、１回のデータ転送が終了する。
【００３６】調停回路１５は、データＦＩＦＯ１７に全
てデータが書込まれるまで、データリードＤＭＡ要求を
続ける。データＦＩＦＯ１７に接続デバイス４に対する
書込みデータが揃った時点で、接続デバイス４のリトラ
イ要求に応じて発生するアクセスを調停回路１５にて許
可し、調停回路１５からの方向制御回路信号を受けて、
外部接続デバイス４と接続する双方向バッファ２０の出
力が有効になり、接続デバイス４の読出し要求に対し、
メモリ６のデータを転送する。このように、ＤＭＡデー
タ転送に用いるバス７を接続デバイス４からのＤＭＡ要
求アドレスのシステムへの転送に兼用しているので、ア
ドレス情報専用信号が削減できる。
てデータが書込まれるまで、データリードＤＭＡ要求を
続ける。データＦＩＦＯ１７に接続デバイス４に対する
書込みデータが揃った時点で、接続デバイス４のリトラ
イ要求に応じて発生するアクセスを調停回路１５にて許
可し、調停回路１５からの方向制御回路信号を受けて、
外部接続デバイス４と接続する双方向バッファ２０の出
力が有効になり、接続デバイス４の読出し要求に対し、
メモリ６のデータを転送する。このように、ＤＭＡデー
タ転送に用いるバス７を接続デバイス４からのＤＭＡ要
求アドレスのシステムへの転送に兼用しているので、ア
ドレス情報専用信号が削減できる。
【００３７】更に、この実施形態例では、一般的なシス
テムの汎用バスや、メモリ制御回路５に直接アドレスを
渡すことの出来るＤＭＡ制御回路のデータ接続バスとバ
ス７、リード信号１３、ライト信号１４を兼用すること
が可能である。
テムの汎用バスや、メモリ制御回路５に直接アドレスを
渡すことの出来るＤＭＡ制御回路のデータ接続バスとバ
ス７、リード信号１３、ライト信号１４を兼用すること
が可能である。
【００３８】次に、本発明による他の実施形態例とし
て、その基本的構成は上述の通りであるが、データ転送
方向信号１１について更に工夫している。その構成を図
５に示す。図１と図５において、マイクロプロセッサ１
のアドレス信号が３２ビットのビット幅を持っていて、
バス７のビット幅も３２ビットの場合、アドレスを示す
下位２ビットは３２ビットアクセスの場合、不要となっ
ている。このアドレス情報転送時にアドレッシングに不
要のビット０をデータ転送方向信号１１の代わりにデー
タバスにのせてＤＭＡ転送受付回路２に渡すことも可能
である。動作の機能としては同一に扱えるが、ＤＭＡ転
送要求回路３とＤＭＡ転送受付回路２の間の専用信号線
が１本削減できる。
て、その基本的構成は上述の通りであるが、データ転送
方向信号１１について更に工夫している。その構成を図
５に示す。図１と図５において、マイクロプロセッサ１
のアドレス信号が３２ビットのビット幅を持っていて、
バス７のビット幅も３２ビットの場合、アドレスを示す
下位２ビットは３２ビットアクセスの場合、不要となっ
ている。このアドレス情報転送時にアドレッシングに不
要のビット０をデータ転送方向信号１１の代わりにデー
タバスにのせてＤＭＡ転送受付回路２に渡すことも可能
である。動作の機能としては同一に扱えるが、ＤＭＡ転
送要求回路３とＤＭＡ転送受付回路２の間の専用信号線
が１本削減できる。
【００３９】以上、本発明によるＤＭＡ制御方式の好適
実施形態例の構成及び動作を詳述した。しかし、本発明
は斯かる特定例のみに限定されるべきではなく、本発明
の要旨を逸脱することなく種々の変形変更が可能である
ことが当業者には容易に理解できよう。
実施形態例の構成及び動作を詳述した。しかし、本発明
は斯かる特定例のみに限定されるべきではなく、本発明
の要旨を逸脱することなく種々の変形変更が可能である
ことが当業者には容易に理解できよう。
【００４０】
【発明の効果】上述の説明から理解される如く、本発明
のＤＭＡ制御方式によると、ＤＭＡ転送要求回路に対し
同一チャンネルで不規則に双方向のデータ転送を要求す
るＤＭＡコントローラを持つ接続デバイスとのＤＭＡに
おいて、ＤＭＡのアドレス情報専用信号線を用いること
なくデータ転送するバスでアドレス情報転送も可能にす
るという実用上の顕著な効果を有する。
のＤＭＡ制御方式によると、ＤＭＡ転送要求回路に対し
同一チャンネルで不規則に双方向のデータ転送を要求す
るＤＭＡコントローラを持つ接続デバイスとのＤＭＡに
おいて、ＤＭＡのアドレス情報専用信号線を用いること
なくデータ転送するバスでアドレス情報転送も可能にす
るという実用上の顕著な効果を有する。
【図１】本発明によるＤＭＡ制御方式を採用するシステ
ムの構成図である。
ムの構成図である。
【図２】図１のシステムの主要構成部分の詳細ブロック
図である。
図である。
【図３】図１のシステムの書込み（ライト）サイクルの
タイミングチャートである。
タイミングチャートである。
【図４】図１のシステムの読出し（リード）サイクルの
タイミングチャートである。
タイミングチャートである。
【図５】本発明におけるアドレス情報データ転送方向ビ
ット配分図である。
ット配分図である。
１ マイクロプロセッサ ２ ＤＭＡ転送受付回路 ３ ＤＭＡ転送要求回路 ４ 接続デバイス ５ メモリ制御回路 ６ メモリ ７ バス（データ用） ８ システムバス １０ アドレスデータ判別信号線 １１ データ転送方向信号線 １８、１９、２４ セレクタ ２２、３１ タイミング及び方向制御回路
Claims (4)
- 【請求項１】マイクロプロセッサとメモリと、システム
バスを介して前記マイクロプロセッサ及び前記メモリに
接続されたＤＭＡ転送受付回路を有し、同一チャンネル
で読出しデータ転送及び書込みデータ転送をランダムに
要求するＤＭＡコントローラを持つ接続デバイスと前記
メモリとの間でＤＭＡを行うＤＭＡ制御方式において、 ＤＭＡサイクルを次からのＤＭＡにてアクセスするアド
レスを通知するＤＭＡサイクルと、データを転送するＤ
ＭＡに分け、前記アドレスによりＤＭＡ転送を制御する
ことを特徴とするＤＭＡ制御方式。 - 【請求項２】相互にシステムバスで相互接続されたマイ
クロプロセッサ、ＤＭＡ転送受付回路及びメモリ、前記
ＤＭＡ転送受付回路に接続され前記メモリを制御するメ
モリ制御回路、前記メモリとＤＭＡを行う接続デバイス
及び前記ＤＭＡ転送受付回路と前記接続デバイス間に接
続されたＤＭＡ転送要求回路を備え、 前記ＤＭＡ転送受付回路及び前記ＤＭＡ転送要求回路間
にアドレス転送かデータ転送かを識別するアドレスデー
タ判別信号及びデータ転送方向信号用信号線を有するこ
とを特徴とするＤＭＡ制御方式。 - 【請求項３】前記ＤＭＡ転送受付回路及び前記ＤＭＡ転
送要求回路間をデータ転送用バスで相互接続することを
特徴とする請求項２に記載のＤＭＡ制御方式。 - 【請求項４】前記ＤＭＡ転送受付回路及び前記ＤＭＡ転
送要求回路は、該両回路間のアドレスとデータを切替え
るセレクタ及び該セレクタの切替制御を行うタイミング
及び方向制御回路を有することを特徴とする請求項２に
記載のＤＭＡ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11153647A JP2000347988A (ja) | 1999-06-01 | 1999-06-01 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11153647A JP2000347988A (ja) | 1999-06-01 | 1999-06-01 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000347988A true JP2000347988A (ja) | 2000-12-15 |
Family
ID=15567119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11153647A Pending JP2000347988A (ja) | 1999-06-01 | 1999-06-01 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000347988A (ja) |
-
1999
- 1999-06-01 JP JP11153647A patent/JP2000347988A/ja active Pending
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