JP2000340931A - Solder mask forming method - Google Patents

Solder mask forming method

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JP2000340931A
JP2000340931A JP11177411A JP17741199A JP2000340931A JP 2000340931 A JP2000340931 A JP 2000340931A JP 11177411 A JP11177411 A JP 11177411A JP 17741199 A JP17741199 A JP 17741199A JP 2000340931 A JP2000340931 A JP 2000340931A
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JP
Japan
Prior art keywords
solder resist
resist layer
forming
solder
layer comprises
Prior art date
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Application number
JP11177411A
Other languages
Japanese (ja)
Inventor
Shinka Tei
振華 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
QUNCE ELECTRONIC CO Ltd
Original Assignee
QUNCE ELECTRONIC CO Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To obtain a method for forming a solder mask. SOLUTION: A method for forming a solder mask includes a step, in which a board 100 which has a plurality of wires 102 with a plurality of bonding pads 102a is prepared, a step in which a 1st solder resist layer is formed to cover a plurality of wires 102 and the board 100, a step in which the 1st solder resist layer is partially removed to expose the plurality of wires 102, a step in which a 2nd solder resist layer is formed to cover the plurality of wires 102 and the remaining 1st solder resist layer, and a step in which the 2nd solder resist layer is partially removed to expose the plurality of bonding pads 102a.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、はんだマスクを形
成するための方法に関するものである。さらに詳しく
は、本発明は2つのプリント段階を実行することにより
はんだマスクを形成するための方法に関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a solder mask. More particularly, the present invention relates to a method for forming a solder mask by performing two printing steps.

【0002】[0002]

【従来の技術及び発明が解決しようとする課題】はんだ
マスクを形成するための従来の方法では、はんだレジス
ト層がプリント回路基板上に形成される。次に、複数の
ボンディング・パッドの領域を覆うはんだレジスト層の
一部が全体的に除去される。すなわち、はんだマスクが
各ボンディング・パッド間には形成されていない。これ
は、各ボンディング・パッド間にショートが生じる原因
となる。さらに、他の素子と結合するために、電気めっ
き層が通常各ボンディング・パッド上に形成される。各
ボンディング・パッド間にはんだマスクが形成されてい
ないために、ショートが簡単に生じてしまう。ピッチが
8 mil(すなわち0.2 mm)よりも狭いならば、従って、
ショートがより簡単に生じる。結果として、プリント回
路基板の信頼性及び歩留まりが低くなる。
2. Description of the Prior Art In a conventional method for forming a solder mask, a solder resist layer is formed on a printed circuit board. Next, a part of the solder resist layer covering the region of the plurality of bonding pads is entirely removed. That is, no solder mask is formed between the bonding pads. This causes a short between the bonding pads. In addition, an electroplating layer is typically formed on each bonding pad to couple with other components. Since no solder mask is formed between the bonding pads, a short circuit easily occurs. Pitch
If less than 8 mil (ie 0.2 mm), then
Shorts occur more easily. As a result, the reliability and yield of the printed circuit board are reduced.

【0003】[0003]

【課題を解決するための手段】本発明は、はんだマスク
を形成するための方法を提供する。この方法により、は
んだマスクが2つのプリント段階を実行することにより
形成される。よって、望ましくない電気結合が避けられ
る。さらに、基板の信頼性及び歩留まりが増大する。
SUMMARY OF THE INVENTION The present invention provides a method for forming a solder mask. In this way, a solder mask is formed by performing two printing steps. Thus, unwanted electrical coupling is avoided. Further, the reliability and yield of the substrate are increased.

【0004】本発明は、はんだマスクを形成するための
方法を提供する。他の素子との結合用に複数のボンディ
ング・パッドを有するワイヤを備える基板が準備され
る。第1のはんだレジスト層はワイヤと基板とを覆うよ
うに基板上に形成される。前硬化工程が施される。第1
のはんだレジスト層が除去されて、ワイヤを露出させ、
次に残りのはんだレジスト層が硬化される。第2のはん
だレジスト層が残留した第1のはんだレジスト層及びワ
イヤを覆うように形成される。前硬化後、第2のはんだ
レジスト層の一部が除去されて、複数のボンディング・
パッドを露出させる。
[0004] The present invention provides a method for forming a solder mask. A substrate is provided with wires having a plurality of bonding pads for coupling with other elements. The first solder resist layer is formed on the substrate so as to cover the wires and the substrate. A pre-curing step is performed. First
The solder resist layer is removed, exposing the wires,
Next, the remaining solder resist layer is cured. The second solder resist layer is formed so as to cover the remaining first solder resist layer and the wire. After the pre-curing, a part of the second solder resist layer is removed and a plurality of bonding resists are removed.
Expose the pad.

【0005】本発明において、はんだマスクが2つのプ
リント段階を施すことにより形成される。はんだマスク
により、望ましくない電気的結合が避けられる。結果と
して、プリント回路基板の信頼性及び歩留まりが増大す
る。さらに、各ボンディング・パッドが露出されるだけ
でよいので、他の素子と結合させるための電気メッキ層
を形成することが容易である。
In the present invention, a solder mask is formed by performing two printing steps. The solder mask avoids unwanted electrical coupling. As a result, the reliability and yield of the printed circuit board is increased. Further, since only each bonding pad needs to be exposed, it is easy to form an electroplating layer for coupling to other elements.

【0006】前記一般的な記載及び以下の詳細な説明は
例示的なものであり、クレームされた本発明のさらなる
説明を提供するためであることは理解されるべきであ
る。
It is to be understood that the foregoing general description and the following detailed description are exemplary, and are intended to provide further explanation of the invention as claimed.

【0007】[0007]

【発明の実施の形態】添付の図面は、本発明のさらなる
理解を提供するためのものであり、本明細書に組み込ま
れ、かつ本明細書の一部を構成するものである。各図面
は本発明の実施形態を示しており、実施形態の説明とと
もに本発明の原理を説明する役目を果たすものである。
BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings are provided to provide a further understanding of the present invention, and are incorporated in and constitute a part of this specification. Each drawing shows an embodiment of the present invention, and serves to explain the principle of the present invention together with the description of the embodiment.

【0008】図面において、図1乃至図5は、本発明に
よるはんだマスクを形成するための方法の概略的断面図
であり、図6は、本発明によって形成されたはんだマス
クの概略的上面図である。
In the drawings, FIGS. 1 to 5 are schematic sectional views of a method for forming a solder mask according to the present invention, and FIG. 6 is a schematic top view of a solder mask formed according to the present invention. is there.

【0009】以下添付の図面を参照して、本発明の好ま
しい実施形態を詳細に説明する。可能な所には全て、同
一の参照符号が、同一または同様の部材に対して図面及
び詳細説明中にて使用される。
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Wherever possible, the same reference numbers will be used in the drawings and detailed description for the same or similar parts.

【0010】図1乃至図5は、本発明によるはんだマス
クを形成するための方法の概略断面図である。図6は、
本発明によって形成されたはんだマスクの上面図であ
る。
FIGS. 1 to 5 are schematic sectional views of a method for forming a solder mask according to the present invention. FIG.
FIG. 3 is a top view of a solder mask formed according to the present invention.

【0011】図1を参照すると、プリント回路基板(す
なわちチップキャリヤ)のような基板100が提供され
ている。基板100は FR-4 あるいは BT(ビスマレイ
ミド−トリアジン)樹脂のようなプレプレッグにより形
成されている。各ワイヤ102が基板100上に形成さ
れ、かつ複数のトレンチ110が各ワイヤ102間に存
在する。各ワイヤ102は銅またはその他の伝導性材料
を有している。さらに、他の素子との結合用のボンディ
ング・パッド102a(図6)が各ワイヤ102上に形
成されている。
Referring to FIG. 1, a substrate 100 such as a printed circuit board (ie, chip carrier) is provided. The substrate 100 is formed of a prepreg such as FR-4 or BT (bismaleimide-triazine) resin. Each wire 102 is formed on the substrate 100, and a plurality of trenches 110 are present between each wire 102. Each wire 102 comprises copper or other conductive material. Further, bonding pads 102a (FIG. 6) for coupling with other elements are formed on each wire 102.

【0012】図1において、各ワイヤ102が基板10
0上に形成されている。この構成は本発明を示すためだ
けに使われているのであって、本発明はこの構成に制限
されない。他の構成も本発明に適している。
In FIG. 1, each wire 102 is connected to a substrate 10
0. This configuration is used only for illustrating the present invention, and the present invention is not limited to this configuration. Other configurations are suitable for the present invention.

【0013】図2を参照すると、はんだレジスト層10
4が各ワイヤ102を覆うように形成され、かつ各トレ
ンチ110を埋めている。はんだレジスト層104は
UVタイプのはんだレジストのような絶縁材料を有して
いる。はんだレジスト層104を形成する段階は、ロー
ラコーティング、カーテンコーティング、スクリーンプ
リント、ディップあるいはドライフィルムから成る。次
に、はんだレジスト層104内の溶剤を除去するため
に、前硬化工程が施される。
Referring to FIG. 2, the solder resist layer 10
4 is formed so as to cover each wire 102 and fill each trench 110. The solder resist layer 104
It has an insulating material such as a UV type solder resist. The step of forming the solder resist layer 104 includes roller coating, curtain coating, screen printing, dip or dry film. Next, a pre-curing step is performed to remove the solvent in the solder resist layer 104.

【0014】図3を参照すると、はんだレジスト層10
4の一部が除去されてワイヤ102を露出し、下方はん
だマスク104aが各トレンチ110(図1)内に形成
されて各ワイヤ102を隔離する。この下方はんだマス
ク104aはワイヤ102の厚さと概略同じである。は
んだレジスト層104の一部を除去する段階は機械的研
磨を含んでいる。はんだレジスト層104(図2)がU
Vタイプのはんだレジストから成る場合に、はんだレジ
スト層104の一部を除去するために現像装置が使用さ
れ、下方はんだマスク104aが形成される。次に、下
方はんだマスク104aがUV光線により硬化される。
Referring to FIG. 3, the solder resist layer 10
4 is removed to expose the wires 102 and a lower solder mask 104a is formed in each trench 110 (FIG. 1) to isolate each wire 102. This lower solder mask 104a has substantially the same thickness as the wire 102. The step of removing a part of the solder resist layer 104 includes mechanical polishing. When the solder resist layer 104 (FIG. 2)
When a V type solder resist is used, a developing device is used to remove a part of the solder resist layer 104, and a lower solder mask 104a is formed. Next, the lower solder mask 104a is cured by UV light.

【0015】図4を参照すると、はんだレジスト層10
6が、各ワイヤ102及び下方はんだマスク104aを
覆うように形成される。はんだレジスト層106の材料
とはんだレジスト層106を形成する段階は、いずれも
はんだレジスト層104の場合と同じであり、このため
詳細な記載を省略する。次に、はんだレジスト層106
内の溶剤を除去するために、前硬化工程が施される。は
んだレジスト層106と他の層との間の接着はこの前硬
化工程により向上しうる。
Referring to FIG. 4, the solder resist layer 10
6 are formed so as to cover each wire 102 and the lower solder mask 104a. The material of the solder resist layer 106 and the step of forming the solder resist layer 106 are the same as in the case of the solder resist layer 104, and a detailed description thereof will be omitted. Next, the solder resist layer 106
A pre-curing step is performed to remove the solvent therein. The adhesion between the solder resist layer 106 and other layers can be improved by this pre-curing step.

【0016】図5及び図6を参照すると、はんだレジス
ト層106はUV光線によって照射される。よって、ワ
イヤ102及びボンディング・パッド102aのパター
ンがはんだレジスト層106上に転写される(すなわ
ち、はんだレジスト層106がかたどられる)。はんだ
レジスト層106が除去され、次に、上方はんだマスク
106aが形成される。上方はんだマスク106aは各
ボンディング・パッド102aを露出する。はんだマス
ク108は、下方はんだマスク104a及び上方はんだ
マスク106aから作られている。次に、電気めっき層
(図示せず)が、他の各素子と結合させるために、ボン
ディング・パッド102a上に形成される。電気めっき
層の材料には、金、ニッケル、あるいは他の伝導性材料
がある。
Referring to FIGS. 5 and 6, the solder resist layer 106 is irradiated with UV light. Therefore, the patterns of the wires 102 and the bonding pads 102a are transferred onto the solder resist layer 106 (that is, the solder resist layer 106 is shaped). The solder resist layer 106 is removed, and then the upper solder mask 106a is formed. Upper solder mask 106a exposes each bonding pad 102a. Solder mask 108 is made from lower solder mask 104a and upper solder mask 106a. Next, an electroplating layer (not shown) is formed on the bonding pads 102a for bonding with other components. Electroplating layer materials include gold, nickel, or other conductive materials.

【0017】図6を参照すると、破線で示された各ワイ
ヤ102の一部がはんだマスク108により覆われ、か
つ各ボンディング・パッド102aが他の素子と結合す
るために露出されている。はんだマスク108が形成さ
れた後、ボンディング・パッド領域の断面図は図5のよ
うになり、その他の領域の断面図は図4のようになる。
Referring to FIG. 6, a portion of each wire 102, indicated by a dashed line, is covered by a solder mask 108 and each bonding pad 102a is exposed for bonding with another element. After the solder mask 108 is formed, the cross-sectional view of the bonding pad region is as shown in FIG.

【0018】本発明において、下方はんだマスク及び上
方はんだマスクから成るはんだマスクは2つのプリント
段階を施すことにより形成される。まず、下方はんだマ
スクが各ワイヤ間に形成され、次に上方はんだマスクが
各ワイヤ上に形成され、かつ各ボンディング・パッドを
露出させる。はんだマスクにより、各ボンディング・パ
ッド間における望ましくない電気的結合が避けられる。
結果として、プリント回路基板の信頼性及び歩留まりが
何れも増大する。さらに、各ボンディング・パッドが露
出されるだけなので、他の素子と結合するための電気め
っき層を形成することが容易である。
In the present invention, a solder mask comprising a lower solder mask and an upper solder mask is formed by performing two printing steps. First, a lower solder mask is formed between each wire, and then an upper solder mask is formed on each wire and exposes each bonding pad. The solder mask avoids unwanted electrical coupling between each bonding pad.
As a result, both the reliability and the yield of the printed circuit board are increased. Furthermore, since each bonding pad is only exposed, it is easy to form an electroplating layer for coupling to other elements.

【0019】本発明の範囲または精神から逸脱すること
なしに、様々な変更や変形が本発明の構成に対してなし
得ることは、当業者に対して明白であろう。前述の記載
を考慮すると、前述の各クレーム及びそれらと同等のも
のの範囲内に入ると仮定するならば、本発明は本発明を
変更したもの及び変形したものを含むということを意味
している。
It will be apparent to those skilled in the art that various modifications and variations can be made to the structure of the present invention without departing from the scope or spirit of the invention. In view of the foregoing description, it is to be understood that the invention includes modifications and variations of this invention, assuming that they fall within the scope of each of the foregoing claims and their equivalents.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 ワイヤが基板上に形成されている段階を示す
本発明によるはんだマスクを形成するための方法の概略
的断面図である。
FIG. 1 is a schematic cross-sectional view of a method for forming a solder mask according to the present invention, showing a stage in which wires are being formed on a substrate.

【図2】 はんだレジスト層が形成される段階を示す本
発明によるはんだマスクを形成するための方法の概略的
断面図である。
FIG. 2 is a schematic cross-sectional view of a method for forming a solder mask according to the present invention, showing a step of forming a solder resist layer.

【図3】 はんだレジストを除去する段階を示す本発明
によるはんだマスクを形成するための方法の概略的断面
図である。
FIG. 3 is a schematic cross-sectional view of a method for forming a solder mask according to the present invention showing the step of removing a solder resist.

【図4】 さらに、はんだレジスト層が形成される段階
を示す本発明によるはんだマスクを形成するための方法
の概略的断面図である。
FIG. 4 is a schematic cross-sectional view of a method for forming a solder mask according to the present invention, further illustrating a step of forming a solder resist layer.

【図5】 ボンディング・パッドが形成された領域の断
面図である。
FIG. 5 is a cross-sectional view of a region where a bonding pad is formed.

【図6】 本発明によって形成されたはんだマスクの概
略的上面図である。
FIG. 6 is a schematic top view of a solder mask formed according to the present invention.

【符号の説明】[Explanation of symbols]

100 基板 102 ワイヤ 102a ボンディング・パッド 104 第1のはんだレジスト層 106 第2のはんだレジスト層 DESCRIPTION OF SYMBOLS 100 Substrate 102 Wire 102a Bonding pad 104 First solder resist layer 106 Second solder resist layer

Claims (27)

【特許請求の範囲】[Claims] 【請求項1】 複数のボンディング・パッドを有する複
数のワイヤを備える基板を準備する段階と、 第1のはんだレジスト層を形成して、前記複数のワイヤ
と前記基板とを覆う段階と、 前記第1のはんだレジスト層の一部を除去して、前記複
数のワイヤを露出する段階と、 第2のはんだレジスト層を形成して、前記複数のワイヤ
及び残留した前記第1のはんだレジスト層とを覆う段階
と、 前記第2のはんだレジスト層の一部を除去して、前記複
数のボンディング・パッドを露出する段階と、を備える
はんだマスクを形成するための方法。
Providing a substrate having a plurality of wires having a plurality of bonding pads; forming a first solder resist layer to cover the plurality of wires and the substrate; Removing a portion of the first solder resist layer to expose the plurality of wires; and forming a second solder resist layer to form the plurality of wires and the remaining first solder resist layer. A method for forming a solder mask, comprising: covering; and removing a portion of the second solder resist layer to expose the plurality of bonding pads.
【請求項2】 前記第1のはんだレジスト層を形成する
段階がローラコーティングを有していることを特徴とす
る請求項1記載の方法。
2. The method of claim 1, wherein forming the first solder resist layer comprises roller coating.
【請求項3】 前記第1のはんだレジスト層を形成する
段階がカーテンコーティングを有していることを特徴と
する請求項1記載の方法。
3. The method of claim 1, wherein forming the first solder resist layer comprises curtain coating.
【請求項4】 前記第1のはんだレジスト層を形成する
段階がスクリーンプリントを有していることを特徴とす
る請求項1記載の方法。
4. The method of claim 1, wherein forming the first solder resist layer comprises screen printing.
【請求項5】 前記第1のはんだレジスト層を形成する
段階がディップを有していることを特徴とする請求項1
記載の方法。
5. The method according to claim 1, wherein the step of forming the first solder resist layer has a dip.
The described method.
【請求項6】 前記第1のはんだレジスト層を形成する
段階がドライフィルムを有していることを特徴とする請
求項1記載の方法。
6. The method of claim 1, wherein forming the first solder resist layer comprises a dry film.
【請求項7】 前記第1のはんだレジスト層の一部を除
去する段階が機械的研磨を有していることを特徴とする
請求項1記載の方法。
7. The method of claim 1, wherein removing a portion of the first solder resist layer comprises mechanical polishing.
【請求項8】 前記第1のはんだレジスト層がUVタイ
プのはんだレジストを有していることを特徴とする請求
項1記載の方法。
8. The method of claim 1, wherein said first solder resist layer comprises a UV type solder resist.
【請求項9】 前記第1のはんだレジスト層の一部が除
去される前に、前硬化工程が施されることを特徴とする
請求項8記載の方法。
9. The method of claim 8, wherein a pre-curing step is performed before removing a portion of the first solder resist layer.
【請求項10】 前記第1のはんだレジスト層の一部を
除去する段階が現像装置を有していることを特徴とする
請求項8記載の方法。
10. The method of claim 8, wherein removing a portion of the first solder resist layer comprises a developing device.
【請求項11】 前記第2のはんだレジスト層が形成さ
れる前に、前記第1のはんだレジスト層がUV光線によ
り照射されることを特徴とする請求項8記載の方法。
11. The method according to claim 8, wherein the first solder resist layer is irradiated with UV light before the second solder resist layer is formed.
【請求項12】 前記第2のはんだレジストを形成する
段階がローラコーティングを有していることを特徴とす
る請求項1記載の方法。
12. The method of claim 1, wherein forming the second solder resist comprises a roller coating.
【請求項13】 前記第2のはんだレジスト層を形成す
る段階がカーテンコーティングを有していることを特徴
とする請求項1記載の方法。
13. The method of claim 1, wherein forming the second solder resist layer comprises curtain coating.
【請求項14】 前記第2のはんだレジスト層を形成す
る段階がスクリーンプリントを有していることを特徴と
する請求項1記載の方法。
14. The method of claim 1, wherein forming the second solder resist layer comprises screen printing.
【請求項15】 前記第2のはんだレジスト層を形成す
る段階がディップを有していることを特徴とする請求項
1記載の方法。
15. The method of claim 1, wherein forming the second solder resist layer comprises a dip.
【請求項16】 前記第2のはんだレジスト層を形成す
る段階がドライフィルムを有していることを特徴とする
請求項1記載の方法。
16. The method of claim 1, wherein said step of forming a second solder resist layer comprises a dry film.
【請求項17】 前記第2のはんだレジスト層がUVタ
イプのはんだレジストを有していることを特徴とする請
求項1記載の方法。
17. The method of claim 1, wherein said second solder resist layer comprises a UV type solder resist.
【請求項18】 前記第2のはんだレジスト層が形成さ
れた後に、 前記第2のはんだレジスト層を前硬化する段階と、 該第2のはんだレジスト層を照射するためにUV光線を
使用する段階と、をさらに備えることを特徴とする請求
項17記載の方法。
18. A step of pre-curing the second solder resist layer after the second solder resist layer is formed, and using UV light to irradiate the second solder resist layer. 18. The method of claim 17, further comprising:
【請求項19】 前記第2のはんだレジスト層を除去す
る段階が現像装置を有することを特徴とする請求項17
記載の方法。
19. The method of claim 17, wherein the step of removing the second solder resist layer comprises a developing device.
The described method.
【請求項20】 複数のワイヤ間に下方はんだマスクを
形成する段階と、 前記複数のワイヤと前記下方はんだマスクとを覆うため
に、ボンディング・パッドが露出される上方はんだマス
クを形成する段階と、を備えるボンディング・パッドを
有する複数のワイヤを備える基板に作用されるはんだマ
スクを形成するための方法。
20. Forming a lower solder mask between a plurality of wires; forming an upper solder mask exposing a bonding pad to cover the plurality of wires and the lower solder mask; A method for forming a solder mask applied to a substrate comprising a plurality of wires having bonding pads comprising:
【請求項21】 前記下方はんだマスクを形成する段階
が、 第1のはんだレジスト層を形成して、前記複数のワイヤ
と前記基板とを覆う段階と、 前記第1のはんだレジスト層の一部を除去して、前記ワ
イヤを露出させる段階と、を備える請求項20記載の方
法。
21. A step of forming the lower solder mask, comprising: forming a first solder resist layer to cover the plurality of wires and the substrate; and forming a part of the first solder resist layer. Removing the wire to expose the wire.
【請求項22】 前記第1のはんだレジスト層の一部を
除去する段階が機械的研磨を有していることを特徴とす
る請求項21記載の方法。
22. The method of claim 21, wherein removing a portion of the first solder resist layer comprises mechanical polishing.
【請求項23】 前記第1のはんだレジスト層がUVタ
イプのはんだレジストを有していることを特徴とする請
求項21記載の方法。
23. The method according to claim 21, wherein said first solder resist layer comprises a UV type solder resist.
【請求項24】 前記第1のはんだレジスト層の一部を
除去する段階が現像装置を有していることを特徴とする
請求項20記載の方法。
24. The method of claim 20, wherein removing a portion of the first solder resist layer comprises a developing device.
【請求項25】 前記上方はんだマスクを形成する段階
が、第2のはんだレジスト層を形成して、前記複数のワ
イヤと前記下方はんだマスクとを覆う段階と、 前記第2のはんだレジスト層の一部を除去して、前記複
数のボンディング・パッドを露出する段階と、を備える
ことを特徴とする請求項20記載の方法。
25. The method of claim 25, wherein forming the upper solder mask comprises forming a second solder resist layer to cover the plurality of wires and the lower solder mask. 21. The method of claim 20, further comprising: removing a portion to expose the plurality of bonding pads.
【請求項26】 前記第2のはんだレジスト層がUVタ
イプのはんだレジストを有していることを特徴とする請
求項25記載の方法。
26. The method according to claim 25, wherein said second solder resist layer comprises a UV type solder resist.
【請求項27】 前記第2のはんだレジスト層の一部を
除去する段階が、 UV光線により第2のはんだレジスト層をパターニング
する段階と、 現像装置により前記第2のはんだレジストの一部を除去
する段階と、を備えることを請求項26記載の方法。
27. The step of removing a part of the second solder resist layer, the step of patterning the second solder resist layer by UV light; and the step of removing a part of the second solder resist by a developing device. 27. The method of claim 26, comprising:
JP11177411A 1999-05-19 1999-06-23 Solder mask forming method Pending JP2000340931A (en)

Applications Claiming Priority (2)

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