JP2000307663A - 位相変動発生回路、及び位相変動発生方法 - Google Patents
位相変動発生回路、及び位相変動発生方法Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
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- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L27/2035—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using a single or unspecified number of carriers
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- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 本発明の課題は、ＰＬＬ回路のように位相変
動の最大可変量が位相比較周波数の範囲で制限されるこ
となく、任意の位相変動を発生させることができる位相
変動発生回路、及び位相変動発生方法を提供することで
ある。 【解決手段】 制御部６５内のシフトレジスタ６５３か
ら出力される８ビットのパラレルカウント値を位相変調
信号としてマルチプレクサ５に入力させることにより、
通常は１／８分周カウンタとして動作するが、アップカ
ウントにより“１”の値がシフトされた８ビットパラレ
ルデータがシフトレジスタ６５３からマルチプレクサ５
に入力されることになり、１回だけその分周比は１／９
となり、マルチプレクサ５の出力は１クロックだけ位相
が進んだ位相変動信号として位相検出器２に出力され
る。
動の最大可変量が位相比較周波数の範囲で制限されるこ
となく、任意の位相変動を発生させることができる位相
変動発生回路、及び位相変動発生方法を提供することで
ある。 【解決手段】 制御部６５内のシフトレジスタ６５３か
ら出力される８ビットのパラレルカウント値を位相変調
信号としてマルチプレクサ５に入力させることにより、
通常は１／８分周カウンタとして動作するが、アップカ
ウントにより“１”の値がシフトされた８ビットパラレ
ルデータがシフトレジスタ６５３からマルチプレクサ５
に入力されることになり、１回だけその分周比は１／９
となり、マルチプレクサ５の出力は１クロックだけ位相
が進んだ位相変動信号として位相検出器２に出力され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、高速デジタル通信
方式に対応する伝送装置や基幹網における伝送品質を測
定する際に好適な位相変動発生回路、及び位相変動発生
方法に関する。
方式に対応する伝送装置や基幹網における伝送品質を測
定する際に好適な位相変動発生回路、及び位相変動発生
方法に関する。
【０００２】
【従来の技術】近時、情報通信の需要の急増に伴い、伝
送速度の高速化と伝送容量の大容量化に対応する通信技
術の開発が急務となっている。このような通信技術を評
価するための測定技術の確立も要望されており、高速デ
ジタル通信方式に対応する伝送装置や基幹網等の伝送系
における伝送品質を評価する測定としては、例えば、そ
の伝送系において発生する位相のゆらぎ成分であるジッ
タ（高周波数成分）やワンダ（低周波数成分）を検出す
る位相差測定が行われている。
送速度の高速化と伝送容量の大容量化に対応する通信技
術の開発が急務となっている。このような通信技術を評
価するための測定技術の確立も要望されており、高速デ
ジタル通信方式に対応する伝送装置や基幹網等の伝送系
における伝送品質を評価する測定としては、例えば、そ
の伝送系において発生する位相のゆらぎ成分であるジッ
タ（高周波数成分）やワンダ（低周波数成分）を検出す
る位相差測定が行われている。
【０００３】また、高速デジタル通信方式に対応する伝
送系に利用される伝送装置や基幹網等の装置のクロック
系を評価するために、評価対象となる装置に入力する送
信データ信号に位相変動を与える必要があり、従来は、
ＰＬＬ回路を利用して送信データ信号を生成する送信ク
ロック信号に位相変動である上記ジッタやワンダを与え
ていた。
送系に利用される伝送装置や基幹網等の装置のクロック
系を評価するために、評価対象となる装置に入力する送
信データ信号に位相変動を与える必要があり、従来は、
ＰＬＬ回路を利用して送信データ信号を生成する送信ク
ロック信号に位相変動である上記ジッタやワンダを与え
ていた。
【０００４】従来のＰＬＬ回路を利用して位相変動を与
える位相変動発生回路１００の回路構成例を図５に示
す。図５に示す位相変動発生回路１００では、１段目の
ＰＬＬ回路１０１が、３２ＫＨｚ（キロヘルツ）の入力
信号を、その周波数を２７０倍して８．６４ＭＨｚ（メ
ガヘルツ）の信号を出力し、２段目のＰＬＬ回路１０２
が、ＰＬＬ回路１０１から入力された８．６４ＭＨｚの
信号の周波数を更に２８８倍して２４８８．３２ＭＨｚ
の信号を出力するように構成されている。
える位相変動発生回路１００の回路構成例を図５に示
す。図５に示す位相変動発生回路１００では、１段目の
ＰＬＬ回路１０１が、３２ＫＨｚ（キロヘルツ）の入力
信号を、その周波数を２７０倍して８．６４ＭＨｚ（メ
ガヘルツ）の信号を出力し、２段目のＰＬＬ回路１０２
が、ＰＬＬ回路１０１から入力された８．６４ＭＨｚの
信号の周波数を更に２８８倍して２４８８．３２ＭＨｚ
の信号を出力するように構成されている。
【０００５】そして、この２４８８．３２ＭＨｚの出力
信号に対して、位相変動を与える回路構成はＰＬＬ回路
１０１内に含まれており、その回路構成を図６に示す。
図６に示すＰＬＬ回路１０１は、位相検出器（ＰＤ）１
１１と、抵抗Ｒ１、Ｒ２による加算回路１１２及び抵抗
Ｒ３、コンデンサＣ１を接続した反転増幅器１１３によ
り構成されたループフィルタ回路１１４と、電圧制御発
振器（ＶＣＯ）１１５と、分周器１１６とにより構成さ
れている。
信号に対して、位相変動を与える回路構成はＰＬＬ回路
１０１内に含まれており、その回路構成を図６に示す。
図６に示すＰＬＬ回路１０１は、位相検出器（ＰＤ）１
１１と、抵抗Ｒ１、Ｒ２による加算回路１１２及び抵抗
Ｒ３、コンデンサＣ１を接続した反転増幅器１１３によ
り構成されたループフィルタ回路１１４と、電圧制御発
振器（ＶＣＯ）１１５と、分周器１１６とにより構成さ
れている。
【０００６】位相検出器（ＰＤ）１１１は、基準クロッ
クとなる入力信号（３２ＫＨｚ）と分周器１１６から入
力された分周信号との位相差を検出して、その位相差に
相当するパルス幅の位相差信号をループフィルタ回路１
１４に出力し、ループフィルタ回路１１４は、抵抗Ｒ２
に位相変動信号（正弦波による変調信号）が入力されな
い場合は、抵抗Ｒ１を介して入力された位相差信号を反
転増幅して電圧制御発振器１１５に出力し、電圧制御発
振器１１５は、反転増幅器１１３から入力された反転増
幅信号の電圧変動に応じて、その出力信号の周波数を
８．６４ＭＨｚに維持する。
クとなる入力信号（３２ＫＨｚ）と分周器１１６から入
力された分周信号との位相差を検出して、その位相差に
相当するパルス幅の位相差信号をループフィルタ回路１
１４に出力し、ループフィルタ回路１１４は、抵抗Ｒ２
に位相変動信号（正弦波による変調信号）が入力されな
い場合は、抵抗Ｒ１を介して入力された位相差信号を反
転増幅して電圧制御発振器１１５に出力し、電圧制御発
振器１１５は、反転増幅器１１３から入力された反転増
幅信号の電圧変動に応じて、その出力信号の周波数を
８．６４ＭＨｚに維持する。
【０００７】すなわち、ＰＬＬ回路１０１は、電圧制御
発振器１１５の出力信号を分周器１１６にも出力し、分
周器１１６により１／２７０に分周された分周信号を位
相検出器１１１に帰還入力させることにより、その位相
変動分を常に補正して出力信号の周波数を一定に維持す
るように構成されている。
発振器１１５の出力信号を分周器１１６にも出力し、分
周器１１６により１／２７０に分周された分周信号を位
相検出器１１１に帰還入力させることにより、その位相
変動分を常に補正して出力信号の周波数を一定に維持す
るように構成されている。
【０００８】また、ループフィルタ回路１１４におい
て、抵抗Ｒ２に位相変動信号（正弦波による変調信号）
が入力された場合は、その入力時点における電圧振幅が
位相成分として抵抗Ｒ１に入力された位相差信号が積分
された電圧に加算されて、反転増幅器１１３から出力さ
れて電圧制御発振器１１５の出力周波数を変動させる
が、電圧制御発振器１１５の出力は分周器１１６により
１／２７０に分周されて位相検出器１１１に帰還入力さ
れることにより、抵抗Ｒ１に入力される位相差信号は抵
抗Ｒ２に入力した電圧を打ち消すようにＰＬＬ回路１０
１を動作させる。その結果、位相検出器１１１に入力さ
れる基準クロック信号と帰還クロック信号の位相差は、
抵抗Ｒ２に入力される電圧に比例した値となるため、電
圧制御発振器１１５からは、抵抗Ｒ２に入力される電圧
で制御された位相差を含んだ出力信号が出力される。
て、抵抗Ｒ２に位相変動信号（正弦波による変調信号）
が入力された場合は、その入力時点における電圧振幅が
位相成分として抵抗Ｒ１に入力された位相差信号が積分
された電圧に加算されて、反転増幅器１１３から出力さ
れて電圧制御発振器１１５の出力周波数を変動させる
が、電圧制御発振器１１５の出力は分周器１１６により
１／２７０に分周されて位相検出器１１１に帰還入力さ
れることにより、抵抗Ｒ１に入力される位相差信号は抵
抗Ｒ２に入力した電圧を打ち消すようにＰＬＬ回路１０
１を動作させる。その結果、位相検出器１１１に入力さ
れる基準クロック信号と帰還クロック信号の位相差は、
抵抗Ｒ２に入力される電圧に比例した値となるため、電
圧制御発振器１１５からは、抵抗Ｒ２に入力される電圧
で制御された位相差を含んだ出力信号が出力される。
【０００９】このＰＬＬ回路１０１の構成により、位相
変動発生回路１００では、その出力信号にワンダを発生
させることを可能にしている。
変動発生回路１００では、その出力信号にワンダを発生
させることを可能にしている。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のＰＬＬ回路により構成された位相変動発生回路１０
０にあっては、ループフィルタ回路１１４に含まれたア
ナログ的な加算回路によってワンダを発生させる位相変
動を加算する回路構成になっていたため、その位相変動
の最大可変量はＰＬＬ回路１０１の位相比較周波数の範
囲で決定されるため、入力信号を３２ＫＨｚ程度の低い
周波数に設定するＰＬＬ回路１０１が必要となり、その
位相変動量を自由に設定することができないという問題
があった。
来のＰＬＬ回路により構成された位相変動発生回路１０
０にあっては、ループフィルタ回路１１４に含まれたア
ナログ的な加算回路によってワンダを発生させる位相変
動を加算する回路構成になっていたため、その位相変動
の最大可変量はＰＬＬ回路１０１の位相比較周波数の範
囲で決定されるため、入力信号を３２ＫＨｚ程度の低い
周波数に設定するＰＬＬ回路１０１が必要となり、その
位相変動量を自由に設定することができないという問題
があった。
【００１１】このため、例えば、ＩＴＵ−Ｔ（国際電気
通信連合）勧告のＯ．１７１，２で規定されたＳＤＨ
（Synchronuos Digital Hierarchy：同期デジタル・ハ
イアラーキ）の２．５ＧＨｚのビットレートに対応させ
る伝送系においては、５７６００ＵＩ（ユニットインタ
ーバル）という非常に大きなワンダを評価対象の装置に
与える必要があるが、上記従来のＰＬＬ回路により構成
された位相変動発生回路１００では、位相変動の最大可
変量が位相比較器１０１の位相比較可能な周波数の範囲
で制限されるため、ループフィルタ回路１１４に含まれ
た加算回路に加算する変調信号の振幅も制限されること
になり、非常に大きなワンダを発生させることは困難で
あった。
通信連合）勧告のＯ．１７１，２で規定されたＳＤＨ
（Synchronuos Digital Hierarchy：同期デジタル・ハ
イアラーキ）の２．５ＧＨｚのビットレートに対応させ
る伝送系においては、５７６００ＵＩ（ユニットインタ
ーバル）という非常に大きなワンダを評価対象の装置に
与える必要があるが、上記従来のＰＬＬ回路により構成
された位相変動発生回路１００では、位相変動の最大可
変量が位相比較器１０１の位相比較可能な周波数の範囲
で制限されるため、ループフィルタ回路１１４に含まれ
た加算回路に加算する変調信号の振幅も制限されること
になり、非常に大きなワンダを発生させることは困難で
あった。
【００１２】本発明の課題は、ＰＬＬ回路のように位相
変動の最大可変量が位相比較周波数の範囲で制限される
ことなく、任意の位相変動を発生させることができる位
相変動発生回路、及び位相変動発生方法を提供すること
である。
変動の最大可変量が位相比較周波数の範囲で制限される
ことなく、任意の位相変動を発生させることができる位
相変動発生回路、及び位相変動発生方法を提供すること
である。
【００１３】
【課題を解決するための手段】請求項１記載の発明は、
基準クロック信号と帰還クロック信号との位相差を検出
して位相差信号を出力する位相検出回路（例えば、位相
検出器２）と、この位相検出回路から出力された位相差
信号を所定の電圧信号に変換する変換回路（例えば、ル
ープフィルタ回路３）と、この変換回路から出力された
電圧信号の電圧値に応じて所定の発振周波数のクロック
信号を出力する電圧制御発振回路（例えば、電圧制御発
振器４）と、前記帰還クロック信号の位相を変動させる
変調制御信号を生成する変調信号発生回路（例えば、変
調信号発生部６）と、前記電圧制御発振回路から出力さ
れたクロック信号のクロックタイミングで動作し、前記
変調信号発生回路から出力された変調制御信号を多重化
することにより帰還クロック信号を前記位相検出回路に
出力する分周回路（例えば、マルチプレクサ５）と、を
備えたことを特徴としている。
基準クロック信号と帰還クロック信号との位相差を検出
して位相差信号を出力する位相検出回路（例えば、位相
検出器２）と、この位相検出回路から出力された位相差
信号を所定の電圧信号に変換する変換回路（例えば、ル
ープフィルタ回路３）と、この変換回路から出力された
電圧信号の電圧値に応じて所定の発振周波数のクロック
信号を出力する電圧制御発振回路（例えば、電圧制御発
振器４）と、前記帰還クロック信号の位相を変動させる
変調制御信号を生成する変調信号発生回路（例えば、変
調信号発生部６）と、前記電圧制御発振回路から出力さ
れたクロック信号のクロックタイミングで動作し、前記
変調信号発生回路から出力された変調制御信号を多重化
することにより帰還クロック信号を前記位相検出回路に
出力する分周回路（例えば、マルチプレクサ５）と、を
備えたことを特徴としている。
【００１４】この請求項１記載の発明の位相変動発生回
路によれば、位相検出回路が、基準クロック信号と帰還
クロック信号との位相差を検出して位相差信号を出力
し、変換回路が、この位相検出回路から出力された位相
差信号を所定の電圧信号に変換し、電圧制御発振回路
が、この変換回路から出力された電圧信号の電圧値に応
じて所定の発振周波数のクロック信号を出力し、変調信
号発生回路が、前記帰還クロック信号の位相を変動させ
る変調制御信号を生成し、分周回路が、前記電圧制御発
振回路から出力されたクロック信号のクロックタイミン
グで動作し、前記変調信号発生回路から出力された変調
制御信号を多重化することにより帰還クロック信号を前
記位相検出回路に出力する。
路によれば、位相検出回路が、基準クロック信号と帰還
クロック信号との位相差を検出して位相差信号を出力
し、変換回路が、この位相検出回路から出力された位相
差信号を所定の電圧信号に変換し、電圧制御発振回路
が、この変換回路から出力された電圧信号の電圧値に応
じて所定の発振周波数のクロック信号を出力し、変調信
号発生回路が、前記帰還クロック信号の位相を変動させ
る変調制御信号を生成し、分周回路が、前記電圧制御発
振回路から出力されたクロック信号のクロックタイミン
グで動作し、前記変調信号発生回路から出力された変調
制御信号を多重化することにより帰還クロック信号を前
記位相検出回路に出力する。
【００１５】請求項４記載の発明は、基準クロック信号
と帰還クロック信号との位相差を検出して位相差信号を
出力する位相検出工程と、この位相検出工程により出力
された位相差信号を所定の電圧信号に変換する変換工程
と、この変換工程により出力された電圧信号の電圧値に
応じて所定の発振周波数のクロック信号を出力する電圧
制御発振工程と、前記帰還クロック信号の位相を変動さ
せる変調制御信号を生成する変調信号発生工程と、前記
電圧制御発振工程により出力されたクロック信号のクロ
ックタイミングで動作し、前記変調信号発生工程により
出力された変調制御信号を多重化することにより帰還ク
ロック信号を出力する分周工程と、を含むことを特徴と
している。
と帰還クロック信号との位相差を検出して位相差信号を
出力する位相検出工程と、この位相検出工程により出力
された位相差信号を所定の電圧信号に変換する変換工程
と、この変換工程により出力された電圧信号の電圧値に
応じて所定の発振周波数のクロック信号を出力する電圧
制御発振工程と、前記帰還クロック信号の位相を変動さ
せる変調制御信号を生成する変調信号発生工程と、前記
電圧制御発振工程により出力されたクロック信号のクロ
ックタイミングで動作し、前記変調信号発生工程により
出力された変調制御信号を多重化することにより帰還ク
ロック信号を出力する分周工程と、を含むことを特徴と
している。
【００１６】この請求項４記載の発明の位相変動発生方
法によれば、位相検出工程により基準クロック信号と帰
還クロック信号との位相差を検出して位相差信号を出力
し、変換工程により位相検出工程により出力された位相
差信号を所定の電圧信号に変換し、電圧制御発振工程に
より変換工程により出力された電圧信号の電圧値に応じ
て所定の発振周波数のクロック信号を出力し、変調信号
発生工程により前記帰還クロック信号の位相を変動させ
る変調制御信号を生成し、分周工程により前記電圧制御
発振工程により出力されたクロック信号のクロックタイ
ミングで動作し、前記変調信号発生工程により出力され
た変調制御信号を多重化することにより帰還クロック信
号を出力する。
法によれば、位相検出工程により基準クロック信号と帰
還クロック信号との位相差を検出して位相差信号を出力
し、変換工程により位相検出工程により出力された位相
差信号を所定の電圧信号に変換し、電圧制御発振工程に
より変換工程により出力された電圧信号の電圧値に応じ
て所定の発振周波数のクロック信号を出力し、変調信号
発生工程により前記帰還クロック信号の位相を変動させ
る変調制御信号を生成し、分周工程により前記電圧制御
発振工程により出力されたクロック信号のクロックタイ
ミングで動作し、前記変調信号発生工程により出力され
た変調制御信号を多重化することにより帰還クロック信
号を出力する。
【００１７】したがって、位相検出における比較周波数
範囲に制限されることなく、出力するクロック信号の位
相を自由に変動させることができる。
範囲に制限されることなく、出力するクロック信号の位
相を自由に変動させることができる。
【００１８】また、この場合、請求項２に記載する発明
のように、請求項１記載の位相変動発生回路において、
前記変調信号発生回路は、所定周波数で所定振幅の正弦
波信号を発生する信号源（例えば、ＤＤＳ６１、Ｄ／Ａ
コンバータ６２、乗算器６３）と、この信号源から出力
された正弦波信号を所定タイミングでサンプリングして
所定のデジタル信号に変換するＡ／Ｄ変換回路（例え
ば、Ａ／Ｄコンバータ６４）と、このＡ／Ｄ変換回路か
ら出力されたデジタル信号を巡回シフトするパラレルビ
ット構成の変調制御信号に変換して出力するビットシフ
ト回路（例えば、制御部６５）と、を備え、前記分周回
路は、前記ビットシフト回路から出力されたパラレルビ
ット構成の変調制御信号を多重化してシリアルビット構
成の帰還クロック信号に変換するとともに、該変調制御
信号におけるビット列のシフト状態に応じて該帰還クロ
ック信号のシリアルビットの位相をシフトさせることが
有効である。
のように、請求項１記載の位相変動発生回路において、
前記変調信号発生回路は、所定周波数で所定振幅の正弦
波信号を発生する信号源（例えば、ＤＤＳ６１、Ｄ／Ａ
コンバータ６２、乗算器６３）と、この信号源から出力
された正弦波信号を所定タイミングでサンプリングして
所定のデジタル信号に変換するＡ／Ｄ変換回路（例え
ば、Ａ／Ｄコンバータ６４）と、このＡ／Ｄ変換回路か
ら出力されたデジタル信号を巡回シフトするパラレルビ
ット構成の変調制御信号に変換して出力するビットシフ
ト回路（例えば、制御部６５）と、を備え、前記分周回
路は、前記ビットシフト回路から出力されたパラレルビ
ット構成の変調制御信号を多重化してシリアルビット構
成の帰還クロック信号に変換するとともに、該変調制御
信号におけるビット列のシフト状態に応じて該帰還クロ
ック信号のシリアルビットの位相をシフトさせることが
有効である。
【００１９】この請求項２記載の発明の位相変動発生回
路によれば、前記変調信号発生回路では、信号源が、所
定周波数で所定振幅の正弦波信号を発生し、Ａ／Ｄ変換
回路が、この信号源から出力された正弦波信号を所定タ
イミングでサンプリングして所定のデジタル信号に変換
し、ビットシフト回路が、このＡ／Ｄ変換回路から出力
されたデジタル信号を巡回シフトするパラレルビット構
成の変調制御信号に変換して出力し、前記分周回路で
は、前記ビットシフト回路から出力されたパラレルビッ
ト構成の変調制御信号を多重化してシリアルビット構成
の帰還クロック信号に変換するとともに、該変調制御信
号におけるビット列のシフト状態に応じて該帰還クロッ
ク信号のシリアルビットの位相をシフトさせる。
路によれば、前記変調信号発生回路では、信号源が、所
定周波数で所定振幅の正弦波信号を発生し、Ａ／Ｄ変換
回路が、この信号源から出力された正弦波信号を所定タ
イミングでサンプリングして所定のデジタル信号に変換
し、ビットシフト回路が、このＡ／Ｄ変換回路から出力
されたデジタル信号を巡回シフトするパラレルビット構
成の変調制御信号に変換して出力し、前記分周回路で
は、前記ビットシフト回路から出力されたパラレルビッ
ト構成の変調制御信号を多重化してシリアルビット構成
の帰還クロック信号に変換するとともに、該変調制御信
号におけるビット列のシフト状態に応じて該帰還クロッ
ク信号のシリアルビットの位相をシフトさせる。
【００２０】また、この場合、請求項５に記載する発明
のように、請求項４記載の位相変動発生方法において、
前記変調信号発生工程は、所定周波数で所定振幅の正弦
波信号を発生する信号発生工程と、この信号発生工程に
より出力された正弦波信号を所定タイミングでサンプリ
ングして所定のデジタル信号に変換するＡ／Ｄ変換工程
と、このＡ／Ｄ変換工程により出力されたデジタル信号
を巡回シフトするパラレルビット構成の変調制御信号に
変換して出力するビットシフト工程と、を含み、前記分
周工程は、前記ビットシフト工程により出力されたパラ
レルビット構成の変調制御信号を多重化してシリアルビ
ット構成の帰還クロック信号に変換するとともに、該変
調制御信号におけるビット列のシフト状態に応じて該帰
還クロック信号のシリアルビットの位相をシフトさせる
ことが有効である。
のように、請求項４記載の位相変動発生方法において、
前記変調信号発生工程は、所定周波数で所定振幅の正弦
波信号を発生する信号発生工程と、この信号発生工程に
より出力された正弦波信号を所定タイミングでサンプリ
ングして所定のデジタル信号に変換するＡ／Ｄ変換工程
と、このＡ／Ｄ変換工程により出力されたデジタル信号
を巡回シフトするパラレルビット構成の変調制御信号に
変換して出力するビットシフト工程と、を含み、前記分
周工程は、前記ビットシフト工程により出力されたパラ
レルビット構成の変調制御信号を多重化してシリアルビ
ット構成の帰還クロック信号に変換するとともに、該変
調制御信号におけるビット列のシフト状態に応じて該帰
還クロック信号のシリアルビットの位相をシフトさせる
ことが有効である。
【００２１】この請求項５記載の発明の位相変動発生方
法によれば、前記変調信号発生工程では、信号発生工程
により所定周波数で所定振幅の正弦波信号を発生し、Ａ
／Ｄ変換工程により信号発生工程により出力された正弦
波信号を所定タイミングでサンプリングして所定のデジ
タル信号に変換し、ビットシフト工程によりＡ／Ｄ変換
工程により出力されたデジタル信号を巡回シフトするパ
ラレルビット構成の変調制御信号に変換して出力し、前
記分周工程では、前記ビットシフト工程により出力され
たパラレルビット構成の変調制御信号を多重化してシリ
アルビット構成の帰還クロック信号に変換するととも
に、該変調制御信号におけるビット列のシフト状態に応
じて該帰還クロック信号のシリアルビットの位相をシフ
トさせる。
法によれば、前記変調信号発生工程では、信号発生工程
により所定周波数で所定振幅の正弦波信号を発生し、Ａ
／Ｄ変換工程により信号発生工程により出力された正弦
波信号を所定タイミングでサンプリングして所定のデジ
タル信号に変換し、ビットシフト工程によりＡ／Ｄ変換
工程により出力されたデジタル信号を巡回シフトするパ
ラレルビット構成の変調制御信号に変換して出力し、前
記分周工程では、前記ビットシフト工程により出力され
たパラレルビット構成の変調制御信号を多重化してシリ
アルビット構成の帰還クロック信号に変換するととも
に、該変調制御信号におけるビット列のシフト状態に応
じて該帰還クロック信号のシリアルビットの位相をシフ
トさせる。
【００２２】したがって、位相比較周波数に関係なく任
意な位相変動を出力信号に与えることが可能になり、例
えば、非常に大きなワンダを高速ビットレートの伝送系
に与えることが可能になる。
意な位相変動を出力信号に与えることが可能になり、例
えば、非常に大きなワンダを高速ビットレートの伝送系
に与えることが可能になる。
【００２３】また、請求項３に記載する発明のように、
請求項１あるいは２記載の位相変動発生回路において、
前記分周回路は、マルチプレクサにより構成したことに
より、位相可変量を位相検出回路に入力される基準クロ
ック信号に基づく位相比較周波数と関係なく設定できる
ため、帰還クロック信号の分周比を従来のＰＬＬ回路よ
りも小さく設定でき、位相変動発生回路の設計が容易に
なる。
請求項１あるいは２記載の位相変動発生回路において、
前記分周回路は、マルチプレクサにより構成したことに
より、位相可変量を位相検出回路に入力される基準クロ
ック信号に基づく位相比較周波数と関係なく設定できる
ため、帰還クロック信号の分周比を従来のＰＬＬ回路よ
りも小さく設定でき、位相変動発生回路の設計が容易に
なる。
【００２４】
【発明の実施の形態】以下、図を参照して本発明の実施
の形態を詳細に説明する。図１〜図４は、本発明を適用
した位相変動発生回路の一実施の形態を示す図である。
の形態を詳細に説明する。図１〜図４は、本発明を適用
した位相変動発生回路の一実施の形態を示す図である。
【００２５】まず、構成を説明する。図１は、本実施の
形態における位相変動発生回路１の回路構成を示すブロ
ック図である。図１において、位相変動発生回路１は、
位相検出器（ＰＤ）２、ループフィルタ回路（ＬＦ）
３、電圧制御発振器（ＶＣＯ）４、マルチプレクサ（Ｍ
ＵＸ）５、及び変調信号発生部６により構成されたＰＬ
Ｌ回路である。
形態における位相変動発生回路１の回路構成を示すブロ
ック図である。図１において、位相変動発生回路１は、
位相検出器（ＰＤ）２、ループフィルタ回路（ＬＦ）
３、電圧制御発振器（ＶＣＯ）４、マルチプレクサ（Ｍ
ＵＸ）５、及び変調信号発生部６により構成されたＰＬ
Ｌ回路である。
【００２６】位相検出器（ＰＤ）２は、入力信号（３１
１．０４ＭＨｚのクロック信号）とマルチプレクサ５か
ら入力された位相変動信号との位相差を検出して、その
位相差に相当するパルス幅の位相差信号をループフィル
タ回路３に出力する。
１．０４ＭＨｚのクロック信号）とマルチプレクサ５か
ら入力された位相変動信号との位相差を検出して、その
位相差に相当するパルス幅の位相差信号をループフィル
タ回路３に出力する。
【００２７】ループフィルタ回路３は、位相検出器２か
ら入力された位相差信号を積分して、位相差に応じた所
定の電圧信号を電圧制御発振器４に出力する。
ら入力された位相差信号を積分して、位相差に応じた所
定の電圧信号を電圧制御発振器４に出力する。
【００２８】電圧制御発振器４は、ループフィルタ回路
３から入力された電圧信号の電圧変動に応じて、その出
力信号の周波数を２４８８．３２ＭＨｚに維持する。
３から入力された電圧信号の電圧変動に応じて、その出
力信号の周波数を２４８８．３２ＭＨｚに維持する。
【００２９】マルチプレクサ５は、電圧制御発振器４か
ら入力される出力信号の周波数を基準クロックとして動
作し、変調信号発生部６から入力される８ビットパラレ
ルのビットデータを８ビットのシリアルデータに多重化
し、位相変動信号として位相検出器２に出力する。すな
わち、本実施の形態では、マルチプレクサ５を１／８の
分周カウンタとして動作させる。
ら入力される出力信号の周波数を基準クロックとして動
作し、変調信号発生部６から入力される８ビットパラレ
ルのビットデータを８ビットのシリアルデータに多重化
し、位相変動信号として位相検出器２に出力する。すな
わち、本実施の形態では、マルチプレクサ５を１／８の
分周カウンタとして動作させる。
【００３０】変調信号発生部６は、図２に示すように、
ダイレクトデジタルシンセサイザ（以下、ＤＤＳとい
う）６１、Ｄ／Ａコンバータ６２、乗算器６３、Ａ／Ｄ
コンバータ６４、及び制御部６５により構成されてい
る。
ダイレクトデジタルシンセサイザ（以下、ＤＤＳとい
う）６１、Ｄ／Ａコンバータ６２、乗算器６３、Ａ／Ｄ
コンバータ６４、及び制御部６５により構成されてい
る。
【００３１】ＤＤＳ６１は、例えば、３２ビットの分解
能を持ち、（２32÷１０6 ）Ｈｚのクロックで動作可能
なものを使用すると、その動作クロックの１／１０であ
るおよそ４００ＫＨｚから１μＨｚまでの正弦波信号を
１μＨｚの設定分解能で乗算器６３に出力する。
能を持ち、（２32÷１０6 ）Ｈｚのクロックで動作可能
なものを使用すると、その動作クロックの１／１０であ
るおよそ４００ＫＨｚから１μＨｚまでの正弦波信号を
１μＨｚの設定分解能で乗算器６３に出力する。
【００３２】Ｄ／Ａコンバータ６２は、ＤＤＳ６１から
出力される正弦波信号に所望の電圧振幅を与えるための
電圧信号を生成して乗算器６３に出力する。
出力される正弦波信号に所望の電圧振幅を与えるための
電圧信号を生成して乗算器６３に出力する。
【００３３】乗算器６３は、ＤＤＳ６１から入力された
正弦波信号にＤ／Ａコンバータ６２から入力された電圧
信号を乗算して所定電圧振幅の正弦波信号としてＡ／Ｄ
コンバータ６４に出力する。
正弦波信号にＤ／Ａコンバータ６２から入力された電圧
信号を乗算して所定電圧振幅の正弦波信号としてＡ／Ｄ
コンバータ６４に出力する。
【００３４】Ａ／Ｄコンバータ６４は、例えば、１６ビ
ットの分解能を持ったものを使用すると、乗算器６３か
ら入力された所定電圧振幅の正弦波信号をサンプリング
して１６ビット（６５５３６ステップ）のデジタルデー
タにＡ／Ｄ変換して制御部６５に出力する。
ットの分解能を持ったものを使用すると、乗算器６３か
ら入力された所定電圧振幅の正弦波信号をサンプリング
して１６ビット（６５５３６ステップ）のデジタルデー
タにＡ／Ｄ変換して制御部６５に出力する。
【００３５】したがって、乗算器６３からは所望の周波
数と振幅の正弦波信号を出力させて、Ａ／Ｄコンバータ
６４の仕様により所望の分解能のデジタルデータを制御
部６５に入力させることができる。
数と振幅の正弦波信号を出力させて、Ａ／Ｄコンバータ
６４の仕様により所望の分解能のデジタルデータを制御
部６５に入力させることができる。
【００３６】制御部６５は、図３に示すように、コンパ
レータ（ＣＯＭＰ）６５１、１／Ｎカウンタ６５２、シ
フトレジスタ（ＳＲ）６５３、及び監視部６５４により
構成されている。
レータ（ＣＯＭＰ）６５１、１／Ｎカウンタ６５２、シ
フトレジスタ（ＳＲ）６５３、及び監視部６５４により
構成されている。
【００３７】コンパレータ６５１は、Ａ／Ｄコンバータ
６４から入力された１６ビットのデジタルデータと、自
己の出力であるアップ制御信号（Ｕ）またはダウン制御
信号（Ｄ）により、１／Ｎカウンタ６５２でアップダウ
ンカウントされた１６ビットのカウントデータとを比較
し、その比較結果がＡ／Ｄコンバータ６４から入力され
た１６ビットのデータの方が小さければ、図中のアップ
制御信号（Ｕ）からハイレベルを１／Ｎカウンタ６５２
とシフトレジスタ６５３に出力し、その比較結果がＡ／
Ｄコンバータ６４から入力された１６ビットのデータの
方が大きければ、図中のダウン制御信号（Ｄ）からハイ
レベルを１／Ｎカウンタ６５２とシフトレジスタ６５３
に出力する。
６４から入力された１６ビットのデジタルデータと、自
己の出力であるアップ制御信号（Ｕ）またはダウン制御
信号（Ｄ）により、１／Ｎカウンタ６５２でアップダウ
ンカウントされた１６ビットのカウントデータとを比較
し、その比較結果がＡ／Ｄコンバータ６４から入力され
た１６ビットのデータの方が小さければ、図中のアップ
制御信号（Ｕ）からハイレベルを１／Ｎカウンタ６５２
とシフトレジスタ６５３に出力し、その比較結果がＡ／
Ｄコンバータ６４から入力された１６ビットのデータの
方が大きければ、図中のダウン制御信号（Ｄ）からハイ
レベルを１／Ｎカウンタ６５２とシフトレジスタ６５３
に出力する。
【００３８】１／Ｎカウンタ６５２は、１／Ｎ（２
16（６５５３６））アップダウンカウンタであり、コン
パレータ６５１から入力された２本のアップ／ダウン制
御信号に応じてアップダウンカウントし、そのカウント
データをコンパレータ６５１の入力側に出力する。
16（６５５３６））アップダウンカウンタであり、コン
パレータ６５１から入力された２本のアップ／ダウン制
御信号に応じてアップダウンカウントし、そのカウント
データをコンパレータ６５１の入力側に出力する。
【００３９】シフトレジスタ６５３は、８ビットのシフ
トレジスタであり、コンパレータ６５１から入力された
２本のアップ／ダウン制御信号により巡回制御された８
ビットのパラレルデータを出力する。シフトレジスタ６
５３の出力は監視部６５４により監視され、その８ビッ
トパラレル出力が１６進表示で“０ｆ”，“１ｅ”，
“３ｃ”，“７８”，“ｆ０”，“ｅ１”，“ｃ３”，
“８７”の何れかでない場合、監視部６５４から入力さ
れるロード信号により“０Ｆ”がシフトレジスタ６５３
にロードされる。その結果、シフトレジスタ６５３は、
その出力の最上位ビットと最下位ビットが連続したリン
グ条の８ビットデータとした場合、連続した４ビットの
“１”と、連続した４ビットの“０”が出力される。
トレジスタであり、コンパレータ６５１から入力された
２本のアップ／ダウン制御信号により巡回制御された８
ビットのパラレルデータを出力する。シフトレジスタ６
５３の出力は監視部６５４により監視され、その８ビッ
トパラレル出力が１６進表示で“０ｆ”，“１ｅ”，
“３ｃ”，“７８”，“ｆ０”，“ｅ１”，“ｃ３”，
“８７”の何れかでない場合、監視部６５４から入力さ
れるロード信号により“０Ｆ”がシフトレジスタ６５３
にロードされる。その結果、シフトレジスタ６５３は、
その出力の最上位ビットと最下位ビットが連続したリン
グ条の８ビットデータとした場合、連続した４ビットの
“１”と、連続した４ビットの“０”が出力される。
【００４０】したがって、コンパレータ５６１に入力さ
れる１／Ｎカウンタ６５２の１６ビットデータよりＡ／
Ｄコンバータ６４から出力される１６ビットのデータの
方が小さい場合は、コンパレータ５６１からはダウン制
御信号（Ｄ）がシフトレジスタ６５３に出力され、シフ
トレジスタ６５３では、ローテーションした、例えば、
“０ｆ”が“１Ｅ”に変化して出力される。
れる１／Ｎカウンタ６５２の１６ビットデータよりＡ／
Ｄコンバータ６４から出力される１６ビットのデータの
方が小さい場合は、コンパレータ５６１からはダウン制
御信号（Ｄ）がシフトレジスタ６５３に出力され、シフ
トレジスタ６５３では、ローテーションした、例えば、
“０ｆ”が“１Ｅ”に変化して出力される。
【００４１】この制御部６５内のシフトレジスタ６５３
から出力される８ビットのパラレルカウント値を位相変
調制御信号としてマルチプレクサ５に入力させることに
より、通常は１／８分周カウンタと同等に機能して動作
するが、上記アップカウントにより１ビットローテイト
された８ビットパラレルデータがシフトレジスタ６５３
からマルチプレクサ５に入力されることになり、１回だ
けその分周比は１／７となり、マルチプレクサ５の出力
は１クロックだけ位相が進んだ帰還クロック信号として
位相検出器２に出力される。
から出力される８ビットのパラレルカウント値を位相変
調制御信号としてマルチプレクサ５に入力させることに
より、通常は１／８分周カウンタと同等に機能して動作
するが、上記アップカウントにより１ビットローテイト
された８ビットパラレルデータがシフトレジスタ６５３
からマルチプレクサ５に入力されることになり、１回だ
けその分周比は１／７となり、マルチプレクサ５の出力
は１クロックだけ位相が進んだ帰還クロック信号として
位相検出器２に出力される。
【００４２】次に、本実施の形態の動作を説明する。図
１において、位相検出器２は、入力信号（３１１．０４
ＭＨｚのクロック信号）とマルチプレクサ５から入力さ
れた帰還クロック信号との位相差を検出して、その位相
差に相当するパルス幅の位相差信号をループフィルタ回
路３に出力する。
１において、位相検出器２は、入力信号（３１１．０４
ＭＨｚのクロック信号）とマルチプレクサ５から入力さ
れた帰還クロック信号との位相差を検出して、その位相
差に相当するパルス幅の位相差信号をループフィルタ回
路３に出力する。
【００４３】ループフィルタ回路３は、位相検出器２か
ら入力された位相差信号を積分して、位相差に応じた所
定の電圧信号を電圧制御発振器４に出力すると、電圧制
御発振器４は、ループフィルタ回路３から入力された電
圧信号の電圧変動に応じて、その出力信号の周波数を２
４８８．３２ＭＨｚに維持する。
ら入力された位相差信号を積分して、位相差に応じた所
定の電圧信号を電圧制御発振器４に出力すると、電圧制
御発振器４は、ループフィルタ回路３から入力された電
圧信号の電圧変動に応じて、その出力信号の周波数を２
４８８．３２ＭＨｚに維持する。
【００４４】また、マルチプレクサ５は、電圧制御発振
器４から入力される出力信号の周波数を基準クロックに
より１／８の分周カウンタとして動作し、変調信号発生
部６から入力される８ビットパラレルのビットデータを
８ビットのシリアルデータに多重化し、帰還クロック信
号として位相検出器２に出力する。
器４から入力される出力信号の周波数を基準クロックに
より１／８の分周カウンタとして動作し、変調信号発生
部６から入力される８ビットパラレルのビットデータを
８ビットのシリアルデータに多重化し、帰還クロック信
号として位相検出器２に出力する。
【００４５】次いで、図２の変調信号発生部６におい
て、ＤＤＳ６１は、１μＨｚの設定分解能で正弦波信号
を乗算器６３に出力し、Ｄ／Ａコンバータ６２は、所定
の電圧信号を生成して乗算器６３に出力すると、乗算器
６３は、ＤＤＳ６１から入力された正弦波信号にＤ／Ａ
コンバータ６２から入力された電圧信号を乗算して所定
電圧振幅の正弦波信号としてＡ／Ｄコンバータ６４に出
力する。
て、ＤＤＳ６１は、１μＨｚの設定分解能で正弦波信号
を乗算器６３に出力し、Ｄ／Ａコンバータ６２は、所定
の電圧信号を生成して乗算器６３に出力すると、乗算器
６３は、ＤＤＳ６１から入力された正弦波信号にＤ／Ａ
コンバータ６２から入力された電圧信号を乗算して所定
電圧振幅の正弦波信号としてＡ／Ｄコンバータ６４に出
力する。
【００４６】Ａ／Ｄコンバータ６４は、乗算器６３から
入力された所定電圧振幅の正弦波信号をサンプリングし
て、１６ビットの分解能でサンプリングした正弦波信号
をＡ／Ｄ変換してデジタルデータを制御部６５に出力す
る。
入力された所定電圧振幅の正弦波信号をサンプリングし
て、１６ビットの分解能でサンプリングした正弦波信号
をＡ／Ｄ変換してデジタルデータを制御部６５に出力す
る。
【００４７】次いで、図３の制御部６５において、コン
パレータ６５１は、Ａ／Ｄコンバータ６４から入力され
た１６ビットのデジタルデータと、自己の出力であるア
ップ制御信号（Ｕ）またはダウン制御信号（Ｄ）によ
り、１／Ｎカウンタ６５２でアップダウンカウントされ
た１６ビットのカウントデータとを比較し、その比較結
果がＡ／Ｄコンバータ６４から入力された１６ビットの
データの方が小さければ、図中のアップ制御信号（Ｕ）
からハイレベルを１／Ｎカウンタ６５２とシフトレジス
タ６５３に出力し、その比較結果がＡ／Ｄコンバータ６
４から入力された１６ビットのデータの方が大きけれ
ば、図中のダウン制御信号（Ｄ）からハイレベルを１／
Ｎカウンタ６５２とシフトレジスタ６５３に出力する。
パレータ６５１は、Ａ／Ｄコンバータ６４から入力され
た１６ビットのデジタルデータと、自己の出力であるア
ップ制御信号（Ｕ）またはダウン制御信号（Ｄ）によ
り、１／Ｎカウンタ６５２でアップダウンカウントされ
た１６ビットのカウントデータとを比較し、その比較結
果がＡ／Ｄコンバータ６４から入力された１６ビットの
データの方が小さければ、図中のアップ制御信号（Ｕ）
からハイレベルを１／Ｎカウンタ６５２とシフトレジス
タ６５３に出力し、その比較結果がＡ／Ｄコンバータ６
４から入力された１６ビットのデータの方が大きけれ
ば、図中のダウン制御信号（Ｄ）からハイレベルを１／
Ｎカウンタ６５２とシフトレジスタ６５３に出力する。
【００４８】シフトレジスタ６５３は、１／Ｎカウンタ
６５２とＡ／Ｄコンバータ６４のそれぞれ１６ビットデ
ータの比較によるアップ制御信号あるいはダウン制御信
号がコンパレータ６５１から入力されることにより、そ
の２本の制御信号に応じた８ビットパラレルのリング条
にシフトするシフトデータをマルチプレクサ５に出力す
る。
６５２とＡ／Ｄコンバータ６４のそれぞれ１６ビットデ
ータの比較によるアップ制御信号あるいはダウン制御信
号がコンパレータ６５１から入力されることにより、そ
の２本の制御信号に応じた８ビットパラレルのリング条
にシフトするシフトデータをマルチプレクサ５に出力す
る。
【００４９】この制御部６５内のシフトレジスタ６５３
から出力される８ビットのパラレルカウント値を位相変
調制御信号としてマルチプレクサ５に入力させることに
より、通常は１／８分周カウンタと同等に機能して動作
するが、例えば、上記アップ制御信号あるいはダウン制
御信号により１ビットローテイトされた８ビットパラレ
ルデータがシフトレジスタ６５３からマルチプレクサ５
に入力される。
から出力される８ビットのパラレルカウント値を位相変
調制御信号としてマルチプレクサ５に入力させることに
より、通常は１／８分周カウンタと同等に機能して動作
するが、例えば、上記アップ制御信号あるいはダウン制
御信号により１ビットローテイトされた８ビットパラレ
ルデータがシフトレジスタ６５３からマルチプレクサ５
に入力される。
【００５０】例えば、図４に示すように、通常“０Ｆ”
ｈの８ビットデータ（０が４ビット、１が４ビット）が
出力されていたとすれば、その最上位ビットを最下位ビ
ットにローテーションさせて、一時的に“０”が３ビッ
トの“１Ｅ”ｈになって８ビットのパラレルカウント値
が位相変調信号としてマルチプレクサ５に入力されるこ
とになり、マルチプレクサ５の出力は１回だけ分周比−
１された状態、すなわち、１クロックだけ位相が進んだ
位相変動信号として位相検出器２に出力される。
ｈの８ビットデータ（０が４ビット、１が４ビット）が
出力されていたとすれば、その最上位ビットを最下位ビ
ットにローテーションさせて、一時的に“０”が３ビッ
トの“１Ｅ”ｈになって８ビットのパラレルカウント値
が位相変調信号としてマルチプレクサ５に入力されるこ
とになり、マルチプレクサ５の出力は１回だけ分周比−
１された状態、すなわち、１クロックだけ位相が進んだ
位相変動信号として位相検出器２に出力される。
【００５１】位相検出器２に入力される位相変動信号の
分周比が“−１”変化したことにより、位相検出器２か
らは１クロック分進んだ位相差信号がループフィルタ回
路３に出力され、ループフィルタ回路３からは１クロッ
ク分進んだ電圧信号が電圧制御発振器４に出力されて、
電圧制御発振器４からは１クロック分進んだ位相を補正
しようとして出力信号周波数を下げ、帰還クロック信号
は少しずつ位相が引き戻される。そして、位相検出回路
２に入力される基準クロック信号と帰還クロック信号と
の位相が所定の位相に戻ったときに、電圧制御発振器４
の出力は１クロック分遅れたことになる。
分周比が“−１”変化したことにより、位相検出器２か
らは１クロック分進んだ位相差信号がループフィルタ回
路３に出力され、ループフィルタ回路３からは１クロッ
ク分進んだ電圧信号が電圧制御発振器４に出力されて、
電圧制御発振器４からは１クロック分進んだ位相を補正
しようとして出力信号周波数を下げ、帰還クロック信号
は少しずつ位相が引き戻される。そして、位相検出回路
２に入力される基準クロック信号と帰還クロック信号と
の位相が所定の位相に戻ったときに、電圧制御発振器４
の出力は１クロック分遅れたことになる。
【００５２】したがって、変調信号発生部６からマルチ
プレクサ５に与えられる変調信号である８ビットパラレ
ルデータを連続的にローテーションさせるようにすれ
ば、マルチプレクサ５から位相検出器２に１／８の分周
比で出力される帰還クロック信号を連続的にシフトさせ
ることができ、電圧制御発振器４から出力される出力信
号のクロックを任意なクロック分位相変動させた状態で
出力させることが可能になる。
プレクサ５に与えられる変調信号である８ビットパラレ
ルデータを連続的にローテーションさせるようにすれ
ば、マルチプレクサ５から位相検出器２に１／８の分周
比で出力される帰還クロック信号を連続的にシフトさせ
ることができ、電圧制御発振器４から出力される出力信
号のクロックを任意なクロック分位相変動させた状態で
出力させることが可能になる。
【００５３】以上のように、本実施の形態における位相
変動発生回路１では、位相検出器２に入力させる出力信
号の分周信号（位相変動信号）を、位相検出器２におけ
る比較周波数範囲に制限されないマルチプレクサ５及び
変調信号発生部６により生成する構成としたため、出力
信号の位相を自由に変動させることができる。
変動発生回路１では、位相検出器２に入力させる出力信
号の分周信号（位相変動信号）を、位相検出器２におけ
る比較周波数範囲に制限されないマルチプレクサ５及び
変調信号発生部６により生成する構成としたため、出力
信号の位相を自由に変動させることができる。
【００５４】特に、位相変動発生回路１では、位相比較
周波数に関係なく１クロック分の位相変動を出力信号に
与えることを可能としたことにより、上記ＩＴＵ−Ｔ勧
告のＯ．１７１，２で規定されたＳＤＨの２．５ＧＨｚ
のビットレートに対応させる伝送系において、５７６０
０ＵＩ（ユニットインターバル）という非常に大きなワ
ンダを評価対象の装置に与えることが可能になる。
周波数に関係なく１クロック分の位相変動を出力信号に
与えることを可能としたことにより、上記ＩＴＵ−Ｔ勧
告のＯ．１７１，２で規定されたＳＤＨの２．５ＧＨｚ
のビットレートに対応させる伝送系において、５７６０
０ＵＩ（ユニットインターバル）という非常に大きなワ
ンダを評価対象の装置に与えることが可能になる。
【００５５】その結果、位相検出器２に入力させる分周
クロック信号の分周比を従来のＰＬＬ回路よりも小さく
設定でき、位相変動発生回路の設計が容易になる。
クロック信号の分周比を従来のＰＬＬ回路よりも小さく
設定でき、位相変動発生回路の設計が容易になる。
【００５６】なお、上記実施の形態の位相変動発生回路
１において設定した入力信号や出力信号の周波数や、位
相変動信号のビット数などは、特に限定されるものでは
なく、位相変動発生回路１が利用される伝送系に対応さ
せて設定変更可能であることは勿論である。
１において設定した入力信号や出力信号の周波数や、位
相変動信号のビット数などは、特に限定されるものでは
なく、位相変動発生回路１が利用される伝送系に対応さ
せて設定変更可能であることは勿論である。
【００５７】
【発明の効果】請求項１記載の発明の位相変動発生回
路、及び請求項４記載の発明の位相変動発生方法によれ
ば、位相検出における比較周波数範囲に制限されること
なく、出力するクロック信号の位相を自由に変動させる
ことができる。
路、及び請求項４記載の発明の位相変動発生方法によれ
ば、位相検出における比較周波数範囲に制限されること
なく、出力するクロック信号の位相を自由に変動させる
ことができる。
【００５８】請求項２記載の発明の位相変動発生回路、
及び請求項５記載の発明の位相変動発生方法によれば、
位相比較周波数に関係なく任意な位相変動を出力信号に
与えることが可能になり、例えば、非常に大きなワンダ
を高速ビットレートの伝送系に与えることが可能にな
る。
及び請求項５記載の発明の位相変動発生方法によれば、
位相比較周波数に関係なく任意な位相変動を出力信号に
与えることが可能になり、例えば、非常に大きなワンダ
を高速ビットレートの伝送系に与えることが可能にな
る。
【００５９】請求項３記載の発明の位相変動発生回路に
よれば、位相可変量を位相検出回路に入力される基準ク
ロック信号に基づく位相比較周波数と関係なく設定でき
るため、帰還クロック信号の分周比を従来のＰＬＬ回路
よりも小さく設定でき、位相変動発生回路の設計が容易
になる。
よれば、位相可変量を位相検出回路に入力される基準ク
ロック信号に基づく位相比較周波数と関係なく設定でき
るため、帰還クロック信号の分周比を従来のＰＬＬ回路
よりも小さく設定でき、位相変動発生回路の設計が容易
になる。
【図１】本発明を適用した一実施の形態における位相変
動発生回路１の回路構成を示すブロック図である。
動発生回路１の回路構成を示すブロック図である。
【図２】図１の変調信号発生部６内の回路構成を示すブ
ロック図である。
ロック図である。
【図３】図２の制御部６５内の回路構成を示すブロック
図である。
図である。
【図４】図１の位相変動発生回路１から出力されたビッ
トデータの一例を示した図である。
トデータの一例を示した図である。
【図５】従来の位相変動発生回路１００の回路構成を示
すブロック図である。
すブロック図である。
【図６】図５のＰＬＬ回路１０１内の回路構成を示す図
である。
である。
１ 位相変動発生回路 ２ 位相検出器 ３ ループフィルタ回路 ４ 電圧制御発振器 ５ マルチプレクサ ６ 変調信号発生器 ６１ ＤＤＳ ６２ Ｄ／Ａコンバータ ６３ 乗算器 ６４ Ａ／Ｄコンバータ ６５ 制御部 ６５１ コンパレータ ６５２ １／Ｎカウンタ ６５３ シフトレジスタ ６５４ 監視部
Claims (5)
- 【請求項１】基準クロック信号と帰還クロック信号との
位相差を検出して位相差信号を出力する位相検出回路
と、 この位相検出回路から出力された位相差信号を所定の電
圧信号に変換する変換回路と、 この変換回路から出力された電圧信号の電圧値に応じて
所定の発振周波数のクロック信号を出力する電圧制御発
振回路と、 前記帰還クロック信号の位相を変動させる変調制御信号
を生成する変調信号発生回路と、 前記電圧制御発振回路から出力されたクロック信号のク
ロックタイミングで動作し、前記変調信号発生回路から
出力された変調制御信号を多重化することにより帰還ク
ロック信号を前記位相検出回路に出力する分周回路と、 を備えたことを特徴とする位相変動発生回路。 - 【請求項２】前記変調信号発生回路は、 所定周波数で所定振幅の正弦波信号を発生する信号源
と、 この信号源から出力された正弦波信号を所定タイミング
でサンプリングして所定のデジタル信号に変換するＡ／
Ｄ変換回路と、 このＡ／Ｄ変換回路から出力されたデジタル信号を巡回
シフトするパラレルビット構成の変調制御信号に変換し
て出力するビットシフト回路と、を備え、 前記分周回路は、前記ビットシフト回路から出力された
パラレルビット構成の変調制御信号を多重化してシリア
ルビット構成の帰還クロック信号に変換するとともに、
該変調制御信号におけるビット列のシフト状態に応じて
該帰還クロック信号のシリアルビットの位相を変動させ
ることを特徴とする請求項１記載の位相変動発生回路。 - 【請求項３】前記分周回路は、マルチプレクサにより構
成したことを特徴とする請求項１あるいは２記載の位相
変動発生回路。 - 【請求項４】基準クロック信号と帰還クロック信号との
位相差を検出して位相差信号を出力する位相検出工程
と、 この位相検出工程により出力された位相差信号を所定の
電圧信号に変換する変換工程と、 この変換工程により出力された電圧信号の電圧値に応じ
て所定の発振周波数のクロック信号を出力する電圧制御
発振工程と、 前記帰還クロック信号の位相を変動させる変調制御信号
を生成する変調信号発生工程と、 前記電圧制御発振工程により出力されたクロック信号の
クロックタイミングで動作し、前記変調信号発生工程に
より出力された変調制御信号を多重化することにより帰
還クロック信号を出力する分周工程と、 を含むことを特徴とする位相変動発生方法。 - 【請求項５】前記変調信号発生工程は、 所定周波数で所定振幅の正弦波信号を発生する信号発生
工程と、 この信号発生工程により出力された正弦波信号を所定タ
イミングでサンプリングして所定のデジタル信号に変換
するＡ／Ｄ変換工程と、 このＡ／Ｄ変換工程により出力されたデジタル信号を巡
回シフトするパラレルビット構成の変調制御信号に変換
して出力するビットシフト工程と、を含み、 前記分周工程は、前記ビットシフト工程により出力され
たパラレルビット構成の変調制御信号を多重化してシリ
アルビット構成の帰還クロック信号に変換するととも
に、該変調制御信号におけるビット列のシフト状態に応
じて該帰還クロック信号のシリアルビットの位相を変動
させることを特徴とする請求項４記載の位相変動発生方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11872799A JP4206558B2 (ja) | 1999-04-26 | 1999-04-26 | 位相変動発生回路、及び位相変動発生方法 |
| GB0008792A GB2349520B (en) | 1999-04-26 | 2000-04-10 | Phase fuluctuation generation circuit and phase fluctuation generation method |
| DE10019457A DE10019457A1 (de) | 1999-04-26 | 2000-04-19 | Phasenschwankungs-Erzeugungsschaltung und Phasenschwankungs-Erzeugungsverfahren |
| US09/902,951 US6515526B2 (en) | 1999-04-26 | 2001-07-11 | Phase fluctuation generation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11872799A JP4206558B2 (ja) | 1999-04-26 | 1999-04-26 | 位相変動発生回路、及び位相変動発生方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000307663A true JP2000307663A (ja) | 2000-11-02 |
| JP4206558B2 JP4206558B2 (ja) | 2009-01-14 |
Family
ID=14743595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11872799A Expired - Fee Related JP4206558B2 (ja) | 1999-04-26 | 1999-04-26 | 位相変動発生回路、及び位相変動発生方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP4206558B2 (ja) |
| DE (1) | DE10019457A1 (ja) |
| GB (1) | GB2349520B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002069555A1 (fr) * | 2001-02-23 | 2002-09-06 | Anritsu Corporation | Instrument servant a mesurer avec precision les caracteristiques d'un systeme de transmission de donnees et circuit de reproduction d'horloge mis en application |
| KR100727307B1 (ko) | 2006-03-14 | 2007-06-12 | 엘지전자 주식회사 | 위상 고정 루프 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101375575A (zh) * | 2005-12-16 | 2009-02-25 | Nxp股份有限公司 | 多模式调制设备 |
| US9337848B2 (en) | 2014-02-27 | 2016-05-10 | Industry-Academic Cooperation Foundation, Yonsei University | Clock and data recovery device |
| KR101601178B1 (ko) * | 2014-02-27 | 2016-03-17 | 연세대학교 산학협력단 | 클록 데이터 복원 장치 및 클록 데이터 복원 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2480048A1 (fr) * | 1980-04-04 | 1981-10-09 | Labo Cent Telecommunicat | Boucle analogique a verrouillage en frequence |
| US5111162A (en) * | 1991-05-03 | 1992-05-05 | Motorola, Inc. | Digital frequency synthesizer having AFC and modulation applied to frequency divider |
| US6157271A (en) * | 1998-11-23 | 2000-12-05 | Motorola, Inc. | Rapid tuning, low distortion digital direct modulation phase locked loop and method therefor |
-
1999
- 1999-04-26 JP JP11872799A patent/JP4206558B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-10 GB GB0008792A patent/GB2349520B/en not_active Expired - Fee Related
- 2000-04-19 DE DE10019457A patent/DE10019457A1/de not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002069555A1 (fr) * | 2001-02-23 | 2002-09-06 | Anritsu Corporation | Instrument servant a mesurer avec precision les caracteristiques d'un systeme de transmission de donnees et circuit de reproduction d'horloge mis en application |
| US6782353B2 (en) | 2001-02-23 | 2004-08-24 | Anritsu Corporation | Instrument for measuring characteristic of data transmission system with high accuracy and clock reproducing circuit used therefor |
| KR100727307B1 (ko) | 2006-03-14 | 2007-06-12 | 엘지전자 주식회사 | 위상 고정 루프 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4206558B2 (ja) | 2009-01-14 |
| DE10019457A1 (de) | 2000-12-28 |
| GB2349520A (en) | 2000-11-01 |
| GB2349520B (en) | 2003-04-09 |
| GB0008792D0 (en) | 2000-05-31 |
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