JP2000306378A - アドレス信号供給方法及びそれを利用した半導体記憶装置 - Google Patents
アドレス信号供給方法及びそれを利用した半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 データの読み出し及び再書き込み動作時の消
費電力を削減するアドレス信号供給方法及びそれを利用
した半導体記憶装置を提供することを目的とする。 【解決手段】 メモリセルに格納するデータのメモリア
ドレスに応じた第１アドレス信号を順次出力するアドレ
ス信号発生手段１４を有し、第１アドレス信号を構成す
る複数のビット信号のうちデータ状態の変化が頻繁なビ
ット信号ほど負荷容量が小さくなるように、複数のビッ
ト信号をデータを読み出して再書き込みするメモリアド
レスに割り当てることにより上記課題を解決する。
費電力を削減するアドレス信号供給方法及びそれを利用
した半導体記憶装置を提供することを目的とする。 【解決手段】 メモリセルに格納するデータのメモリア
ドレスに応じた第１アドレス信号を順次出力するアドレ
ス信号発生手段１４を有し、第１アドレス信号を構成す
る複数のビット信号のうちデータ状態の変化が頻繁なビ
ット信号ほど負荷容量が小さくなるように、複数のビッ
ト信号をデータを読み出して再書き込みするメモリアド
レスに割り当てることにより上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、アドレス信号供給
方法及びそれを利用した半導体記憶装置に係り、特に、
半導体記憶装置に格納されているデータの読み出し及び
再書き込み動作に利用するアドレス信号供給方法及びそ
れを利用した半導体記憶装置に関する。
方法及びそれを利用した半導体記憶装置に係り、特に、
半導体記憶装置に格納されているデータの読み出し及び
再書き込み動作に利用するアドレス信号供給方法及びそ
れを利用した半導体記憶装置に関する。
【０００２】
【従来の技術】例えば、コンピュータ，各種携帯用機器
等に広く利用されているＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、その動
作原理上、一定周期毎に格納されているデータを読み出
して再書き込みを行なう、いわゆるリフレッシュ動作を
行なわないと格納されているデータがキャパシタのリー
ク電流により失われてしまう。したがって、半導体記憶
装置は待機時であってもリフレッシュ動作を行なってい
る。
等に広く利用されているＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、その動
作原理上、一定周期毎に格納されているデータを読み出
して再書き込みを行なう、いわゆるリフレッシュ動作を
行なわないと格納されているデータがキャパシタのリー
ク電流により失われてしまう。したがって、半導体記憶
装置は待機時であってもリフレッシュ動作を行なってい
る。
【０００３】このリフレッシュ動作は、前回のリフレッ
シュ動作を行なってから一番時間が経過しているアドレ
スから順次行われる必要がある。したがって、前回のリ
フレッシュ動作を行なってから一番時間が経過している
アドレスからリフレッシュ動作が開始され、そのリフレ
ッシュ動作を行なうアドレス（以下、リフレッシュアド
レスという）を順にカウントアップすることで対応して
いた。
シュ動作を行なってから一番時間が経過しているアドレ
スから順次行われる必要がある。したがって、前回のリ
フレッシュ動作を行なってから一番時間が経過している
アドレスからリフレッシュ動作が開始され、そのリフレ
ッシュ動作を行なうアドレス（以下、リフレッシュアド
レスという）を順にカウントアップすることで対応して
いた。
【０００４】以下、一例としてリフレッシュアドレスが
３ビットである場合の動作について簡単に説明する。図
１は、リフレッシュアドレスを表す一例のタイミング図
を示す。図１のタイミング図の場合、前回のリフレッシ
ュ動作を行なってから一番時間が経過しているアドレス
は（Ａ２，Ａ１，Ａ０）＝（０，０，０）であり、その
後リフレッシュアドレスが（Ａ２，Ａ１，Ａ０）＝
（０，０，１），（０，１，０），・・・・・ ，（１，１，
１），（０，０，０），・・・・・ ，の順にカウントアップ
される。
３ビットである場合の動作について簡単に説明する。図
１は、リフレッシュアドレスを表す一例のタイミング図
を示す。図１のタイミング図の場合、前回のリフレッシ
ュ動作を行なってから一番時間が経過しているアドレス
は（Ａ２，Ａ１，Ａ０）＝（０，０，０）であり、その
後リフレッシュアドレスが（Ａ２，Ａ１，Ａ０）＝
（０，０，１），（０，１，０），・・・・・ ，（１，１，
１），（０，０，０），・・・・・ ，の順にカウントアップ
される。
【０００５】したがって、リフレッシュ動作は前回のリ
フレッシュ動作を行なってから一番時間が経過している
アドレス（Ａ２，Ａ１，Ａ０）＝（０，０，０）から開
始され、その後（Ａ２，Ａ１，Ａ０）＝（０，０，
１），（０，１，０），・・・・・ ，（１，１，１），
（０，０，０），・・・・・ ，の順に行われていた。
フレッシュ動作を行なってから一番時間が経過している
アドレス（Ａ２，Ａ１，Ａ０）＝（０，０，０）から開
始され、その後（Ａ２，Ａ１，Ａ０）＝（０，０，
１），（０，１，０），・・・・・ ，（１，１，１），
（０，０，０），・・・・・ ，の順に行われていた。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
リフレッシュ動作では生成したリフレッシュアドレス
（Ａｎ−１，Ａｎ−２，・・・・・ ，Ａ０）をメモリアドレ
ス（ＭＡｎ−１，ＭＡｎ−２，・・・・・ ，ＭＡ０）にその
まま対応させており、メモリアドレス側の負荷容量につ
いては何ら考慮されていない。
リフレッシュ動作では生成したリフレッシュアドレス
（Ａｎ−１，Ａｎ−２，・・・・・ ，Ａ０）をメモリアドレ
ス（ＭＡｎ−１，ＭＡｎ−２，・・・・・ ，ＭＡ０）にその
まま対応させており、メモリアドレス側の負荷容量につ
いては何ら考慮されていない。
【０００７】例えばリフレッシュアドレスのＡｎ−１を
最上位アドレス，Ａ０を最下位アドレスとすると、最下
位アドレスＡ０が最も頻繁に変化するため、その最下位
アドレスＡ０に接続されているメモリアドレスＭＡ０側
の負荷容量が大きい場合に消費電流が増大するという問
題があった。本発明は、上記の点に鑑みなされたもの
で、データの読み出し及び再書き込み動作時の消費電力
を削減するアドレス信号供給方法及びそれを利用した半
導体記憶装置を提供することを目的とする。
最上位アドレス，Ａ０を最下位アドレスとすると、最下
位アドレスＡ０が最も頻繁に変化するため、その最下位
アドレスＡ０に接続されているメモリアドレスＭＡ０側
の負荷容量が大きい場合に消費電流が増大するという問
題があった。本発明は、上記の点に鑑みなされたもの
で、データの読み出し及び再書き込み動作時の消費電力
を削減するアドレス信号供給方法及びそれを利用した半
導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】そこで、上記課題を解決
するため、請求項１記載の本発明は、所定時間毎にメモ
リセルに格納しているデータを読み出して再書き込みす
る半導体記憶装置において、前記メモリセルに格納する
データのメモリアドレスに応じた第１アドレス信号を順
次出力するアドレス信号発生手段を有し、前記第１アド
レス信号を構成する複数のビット信号のうちデータ状態
の変化が頻繁なビット信号ほど負荷容量が小さくなるよ
うに、前記複数のビット信号を前記データを読み出して
再書き込みするメモリアドレスに割り当てることを特徴
とする。
するため、請求項１記載の本発明は、所定時間毎にメモ
リセルに格納しているデータを読み出して再書き込みす
る半導体記憶装置において、前記メモリセルに格納する
データのメモリアドレスに応じた第１アドレス信号を順
次出力するアドレス信号発生手段を有し、前記第１アド
レス信号を構成する複数のビット信号のうちデータ状態
の変化が頻繁なビット信号ほど負荷容量が小さくなるよ
うに、前記複数のビット信号を前記データを読み出して
再書き込みするメモリアドレスに割り当てることを特徴
とする。
【０００９】このように、アドレス信号発生手段からメ
モリセルに格納することができるデータに応じた第１ア
ドレス信号が順次出力され、その第１アドレス信号を構
成する複数のビット信号のうちデータ状態の変化（Ｈｉ
ｇｈ／Ｌｏｗ）が頻繁なビット信号ほど負荷容量が小さ
くなるように、前記複数のビット信号を前記データを読
み出して再書き込みするメモリアドレスに割り当てるこ
とにより、データ保持のために必要なデータを読み出し
て再書き込みする動作の消費電力を削減することが可能
である。
モリセルに格納することができるデータに応じた第１ア
ドレス信号が順次出力され、その第１アドレス信号を構
成する複数のビット信号のうちデータ状態の変化（Ｈｉ
ｇｈ／Ｌｏｗ）が頻繁なビット信号ほど負荷容量が小さ
くなるように、前記複数のビット信号を前記データを読
み出して再書き込みするメモリアドレスに割り当てるこ
とにより、データ保持のために必要なデータを読み出し
て再書き込みする動作の消費電力を削減することが可能
である。
【００１０】これは、ビット信号のうちデータ状態の変
化が頻繁なビット信号に負荷容量が大きいメモリアドレ
スが割り当てられた場合に消費電流が大きくなることに
基づいたもので、頻繁にデータ状態が変化するビット信
号に負荷容量が小さいメモリアドレスを割り当て、デー
タ状態の変化が少ないビット信号に負荷容量が大きいメ
モリアドレスを割り当てることにより、データ保持のた
めに必要なデータを読み出して再書き込みする動作の消
費電力を削減することが可能となる。
化が頻繁なビット信号に負荷容量が大きいメモリアドレ
スが割り当てられた場合に消費電流が大きくなることに
基づいたもので、頻繁にデータ状態が変化するビット信
号に負荷容量が小さいメモリアドレスを割り当て、デー
タ状態の変化が少ないビット信号に負荷容量が大きいメ
モリアドレスを割り当てることにより、データ保持のた
めに必要なデータを読み出して再書き込みする動作の消
費電力を削減することが可能となる。
【００１１】以上のような、データ保持のために必要な
データを読み出して再書き込みする動作の消費電力を削
減することにより、半導体記憶装置を利用している例え
ば携帯用電子機器の可働時間の延長が可能となる。ま
た、請求項２記載の本発明は、ロー及びコラムに対応し
て縦横に配列されるメモリセルと、リフレッシュ時に前
記メモリセルに格納するデータのローアドレスに応じた
第１アドレス信号を順次出力するアドレス信号発生手段
と、前記第１アドレス信号を構成する複数のビット信号
のうちデータ状態の変化が頻繁なビット信号ほど負荷容
量が小さくなるように、前記複数のビット信号を前記リ
フレッシュを行なうローアドレスに割り当てるように接
続する配線パターンとを有することを特徴とする。
データを読み出して再書き込みする動作の消費電力を削
減することにより、半導体記憶装置を利用している例え
ば携帯用電子機器の可働時間の延長が可能となる。ま
た、請求項２記載の本発明は、ロー及びコラムに対応し
て縦横に配列されるメモリセルと、リフレッシュ時に前
記メモリセルに格納するデータのローアドレスに応じた
第１アドレス信号を順次出力するアドレス信号発生手段
と、前記第１アドレス信号を構成する複数のビット信号
のうちデータ状態の変化が頻繁なビット信号ほど負荷容
量が小さくなるように、前記複数のビット信号を前記リ
フレッシュを行なうローアドレスに割り当てるように接
続する配線パターンとを有することを特徴とする。
【００１２】このように、アドレス信号発生手段からメ
モリセルに格納することができるデータに応じた第１ア
ドレス信号が順次出力され、その第１アドレス信号を構
成する複数のビット信号のうちデータ状態の変化が頻繁
なビット信号ほど負荷容量が小さくなるように、前記リ
フレッシュを行なうメモリアドレスに割り当てることに
より、データ保持のために必要なリフレッシュ動作の消
費電力を削減することが可能である。
モリセルに格納することができるデータに応じた第１ア
ドレス信号が順次出力され、その第１アドレス信号を構
成する複数のビット信号のうちデータ状態の変化が頻繁
なビット信号ほど負荷容量が小さくなるように、前記リ
フレッシュを行なうメモリアドレスに割り当てることに
より、データ保持のために必要なリフレッシュ動作の消
費電力を削減することが可能である。
【００１３】また、請求項３記載の本発明は、前記配線
パターンは、前記第１アドレス信号を構成する複数のビ
ット信号と、前記リフレッシュを行なうローアドレスと
を、前記複数のビット信号のうちデータ状態の変化が頻
繁なビット信号ほど負荷容量が小さく，データ状態の変
化が少ないビット信号ほど負荷容量が大きくなるように
一対一に対応させることを特徴とする。
パターンは、前記第１アドレス信号を構成する複数のビ
ット信号と、前記リフレッシュを行なうローアドレスと
を、前記複数のビット信号のうちデータ状態の変化が頻
繁なビット信号ほど負荷容量が小さく，データ状態の変
化が少ないビット信号ほど負荷容量が大きくなるように
一対一に対応させることを特徴とする。
【００１４】このように、前記複数のビット信号のうち
データ状態の変化が頻繁なビット信号ほど負荷容量が小
さく，データ状態の変化が少ないビット信号ほど負荷容
量が大きくなるように前記第１アドレス信号を構成する
複数のビット信号と、前記リフレッシュを行なうローア
ドレスとを一対一に対応されることにより、データ保持
のために必要なリフレッシュ動作の消費電力を削減する
ことが可能である。
データ状態の変化が頻繁なビット信号ほど負荷容量が小
さく，データ状態の変化が少ないビット信号ほど負荷容
量が大きくなるように前記第１アドレス信号を構成する
複数のビット信号と、前記リフレッシュを行なうローア
ドレスとを一対一に対応されることにより、データ保持
のために必要なリフレッシュ動作の消費電力を削減する
ことが可能である。
【００１５】また、請求項４記載の本発明は、所定時間
毎にメモリセルに格納しているデータを読み出して再書
き込みするために利用するアドレス信号のアドレス信号
供給方法において、前記メモリセルに格納するデータの
メモリアドレスに応じた第１アドレス信号を順次出力す
る段階と、前記第１アドレス信号を構成する複数のビッ
ト信号のうちデータ状態の変化が頻繁なビット信号ほど
負荷容量が小さくなるように前記データを読み出して再
書き込みするメモリアドレスに割り当てる段階とを有す
ることを特徴とする。
毎にメモリセルに格納しているデータを読み出して再書
き込みするために利用するアドレス信号のアドレス信号
供給方法において、前記メモリセルに格納するデータの
メモリアドレスに応じた第１アドレス信号を順次出力す
る段階と、前記第１アドレス信号を構成する複数のビッ
ト信号のうちデータ状態の変化が頻繁なビット信号ほど
負荷容量が小さくなるように前記データを読み出して再
書き込みするメモリアドレスに割り当てる段階とを有す
ることを特徴とする。
【００１６】このように、アドレス信号発生手段からメ
モリセルに格納することができるデータに応じた第１ア
ドレス信号が順次出力され、その第１アドレス信号を構
成する複数のビット信号のうちデータ状態の変化が頻繁
なビット信号ほど負荷容量が小さくなるように、前記複
数のビット信号を前記データを読み出して再書き込みす
るメモリアドレスに割り当てることにより、データ保持
のために必要なデータを読み出して再書き込みする動作
の消費電力を削減することが可能である。
モリセルに格納することができるデータに応じた第１ア
ドレス信号が順次出力され、その第１アドレス信号を構
成する複数のビット信号のうちデータ状態の変化が頻繁
なビット信号ほど負荷容量が小さくなるように、前記複
数のビット信号を前記データを読み出して再書き込みす
るメモリアドレスに割り当てることにより、データ保持
のために必要なデータを読み出して再書き込みする動作
の消費電力を削減することが可能である。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づいて説明する。最初に、本発明の原理につ
いて図２を利用して説明する。図２は、本発明の原理を
説明する一例の説明図を示す。図２のタイミング図
（Ａ）〜（Ｃ）は、リフレッシュ動作を行なうアドレス
（以下、リフレッシュアドレスという）を生成する例え
ばカウンタ等の出力信号である。
て図面に基づいて説明する。最初に、本発明の原理につ
いて図２を利用して説明する。図２は、本発明の原理を
説明する一例の説明図を示す。図２のタイミング図
（Ａ）〜（Ｃ）は、リフレッシュ動作を行なうアドレス
（以下、リフレッシュアドレスという）を生成する例え
ばカウンタ等の出力信号である。
【００１８】リフレッシュアドレスのＡ０を表す図２
（Ａ）の信号は、周期Ｔ，振幅Ｖであり、リフレッシュ
アドレスのＡ１を表す図２（Ｂ）の信号は、周期２Ｔ，
振幅Ｖであり、リフレッシュアドレスのＡ３を表す図２
（Ｃ）の信号は、周期４Ｔ，振幅Ｖである。例えば、リ
フレッシュアドレスのＡ０，Ａ１，Ａ２に接続されてい
る負荷容量が夫々３Ｃ，２Ｃ，Ｃである場合は、以下の
式（１）により平均の消費電力Ｐ１が算出される。
（Ａ）の信号は、周期Ｔ，振幅Ｖであり、リフレッシュ
アドレスのＡ１を表す図２（Ｂ）の信号は、周期２Ｔ，
振幅Ｖであり、リフレッシュアドレスのＡ３を表す図２
（Ｃ）の信号は、周期４Ｔ，振幅Ｖである。例えば、リ
フレッシュアドレスのＡ０，Ａ１，Ａ２に接続されてい
る負荷容量が夫々３Ｃ，２Ｃ，Ｃである場合は、以下の
式（１）により平均の消費電力Ｐ１が算出される。
【００１９】 Ｐ１＝（３Ｃ×４＋２Ｃ×２＋Ｃ）Ｖ2 ／４Ｔ＝１７ＣＶ2 ／４Ｔ・・・・(1) 一方、リフレッシュアドレスのＡ０，Ａ１，Ａ２に接続
されている負荷容量が夫々Ｃ，２Ｃ，３Ｃである場合
は、以下の式（２）により平均の消費電力Ｐ２が算出さ
れる。 Ｐ２＝（Ｃ×４＋２Ｃ×２＋３Ｃ）Ｖ2 ／４Ｔ＝１１ＣＶ2 ／４Ｔ・・・・(2) 以上のように、リフレッシュアドレスのＡ０，Ａ１，Ａ
２に接続する負荷容量の違いにより消費電力に差が発生
することが分かる。この消費電力の差は、頻繁に振幅
（データ状態：Ｈｉｇｈ／Ｌｏｗ）が変化するリフレッ
シュアドレスのＡ０に接続されている負荷容量の差によ
り特に発生するものである。実際に、リフレッシュアド
レスのＡ０，Ａ１，Ａ２に接続する負荷容量は半導体記
憶装置内の配線，回路構成等により異なっている。
されている負荷容量が夫々Ｃ，２Ｃ，３Ｃである場合
は、以下の式（２）により平均の消費電力Ｐ２が算出さ
れる。 Ｐ２＝（Ｃ×４＋２Ｃ×２＋３Ｃ）Ｖ2 ／４Ｔ＝１１ＣＶ2 ／４Ｔ・・・・(2) 以上のように、リフレッシュアドレスのＡ０，Ａ１，Ａ
２に接続する負荷容量の違いにより消費電力に差が発生
することが分かる。この消費電力の差は、頻繁に振幅
（データ状態：Ｈｉｇｈ／Ｌｏｗ）が変化するリフレッ
シュアドレスのＡ０に接続されている負荷容量の差によ
り特に発生するものである。実際に、リフレッシュアド
レスのＡ０，Ａ１，Ａ２に接続する負荷容量は半導体記
憶装置内の配線，回路構成等により異なっている。
【００２０】したがって、リフレッシュアドレスの最下
位アドレスから順番に、負荷容量が少ないメモリアドレ
スを割り当てることにより消費電力を最小にすることが
可能となる。例えば図２の例の場合、リフレッシュアド
レスの最下位アドレスＡ０から順番に負荷容量が少ない
メモリアドレスを割り当てればよい。ところで、リフレ
ッシュアドレスの最下位アドレスから順番に、負荷容量
が少ないメモリアドレスを割り当てる場合、リフレッシ
ュアドレス（Ａｎ−１，Ａｎ−２，・・・・・ ，Ａ０）とメ
モリアドレス（ＭＡｎ−１，ＭＡｎ−２，・・・・・ ，ＭＡ
０）とが対応しなくなるがリフレッシュ動作に何ら問題
がない。以下、その理由について説明する。
位アドレスから順番に、負荷容量が少ないメモリアドレ
スを割り当てることにより消費電力を最小にすることが
可能となる。例えば図２の例の場合、リフレッシュアド
レスの最下位アドレスＡ０から順番に負荷容量が少ない
メモリアドレスを割り当てればよい。ところで、リフレ
ッシュアドレスの最下位アドレスから順番に、負荷容量
が少ないメモリアドレスを割り当てる場合、リフレッシ
ュアドレス（Ａｎ−１，Ａｎ−２，・・・・・ ，Ａ０）とメ
モリアドレス（ＭＡｎ−１，ＭＡｎ−２，・・・・・ ，ＭＡ
０）とが対応しなくなるがリフレッシュ動作に何ら問題
がない。以下、その理由について説明する。
【００２１】リフレッシュ動作は、メモリセルアレイに
格納されているデータがキャパシタのリーク電流により
失われてしまうリフレッシュ時間ｔREF 内に全てのメモ
リアドレスに格納されているデータを読み出して再書き
込みを行なうことである。したがって、リフレッシュ動
作は小さいメモリアドレスから順番に行われる必要はな
く、リフレッシュ時間ｔREF 内に全てのメモリアドレス
のデータの再書き込みが終了していればよいことにな
る。
格納されているデータがキャパシタのリーク電流により
失われてしまうリフレッシュ時間ｔREF 内に全てのメモ
リアドレスに格納されているデータを読み出して再書き
込みを行なうことである。したがって、リフレッシュ動
作は小さいメモリアドレスから順番に行われる必要はな
く、リフレッシュ時間ｔREF 内に全てのメモリアドレス
のデータの再書き込みが終了していればよいことにな
る。
【００２２】以下、図３及び図４を利用して、リフレッ
シュアドレスの最下位アドレスから順番に、負荷容量が
少ないメモリアドレスを割り当てた場合のリフレッシュ
動作について説明する。図３は、リフレッシュアドレス
とメモリアドレスとの対応関係を表す一例の説明図を示
す。また、図４は図３の対応関係に基づくリフレッシュ
動作の順番を表す一例の説明図を示す。
シュアドレスの最下位アドレスから順番に、負荷容量が
少ないメモリアドレスを割り当てた場合のリフレッシュ
動作について説明する。図３は、リフレッシュアドレス
とメモリアドレスとの対応関係を表す一例の説明図を示
す。また、図４は図３の対応関係に基づくリフレッシュ
動作の順番を表す一例の説明図を示す。
【００２３】図３（Ａ）はリフレッシュアドレス（Ａ
２，Ａ１，Ａ０）をメモリアドレス（ＭＡ２，ＭＡ１，
ＭＡ０）にそのまま対応させており、メモリアドレス側
の負荷容量については何ら考慮されていない。図３
（Ｂ）はリフレッシュアドレス（Ａ２，Ａ１，Ａ０）を
メモリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）にそのまま
対応させておらず、リフレッシュアドレスの最下位アド
レスＡ０から順番に負荷容量が少ないメモリアドレスを
対応させている。
２，Ａ１，Ａ０）をメモリアドレス（ＭＡ２，ＭＡ１，
ＭＡ０）にそのまま対応させており、メモリアドレス側
の負荷容量については何ら考慮されていない。図３
（Ｂ）はリフレッシュアドレス（Ａ２，Ａ１，Ａ０）を
メモリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）にそのまま
対応させておらず、リフレッシュアドレスの最下位アド
レスＡ０から順番に負荷容量が少ないメモリアドレスを
対応させている。
【００２４】なお、リフレッシュアドレス（Ａ２，Ａ
１，Ａ０）は、図１のタイミング図に表すような変化を
するものとする。また、メモリアドレス（ＭＡ２，ＭＡ
１，ＭＡ０）に接続されている負荷容量は、ＭＡ１，Ｍ
Ａ２，ＭＡ０の順番に大きくなっている。図３（Ａ）の
場合、リフレッシュアドレス（Ａ２，Ａ１，Ａ０）をメ
モリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）にそのまま対
応させているので、図４（Ａ）に示すようなタイミング
でメモリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）が変化す
る。したがって、リフレッシュ時間ｔREF 内にメモリア
ドレスは（ＭＡ２，ＭＡ１，ＭＡ０）＝（０，０，
０），（０，０，１），・・・・・ ，（１，１，１）の順に
カウントアップされ、全てのメモリアドレスのデータの
再書き込みが終了していることになる。
１，Ａ０）は、図１のタイミング図に表すような変化を
するものとする。また、メモリアドレス（ＭＡ２，ＭＡ
１，ＭＡ０）に接続されている負荷容量は、ＭＡ１，Ｍ
Ａ２，ＭＡ０の順番に大きくなっている。図３（Ａ）の
場合、リフレッシュアドレス（Ａ２，Ａ１，Ａ０）をメ
モリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）にそのまま対
応させているので、図４（Ａ）に示すようなタイミング
でメモリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）が変化す
る。したがって、リフレッシュ時間ｔREF 内にメモリア
ドレスは（ＭＡ２，ＭＡ１，ＭＡ０）＝（０，０，
０），（０，０，１），・・・・・ ，（１，１，１）の順に
カウントアップされ、全てのメモリアドレスのデータの
再書き込みが終了していることになる。
【００２５】一方、図３（Ｂ）の場合、リフレッシュア
ドレス（Ａ２，Ａ１，Ａ０）をメモリアドレス（ＭＡ
２，ＭＡ１，ＭＡ０）にそのまま対応させておらず、リ
フレッシュアドレスの最下位アドレスＡ０から順番に負
荷容量が少ないメモリアドレスを対応させている。具体
的には、最下位リフレッシュアドレスＡ０と、接続され
ている負荷容量が一番少ないメモリアドレスＭＡ１とを
対応させ、最上位リフレッシュアドレスＡ２と、接続さ
れている負荷容量が一番大きいメモリアドレスＭＡ０と
を対応させている。
ドレス（Ａ２，Ａ１，Ａ０）をメモリアドレス（ＭＡ
２，ＭＡ１，ＭＡ０）にそのまま対応させておらず、リ
フレッシュアドレスの最下位アドレスＡ０から順番に負
荷容量が少ないメモリアドレスを対応させている。具体
的には、最下位リフレッシュアドレスＡ０と、接続され
ている負荷容量が一番少ないメモリアドレスＭＡ１とを
対応させ、最上位リフレッシュアドレスＡ２と、接続さ
れている負荷容量が一番大きいメモリアドレスＭＡ０と
を対応させている。
【００２６】したがって、図４（Ｂ）に示すようなタイ
ミングでメモリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）が
変化する。ここで、リフレッシュ時間ｔREF 内にメモリ
アドレスは（ＭＡ２，ＭＡ１，ＭＡ０）＝（０，０，
０），（０，１，０），（１，０，０），（１，１，
０），（０，０，１），（０，１，１），（１，０，
１），（１，１，１）の順に変化し、全てのメモリアド
レスのデータの再書き込みが終了していることになる。
ミングでメモリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）が
変化する。ここで、リフレッシュ時間ｔREF 内にメモリ
アドレスは（ＭＡ２，ＭＡ１，ＭＡ０）＝（０，０，
０），（０，１，０），（１，０，０），（１，１，
０），（０，０，１），（０，１，１），（１，０，
１），（１，１，１）の順に変化し、全てのメモリアド
レスのデータの再書き込みが終了していることになる。
【００２７】したがって、図３（Ｂ）に示すようにリフ
レッシュアドレスの最下位アドレスＡ０から順番に負荷
容量が少ないメモリアドレスを対応させたとしても、リ
フレッシュ時間ｔREF 内に全てのメモリアドレスのデー
タの再書き込みが終了しており、リフレッシュアドレス
（Ａｎ−１，Ａｎ−２，・・・・・ ，Ａ０）とメモリアドレ
ス（ＭＡｎ−１，ＭＡｎ−２，・・・・・ ，ＭＡ０）とが対
応しなくなったとしてもリフレッシュ動作に何ら問題が
ない。
レッシュアドレスの最下位アドレスＡ０から順番に負荷
容量が少ないメモリアドレスを対応させたとしても、リ
フレッシュ時間ｔREF 内に全てのメモリアドレスのデー
タの再書き込みが終了しており、リフレッシュアドレス
（Ａｎ−１，Ａｎ−２，・・・・・ ，Ａ０）とメモリアドレ
ス（ＭＡｎ−１，ＭＡｎ−２，・・・・・ ，ＭＡ０）とが対
応しなくなったとしてもリフレッシュ動作に何ら問題が
ない。
【００２８】次に、リフレッシュアドレスの最下位アド
レスから順番に負荷容量が少ないメモリアドレスを対応
させた半導体記憶装置について説明する。図５は、本発
明の半導体記憶装置の一実施例の構成図を示す。図５の
半導体記憶装置１は、外部から制御信号を供給されるバ
ッファ１０と、外部からアドレス信号を供給されるバッ
ファ１２と、リフレッシュアドレス信号を出力するカウ
ンタ１４と、選択器１６と、メモリセルアレイ２０と、
メモリセルアレイ２０から供給されたデータを外部に出
力又は外部から入力されたデータをメモリセルアレイ２
０に供給するバッファ２２とを含む構成である。なお、
半導体記憶装置１のリフレッシュ動作以外は従来のもの
と同様であり説明を省略する。
レスから順番に負荷容量が少ないメモリアドレスを対応
させた半導体記憶装置について説明する。図５は、本発
明の半導体記憶装置の一実施例の構成図を示す。図５の
半導体記憶装置１は、外部から制御信号を供給されるバ
ッファ１０と、外部からアドレス信号を供給されるバッ
ファ１２と、リフレッシュアドレス信号を出力するカウ
ンタ１４と、選択器１６と、メモリセルアレイ２０と、
メモリセルアレイ２０から供給されたデータを外部に出
力又は外部から入力されたデータをメモリセルアレイ２
０に供給するバッファ２２とを含む構成である。なお、
半導体記憶装置１のリフレッシュ動作以外は従来のもの
と同様であり説明を省略する。
【００２９】半導体記憶装置１はリフレッシュ動作を行
なう場合、選択器１６を制御してカウンタ１４から供給
されるリフレッシュアドレス信号をメモリセルアレイ２
０に供給する。本願発明の半導体記憶装置１は、設計段
階で各メモリアドレスの負荷容量を検出しておき、その
検出結果に基づいてリフレッシュアドレスの最下位アド
レスから順番に負荷容量が少ないメモリアドレスを対応
させた構造となっている。例えば、図３（Ｂ）に示すよ
うな構造である。
なう場合、選択器１６を制御してカウンタ１４から供給
されるリフレッシュアドレス信号をメモリセルアレイ２
０に供給する。本願発明の半導体記憶装置１は、設計段
階で各メモリアドレスの負荷容量を検出しておき、その
検出結果に基づいてリフレッシュアドレスの最下位アド
レスから順番に負荷容量が少ないメモリアドレスを対応
させた構造となっている。例えば、図３（Ｂ）に示すよ
うな構造である。
【００３０】したがって、リフレッシュアドレスのうち
最も変化が頻繁に起こる最下位アドレスから順番に負荷
容量が少ないメモリアドレスを対応させた構造となって
おり、消費電流を最小とすることができる。図６は、本
発明の半導体記憶装置に含まれるカウンタの一例の構成
図を示す。図６のカウンタ１４は、分周器３０−０〜３
０−（ｎ−１）を含む構成であり、入力端子REF からリ
フレッシュ動作を行なう毎にパルス信号が入力される。
そのパルス信号は最初に分周器３０−０に供給され分周
された後、分周器３０−１に供給される。そのあと、３
０−１に供給されたパルス信号は更に分周された後、分
周器３０−２に供給される。以下同様に、分周器３０−
２〜３０−（ｎ−１）に次々に供給され順次分周された
信号が出力される。
最も変化が頻繁に起こる最下位アドレスから順番に負荷
容量が少ないメモリアドレスを対応させた構造となって
おり、消費電流を最小とすることができる。図６は、本
発明の半導体記憶装置に含まれるカウンタの一例の構成
図を示す。図６のカウンタ１４は、分周器３０−０〜３
０−（ｎ−１）を含む構成であり、入力端子REF からリ
フレッシュ動作を行なう毎にパルス信号が入力される。
そのパルス信号は最初に分周器３０−０に供給され分周
された後、分周器３０−１に供給される。そのあと、３
０−１に供給されたパルス信号は更に分周された後、分
周器３０−２に供給される。以下同様に、分周器３０−
２〜３０−（ｎ−１）に次々に供給され順次分周された
信号が出力される。
【００３１】ここで、各分周器３０−０〜３０−（ｎ−
１）からの出力信号Ｏｕｔ０〜Ｏｕｔｎ−１はリフレッ
シュアドレスＡ０〜Ａｎ−１に対応しており、リフレッ
シュアドレスの最下位アドレスＡ０がＯｕｔ０に対応
し、リフレッシュアドレスの最上位アドレスＡｎ−１が
Ｏｕｔｎ−１に対応する。なお、分周器３０−０〜３０
−（ｎ−１）の一例の構成図を図中に示しておく。
１）からの出力信号Ｏｕｔ０〜Ｏｕｔｎ−１はリフレッ
シュアドレスＡ０〜Ａｎ−１に対応しており、リフレッ
シュアドレスの最下位アドレスＡ０がＯｕｔ０に対応
し、リフレッシュアドレスの最上位アドレスＡｎ−１が
Ｏｕｔｎ−１に対応する。なお、分周器３０−０〜３０
−（ｎ−１）の一例の構成図を図中に示しておく。
【００３２】例えば、図６のカウンタの出力信号Ｏｕｔ
０〜Ｏｕｔｎ−１をリフレッシュアドレスＡ０〜Ａｎ−
１として利用する場合について説明すると、設計段階で
検出してある各メモリアドレスの負荷容量に基づいて、
出力信号Ｏｕｔ０から順番に負荷容量が少ないメモリア
ドレスを対応させる。以上のように、頻繁に振幅（デー
タ状態：Ｈｉｇｈ／Ｌｏｗ）が変化するリフレッシュア
ドレスの最下位アドレスから順番に、負荷容量が少ない
メモリアドレスを割り当てることにより消費電力を最小
にすることが可能となる。なお、本実施例ではリフレッ
シュアドレス及びメモリアドレスが３ビットの例につい
て動作の説明をしたが、これに限ることなく様々な形態
が可能である。
０〜Ｏｕｔｎ−１をリフレッシュアドレスＡ０〜Ａｎ−
１として利用する場合について説明すると、設計段階で
検出してある各メモリアドレスの負荷容量に基づいて、
出力信号Ｏｕｔ０から順番に負荷容量が少ないメモリア
ドレスを対応させる。以上のように、頻繁に振幅（デー
タ状態：Ｈｉｇｈ／Ｌｏｗ）が変化するリフレッシュア
ドレスの最下位アドレスから順番に、負荷容量が少ない
メモリアドレスを割り当てることにより消費電力を最小
にすることが可能となる。なお、本実施例ではリフレッ
シュアドレス及びメモリアドレスが３ビットの例につい
て動作の説明をしたが、これに限ることなく様々な形態
が可能である。
【００３３】
【発明の効果】上述の如く、請求項１記載の本発明によ
れば、アドレス信号発生手段からメモリセルに格納する
ことができるデータに応じた第１アドレス信号が順次出
力され、その第１アドレス信号を構成する複数のビット
信号のうちデータ状態の変化（Ｈｉｇｈ／Ｌｏｗ）が頻
繁なビット信号ほど負荷容量が小さくなるように、前記
複数のビット信号を前記データを読み出して再書き込み
するメモリアドレスに割り当てることにより、データ保
持のために必要なデータを読み出して再書き込みする動
作の消費電力を削減することが可能である。
れば、アドレス信号発生手段からメモリセルに格納する
ことができるデータに応じた第１アドレス信号が順次出
力され、その第１アドレス信号を構成する複数のビット
信号のうちデータ状態の変化（Ｈｉｇｈ／Ｌｏｗ）が頻
繁なビット信号ほど負荷容量が小さくなるように、前記
複数のビット信号を前記データを読み出して再書き込み
するメモリアドレスに割り当てることにより、データ保
持のために必要なデータを読み出して再書き込みする動
作の消費電力を削減することが可能である。
【００３４】これは、ビット信号のうちデータ状態の変
化が頻繁なビット信号に負荷容量が大きいメモリアドレ
スが割り当てられた場合に消費電流が大きくなることに
基づいたもので、頻繁にデータ状態が変化するビット信
号に負荷容量が小さいメモリアドレスを割り当て、デー
タ状態の変化が少ないビット信号に負荷容量が大きいメ
モリアドレスを割り当てることにより、データ保持のた
めに必要なデータを読み出して再書き込みする動作の消
費電力を削減することが可能となる。
化が頻繁なビット信号に負荷容量が大きいメモリアドレ
スが割り当てられた場合に消費電流が大きくなることに
基づいたもので、頻繁にデータ状態が変化するビット信
号に負荷容量が小さいメモリアドレスを割り当て、デー
タ状態の変化が少ないビット信号に負荷容量が大きいメ
モリアドレスを割り当てることにより、データ保持のた
めに必要なデータを読み出して再書き込みする動作の消
費電力を削減することが可能となる。
【００３５】以上のような、データ保持のために必要な
データを読み出して再書き込みする動作の消費電力を削
減することにより、半導体記憶装置を利用している例え
ば携帯用電子機器の可働時間の延長が可能となる。ま
た、請求項２記載の本発明によれば、アドレス信号発生
手段からメモリセルに格納することができるデータに応
じた第１アドレス信号が順次出力され、その第１アドレ
ス信号を構成する複数のビット信号のうちデータ状態の
変化が頻繁なビット信号ほど負荷容量が小さくなるよう
に、前記リフレッシュを行なうメモリアドレスに割り当
てることにより、データ保持のために必要なリフレッシ
ュ動作の消費電力を削減することが可能である。
データを読み出して再書き込みする動作の消費電力を削
減することにより、半導体記憶装置を利用している例え
ば携帯用電子機器の可働時間の延長が可能となる。ま
た、請求項２記載の本発明によれば、アドレス信号発生
手段からメモリセルに格納することができるデータに応
じた第１アドレス信号が順次出力され、その第１アドレ
ス信号を構成する複数のビット信号のうちデータ状態の
変化が頻繁なビット信号ほど負荷容量が小さくなるよう
に、前記リフレッシュを行なうメモリアドレスに割り当
てることにより、データ保持のために必要なリフレッシ
ュ動作の消費電力を削減することが可能である。
【００３６】また、請求項３記載の本発明によれば、前
記複数のビット信号のうちデータ状態の変化が頻繁なビ
ット信号ほど負荷容量が小さく，データ状態の変化が少
ないビット信号ほど負荷容量が大きくなるように前記第
１アドレス信号を構成する複数のビット信号と、前記リ
フレッシュを行なうローアドレスとを一対一に対応され
ることにより、データ保持のために必要なリフレッシュ
動作の消費電力を削減することが可能である。
記複数のビット信号のうちデータ状態の変化が頻繁なビ
ット信号ほど負荷容量が小さく，データ状態の変化が少
ないビット信号ほど負荷容量が大きくなるように前記第
１アドレス信号を構成する複数のビット信号と、前記リ
フレッシュを行なうローアドレスとを一対一に対応され
ることにより、データ保持のために必要なリフレッシュ
動作の消費電力を削減することが可能である。
【００３７】また、請求項４記載の本発明によれば、ア
ドレス信号発生手段からメモリセルに格納することがで
きるデータに応じた第１アドレス信号が順次出力され、
その第１アドレス信号を構成する複数のビット信号のう
ちデータ状態の変化が頻繁なビット信号ほど負荷容量が
小さくなるように、前記複数のビット信号を前記データ
を読み出して再書き込みするメモリアドレスに割り当て
ることにより、データ保持のために必要なデータを読み
出して再書き込みする動作の消費電力を削減することが
可能である。
ドレス信号発生手段からメモリセルに格納することがで
きるデータに応じた第１アドレス信号が順次出力され、
その第１アドレス信号を構成する複数のビット信号のう
ちデータ状態の変化が頻繁なビット信号ほど負荷容量が
小さくなるように、前記複数のビット信号を前記データ
を読み出して再書き込みするメモリアドレスに割り当て
ることにより、データ保持のために必要なデータを読み
出して再書き込みする動作の消費電力を削減することが
可能である。
【図１】リフレッシュアドレスを表す一例のタイミング
図である。
図である。
【図２】本発明の原理を説明する一例の説明図である。
【図３】リフレッシュアドレスとメモリアドレスとの対
応関係を表す一例の説明図である。
応関係を表す一例の説明図である。
【図４】図３の対応関係に基づくリフレッシュ動作の順
番を表す一例の説明図である。
番を表す一例の説明図である。
【図５】本発明の半導体記憶装置の一実施例の構成図で
ある。
ある。
【図６】本発明の半導体記憶装置に含まれるカウンタの
一例の構成図である。
一例の構成図である。
１ 半導体記憶装置 １０，１２，２２ バッファ １４ カウンタ １６ 選択器 ２０ メモリセルアレイ ３０−０〜３０−（ｎ−１） 分周器
フロントページの続き (72)発明者 川畑 邦範 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 菊竹 陽 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA01 BA20 CA07 DA10
Claims (4)
- 【請求項１】 所定時間毎にメモリセルに格納している
データを読み出して再書き込みする半導体記憶装置にお
いて、 前記メモリセルに格納するデータのメモリアドレスに応
じた第１アドレス信号を順次出力するアドレス信号発生
手段を有し、 前記第１アドレス信号を構成する複数のビット信号のう
ちデータ状態の変化が頻繁なビット信号ほど負荷容量が
小さくなるように、前記複数のビット信号を前記データ
を読み出して再書き込みするメモリアドレスに割り当て
ることを特徴とする半導体記憶装置。 - 【請求項２】 ロー及びコラムに対応して縦横に配列さ
れるメモリセルと、 リフレッシュ時に前記メモリセルに格納するデータのロ
ーアドレスに応じた第１アドレス信号を順次出力するア
ドレス信号発生手段と、 前記第１アドレス信号を構成する複数のビット信号のう
ちデータ状態の変化が頻繁なビット信号ほど負荷容量が
小さくなるように、前記複数のビット信号を前記リフレ
ッシュを行なうローアドレスに割り当てるように接続す
る配線パターンとを有することを特徴とする半導体記憶
装置。 - 【請求項３】 前記配線パターンは、 前記第１アドレス信号を構成する複数のビット信号と、 前記リフレッシュを行なうローアドレスとを、前記複数
のビット信号のうちデータ状態の変化が頻繁なビット信
号ほど負荷容量が小さく，データ状態の変化が少ないビ
ット信号ほど負荷容量が大きくなるように一対一に対応
させることを特徴とする請求項２記載の半導体記憶装
置。 - 【請求項４】 所定時間毎にメモリセルに格納している
データを読み出して再書き込みするために利用するアド
レス信号のアドレス信号供給方法において、 前記メモリセルに格納するデータのメモリアドレスに応
じた第１アドレス信号を順次出力する段階と、 前記第１アドレス信号を構成する複数のビット信号のう
ちデータ状態の変化が頻繁なビット信号ほど負荷容量が
小さくなるように前記データを読み出して再書き込みす
るメモリアドレスに割り当てる段階とを有することを特
徴とするアドレス信号供給方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10992999A JP3974287B2 (ja) | 1999-04-16 | 1999-04-16 | アドレス信号供給方法及びそれを利用した半導体記憶装置 |
| US09/500,814 US6195304B1 (en) | 1999-04-16 | 2000-02-10 | Semiconductor memory device and its refresh address signal generating method adapted to reduce power consumption during refresh operation |
| KR1020000009368A KR100592351B1 (ko) | 1999-04-16 | 2000-02-25 | 어드레스 신호 공급 방법 및 그것을 이용한 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10992999A JP3974287B2 (ja) | 1999-04-16 | 1999-04-16 | アドレス信号供給方法及びそれを利用した半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000306378A true JP2000306378A (ja) | 2000-11-02 |
| JP3974287B2 JP3974287B2 (ja) | 2007-09-12 |
Family
ID=14522701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10992999A Expired - Fee Related JP3974287B2 (ja) | 1999-04-16 | 1999-04-16 | アドレス信号供給方法及びそれを利用した半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6195304B1 (ja) |
| JP (1) | JP3974287B2 (ja) |
| KR (1) | KR100592351B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6904436B1 (en) * | 2000-10-04 | 2005-06-07 | Cypress Semiconductor Corporation | Method and system for generating a bit order data structure of configuration bits from a schematic hierarchy |
| US7911875B2 (en) * | 2008-10-10 | 2011-03-22 | Hynix Semiconductor Inc. | Address counting circuit and semiconductor memory apparatus using the same |
| US7929368B2 (en) | 2008-12-30 | 2011-04-19 | Micron Technology, Inc. | Variable memory refresh devices and methods |
| US8127185B2 (en) | 2009-01-23 | 2012-02-28 | Micron Technology, Inc. | Memory devices and methods for managing error regions |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5991851A (en) * | 1997-05-02 | 1999-11-23 | Enhanced Memory Systems, Inc. | Enhanced signal processing random access memory device utilizing a DRAM memory array integrated with an associated SRAM cache and internal refresh control |
| JPH11345486A (ja) * | 1998-06-01 | 1999-12-14 | Mitsubishi Electric Corp | セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ |
-
1999
- 1999-04-16 JP JP10992999A patent/JP3974287B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-10 US US09/500,814 patent/US6195304B1/en not_active Expired - Lifetime
- 2000-02-25 KR KR1020000009368A patent/KR100592351B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000071387A (ko) | 2000-11-25 |
| JP3974287B2 (ja) | 2007-09-12 |
| KR100592351B1 (ko) | 2006-06-22 |
| US6195304B1 (en) | 2001-02-27 |
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