JP2000294562A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】積層型ゲート電極の構成膜間のコンタクト抵抗
を低減すること。 【解決手段】半導体基板１上の薄いゲート酸化膜２に、
半導体膜層３／高融点金属の窒化物からなるバリア膜４
／高融点金属５が順次積層された積層型ゲート電極６を
備えた半導体基板を、水蒸気と水素の混合雰囲気下で水
蒸気分圧５％〜２０％、熱処理温度６５０℃〜８５０℃
の範囲で熱処理を行う。これにより、半導体膜層とバリ
ア膜との間では半導体膜層上に部分に存在する酸化膜の
みを選択的に還元する一方で、半導体基板上の薄いゲー
ト酸化膜が露出した部分７では選択的に酸化することが
できる。半導体膜層／バリア膜間に酸素含有量５％以下
の半導体−酸素結合層８を形成し、ゲート電極部のコン
タクト抵抗を５×１０-6Ωｃｍ2以下が実現できる。
を低減すること。 【解決手段】半導体基板１上の薄いゲート酸化膜２に、
半導体膜層３／高融点金属の窒化物からなるバリア膜４
／高融点金属５が順次積層された積層型ゲート電極６を
備えた半導体基板を、水蒸気と水素の混合雰囲気下で水
蒸気分圧５％〜２０％、熱処理温度６５０℃〜８５０℃
の範囲で熱処理を行う。これにより、半導体膜層とバリ
ア膜との間では半導体膜層上に部分に存在する酸化膜の
みを選択的に還元する一方で、半導体基板上の薄いゲー
ト酸化膜が露出した部分７では選択的に酸化することが
できる。半導体膜層／バリア膜間に酸素含有量５％以下
の半導体−酸素結合層８を形成し、ゲート電極部のコン
タクト抵抗を５×１０-6Ωｃｍ2以下が実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に半導体装置の電極を半導体膜層
と高融点金属膜層との積層構造（積層型ゲート電極と云
う）で構成したゲート電極において、半導体膜と高融点
金属とのコンタクト抵抗を低く抑えるのに好適な半導体
装置およびその製造方法に関する。
の製造方法に係り、特に半導体装置の電極を半導体膜層
と高融点金属膜層との積層構造（積層型ゲート電極と云
う）で構成したゲート電極において、半導体膜と高融点
金属とのコンタクト抵抗を低く抑えるのに好適な半導体
装置およびその製造方法に関する。
【０００２】
【従来の技術】この種の半導体装置のゲート電極にはＴ
ｉＳｉ2、ＣｏＳｉ2やＷＳｉ2等のシリサイドが用いら
れている。しかし、これらの電極材は形成時に化学反応
を伴うこと、化合物であること、装置が微細構造化（高
密度化）することによりゲート長が短くなり電極幅が極
めて狭くなることから必然的に配線抵抗が増大すること
（細線効果と云う凝集現象による）等から、配線幅が
０．１μｍ以下となるような超微細ＬＳＩには適用がむ
ずかしい。
ｉＳｉ2、ＣｏＳｉ2やＷＳｉ2等のシリサイドが用いら
れている。しかし、これらの電極材は形成時に化学反応
を伴うこと、化合物であること、装置が微細構造化（高
密度化）することによりゲート長が短くなり電極幅が極
めて狭くなることから必然的に配線抵抗が増大すること
（細線効果と云う凝集現象による）等から、配線幅が
０．１μｍ以下となるような超微細ＬＳＩには適用がむ
ずかしい。
【０００３】そこで、Ｗ、Ｍｏといった高融点金属膜の
電極部への適用が考えられている。特に多結晶シリコン
上に高融点金属を積層した構造のゲート電極は、多結晶
シリコンへイオン打込み（インプラ）等により、Ｐ、Ｂ
等のドーピングができ、広範囲に適用が可能である。
電極部への適用が考えられている。特に多結晶シリコン
上に高融点金属を積層した構造のゲート電極は、多結晶
シリコンへイオン打込み（インプラ）等により、Ｐ、Ｂ
等のドーピングができ、広範囲に適用が可能である。
【０００４】
【発明が解決しようとする課題】しかし、多結晶シリコ
ンへのインプラやその後のアニールにより、高融点金属
を積層する下地となる多結晶シリコン表面上に自然発生
的に酸化物等による不純物膜が形成されてしまい、多結
晶シリコンと高融点金属のコンタクト抵抗は上昇する。
ンへのインプラやその後のアニールにより、高融点金属
を積層する下地となる多結晶シリコン表面上に自然発生
的に酸化物等による不純物膜が形成されてしまい、多結
晶シリコンと高融点金属のコンタクト抵抗は上昇する。
【０００５】これを防ぐために、多結晶シリコン上面を
強力に洗浄したり、金属膜の積層前にドライエッチ等で
物理的に除去する等の表面清浄化処理方法がとられる。
しかし、そのような方法では、洗いむら等により不純物
膜除去が不十分であったり、電極以外の部分へデバイス
的にダメージを与えたりする。
強力に洗浄したり、金属膜の積層前にドライエッチ等で
物理的に除去する等の表面清浄化処理方法がとられる。
しかし、そのような方法では、洗いむら等により不純物
膜除去が不十分であったり、電極以外の部分へデバイス
的にダメージを与えたりする。
【０００６】このような課題の解決法としては、例え
ば、実際に半導体膜上に高融点金属を積層する場合に
は、両者の反応を抑制するために窒化物等によるバリア
膜を形成することを利用して、そのバリア膜の一部と半
導体膜とを意図的に反応させ、ごく少量の反応化合物を
形成させて抵抗を抑制する方法が報告されている（例え
ば、IEEE Trans. Electron． Device， vol．43， p186
4）。
ば、実際に半導体膜上に高融点金属を積層する場合に
は、両者の反応を抑制するために窒化物等によるバリア
膜を形成することを利用して、そのバリア膜の一部と半
導体膜とを意図的に反応させ、ごく少量の反応化合物を
形成させて抵抗を抑制する方法が報告されている（例え
ば、IEEE Trans. Electron． Device， vol．43， p186
4）。
【０００７】しかし、半導体膜と高融点金属との間にバ
リア膜を形成しても、半導体膜と高融点金属とのコンタ
クト抵抗の低減はなおかつ不十分であり、さらなる改善
が望まれていた。
リア膜を形成しても、半導体膜と高融点金属とのコンタ
クト抵抗の低減はなおかつ不十分であり、さらなる改善
が望まれていた。
【０００８】したがって、本発明の目的は、上記従来の
問題点を解消することにあり、デバイス特性を劣化させ
ることなく、半導体膜と高融点金属のコンタクト抵抗を
抑制し得る積層型ゲート電極を備えた半導体装置及びそ
の製造方法を提供することにある。
問題点を解消することにあり、デバイス特性を劣化させ
ることなく、半導体膜と高融点金属のコンタクト抵抗を
抑制し得る積層型ゲート電極を備えた半導体装置及びそ
の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明者等は、ゲート電
極を構成する半導体膜と高融点金属のコンタクト抵抗を
低減させるために、半導体素子を形成した半導体基板に
ついて種々の雰囲気下で熱処理を繰り返し実験検討し
た。
極を構成する半導体膜と高融点金属のコンタクト抵抗を
低減させるために、半導体素子を形成した半導体基板に
ついて種々の雰囲気下で熱処理を繰り返し実験検討し
た。
【００１０】その結果、水蒸気と水素の混合雰囲気下で
の熱処理の場合、特定の条件を満たしたとき、コンタク
ト抵抗が著しく低下すると云う新しい知見を得た。
の熱処理の場合、特定の条件を満たしたとき、コンタク
ト抵抗が著しく低下すると云う新しい知見を得た。
【００１１】また、この熱処理条件下では、ゲート電極
の下地となる半導体膜に注入したＰやＢ等が薄いゲート
酸化膜を介して半導体基板のチャネル部に漏れる恐れが
ないため、基板の閾値が変動せず、安定した特性を有す
る半導体装置が実現できると云うこともわかった。
の下地となる半導体膜に注入したＰやＢ等が薄いゲート
酸化膜を介して半導体基板のチャネル部に漏れる恐れが
ないため、基板の閾値が変動せず、安定した特性を有す
る半導体装置が実現できると云うこともわかった。
【００１２】半導体膜にＰやＢ等の基板と反対導電型の
不純物を注入することは、半導体膜自信の固有抵抗を低
減するために従来からも行われていることである。しか
し、従来の熱処理では、これら不純物が薄いゲート酸化
膜を介して半導体基板のチャネル部に漏れ出し、基板の
閾値が変動してしまうと云う問題があった。同一半導体
基板にｐチャネル素子及びｎチャネル素子が形成されて
いる相補型のＭＯＳデバイスの場合には、特にこの閾値
の変動は問題となるので避けねばならない。
不純物を注入することは、半導体膜自信の固有抵抗を低
減するために従来からも行われていることである。しか
し、従来の熱処理では、これら不純物が薄いゲート酸化
膜を介して半導体基板のチャネル部に漏れ出し、基板の
閾値が変動してしまうと云う問題があった。同一半導体
基板にｐチャネル素子及びｎチャネル素子が形成されて
いる相補型のＭＯＳデバイスの場合には、特にこの閾値
の変動は問題となるので避けねばならない。
【００１３】本発明者等が見い出したこの特定熱処理条
件は、水蒸気と水素の混合雰囲気下で、水蒸気分圧５％
〜２０％、熱処理温度６５０℃〜８５０℃の範囲で行う
ことである。
件は、水蒸気と水素の混合雰囲気下で、水蒸気分圧５％
〜２０％、熱処理温度６５０℃〜８５０℃の範囲で行う
ことである。
【００１４】この特定熱処理条件であれば、ゲート電極
直下部以外のゲート酸化膜が露出している部分では選択
的に酸化反応が生じて再酸化される一方で、ゲート電極
部の半導体膜（多結晶シリコン膜）上面、すなわち多結
晶シリコン膜が高融点金属、または高融点金属と多結晶
シリコン膜との反応抑制バリア膜の、いずれかと接して
いる部分では、選択的に還元反応を生じ、半導体膜（多
結晶シリコン膜）上に酸素含有量５％以下の半導体−酸
素結合層が形成され、その結果、半導体膜（多結晶シリ
コン）と高融点金属のコンタクト抵抗を５×１０-6Ωｃ
ｍ2以下に抑制できることを見出したものである。
直下部以外のゲート酸化膜が露出している部分では選択
的に酸化反応が生じて再酸化される一方で、ゲート電極
部の半導体膜（多結晶シリコン膜）上面、すなわち多結
晶シリコン膜が高融点金属、または高融点金属と多結晶
シリコン膜との反応抑制バリア膜の、いずれかと接して
いる部分では、選択的に還元反応を生じ、半導体膜（多
結晶シリコン膜）上に酸素含有量５％以下の半導体−酸
素結合層が形成され、その結果、半導体膜（多結晶シリ
コン）と高融点金属のコンタクト抵抗を５×１０-6Ωｃ
ｍ2以下に抑制できることを見出したものである。
【００１５】多結晶シリコン（半導体膜層）と高融点金
属の金属膜層の間には、両者の反応を防止するバリア膜
を設けることがのぞましく、一般的にバリア膜には、高
融点金属の窒化膜が適当である。本発明では、例えば高
融点金属にＷ、バリア膜にＷＮを用いる場合には、ＷＮ
膜の窒素含有量を２０％〜４０％とする。この窒素比率
で上記の特定条件での熱処理を行うと、半導体膜と高融
点金属Wの反応は、ほとんど生じない程度に抑制され
る。
属の金属膜層の間には、両者の反応を防止するバリア膜
を設けることがのぞましく、一般的にバリア膜には、高
融点金属の窒化膜が適当である。本発明では、例えば高
融点金属にＷ、バリア膜にＷＮを用いる場合には、ＷＮ
膜の窒素含有量を２０％〜４０％とする。この窒素比率
で上記の特定条件での熱処理を行うと、半導体膜と高融
点金属Wの反応は、ほとんど生じない程度に抑制され
る。
【００１６】ゲート電極部の多結晶シリコン膜部分で、
還元反応を生じさせるためだけであれば、水素のみの雰
囲気下での熱処理も有効である。しかし、その場合に
は、基板上に露出されている部分のゲート酸化膜の信頼
性を向上させるために再酸化処理を別途行う必要があ
り、しかもその熱処理は上記の特定条件でなければ、ゲ
ート電極部分の多結晶シリコンが再酸化される可能性が
高い。したがって、本発明では上記の特定熱処理条件で
選択的な酸化、還元反応を同一処理の中で行わしめるこ
とが重要である。
還元反応を生じさせるためだけであれば、水素のみの雰
囲気下での熱処理も有効である。しかし、その場合に
は、基板上に露出されている部分のゲート酸化膜の信頼
性を向上させるために再酸化処理を別途行う必要があ
り、しかもその熱処理は上記の特定条件でなければ、ゲ
ート電極部分の多結晶シリコンが再酸化される可能性が
高い。したがって、本発明では上記の特定熱処理条件で
選択的な酸化、還元反応を同一処理の中で行わしめるこ
とが重要である。
【００１７】
【発明の実施の形態】本発明は、上記実験事実に基づい
てなされたものであり、以下に本発明の目的を達成する
ことのできる発明の特徴について具体的に詳述する。
てなされたものであり、以下に本発明の目的を達成する
ことのできる発明の特徴について具体的に詳述する。
【００１８】先ず、本発明の目的を達成することのでき
る半導体装置の特徴は次の通りである。
る半導体装置の特徴は次の通りである。
【００１９】（１）．半導体基板主面に形成された極薄
のゲート酸化膜の一領域には、半導体膜層及び高融点金
属の窒化物層からなるバリア層を介して高融点金属膜層
を積層したゲート電極が設けられ、前記ゲート電極加工
後の段階で前記電極周辺の他の領域には少なくとも前記
極薄のゲート酸化膜が露出した部分を有する半導体装置
であって、前記高融点金属膜層の下地を構成する前記半
導体膜層と前記バリア層との間に、前記半導体膜層の表
面に自然発生的に形成された酸化膜を還元して酸素含有
量５％以下の半導体−酸素結合層を設ける共に、前記ゲ
ート電極部周辺に露出した前記極薄のゲート酸化膜上
に、前記半導体−酸素結合層の形成と同一工程で形成さ
れる再酸化膜を設け、前記ゲート電極を構成する高融点
金属膜層と半導体膜層とのコンタクト抵抗を５×１０-6
Ωｃｍ2以下とすること。
のゲート酸化膜の一領域には、半導体膜層及び高融点金
属の窒化物層からなるバリア層を介して高融点金属膜層
を積層したゲート電極が設けられ、前記ゲート電極加工
後の段階で前記電極周辺の他の領域には少なくとも前記
極薄のゲート酸化膜が露出した部分を有する半導体装置
であって、前記高融点金属膜層の下地を構成する前記半
導体膜層と前記バリア層との間に、前記半導体膜層の表
面に自然発生的に形成された酸化膜を還元して酸素含有
量５％以下の半導体−酸素結合層を設ける共に、前記ゲ
ート電極部周辺に露出した前記極薄のゲート酸化膜上
に、前記半導体−酸素結合層の形成と同一工程で形成さ
れる再酸化膜を設け、前記ゲート電極を構成する高融点
金属膜層と半導体膜層とのコンタクト抵抗を５×１０-6
Ωｃｍ2以下とすること。
【００２０】（２）．そして好ましくは、上記（１）に
おいて前記ゲート電極の一つは前記半導体膜層にｐ型不
純物が注入されたゲート電極であり、他の一つは前記半
導体膜層にｎ型不純物が注入されたゲート電極であっ
て、これら導電型が互いに異なる半導体膜層を有するゲ
ート電極が同一半導体基板上に形成され、相補形の電界
効果型半導体装置を構成していること。
おいて前記ゲート電極の一つは前記半導体膜層にｐ型不
純物が注入されたゲート電極であり、他の一つは前記半
導体膜層にｎ型不純物が注入されたゲート電極であっ
て、これら導電型が互いに異なる半導体膜層を有するゲ
ート電極が同一半導体基板上に形成され、相補形の電界
効果型半導体装置を構成していること。
【００２１】（３）．また、上記（１）もしくは（２）
において、前記高融点金属の窒化物層からなるバリア層
が、タングステン窒化膜及びモリブデン窒化膜の少なく
とも１種で構成されていること。
において、前記高融点金属の窒化物層からなるバリア層
が、タングステン窒化膜及びモリブデン窒化膜の少なく
とも１種で構成されていること。
【００２２】（４）．また、上記（１）〜（３）におい
て、前記高融点金属の窒化物層の窒素含有量が、１０〜
４０％であること。
て、前記高融点金属の窒化物層の窒素含有量が、１０〜
４０％であること。
【００２３】また、本発明の目的を達成することのでき
る半導体装置の製造方法の特徴は次の通りである。
る半導体装置の製造方法の特徴は次の通りである。
【００２４】（５）．半導体基板主面に、極薄のゲート
酸化膜を形成する工程と、前記ゲート酸化膜上に半導体
膜層、高融点金属膜の窒化物からなるバリア層および高
融点金属膜層を順次積層する成膜工程と、前記成膜工程
により形成された積層膜上にマスクパターンを形成し、
前記ゲート酸化膜上の積層膜を選択的に除去してゲート
電極を形成すると共に、ゲート電極周辺の前記極薄のゲ
ート酸化膜の少なくとも一部を露出させる選択エッチン
グ工程とを有する半導体装置の製造方法であって、前記
半導体膜層の形成後もしくは形成中には、前記半導体膜
層の少なくともゲート電極形成領域に前記半導体基板と
は反対導電型の不純物を注入する工程を含み、前記選択
エッチング工程後には、ゲート電極が形成された前記半
導体基板を、水蒸気と水素の混合雰囲気下で水蒸気分圧
５％〜２０％、熱処理温度６５０℃〜８５０℃の範囲で
熱処理する工程を有し、前記熱処理工程によって一方で
は前記半導体膜層の表面に存在する酸化膜を選択的に還
元して酸素含有量５％以下の半導体−酸素結合層を前記
半導体膜層とバリア層との間に形成すると共に、他方で
は前記ゲート電極周辺に露出した前記極薄のゲート酸化
膜を選択的に再酸化すること。
酸化膜を形成する工程と、前記ゲート酸化膜上に半導体
膜層、高融点金属膜の窒化物からなるバリア層および高
融点金属膜層を順次積層する成膜工程と、前記成膜工程
により形成された積層膜上にマスクパターンを形成し、
前記ゲート酸化膜上の積層膜を選択的に除去してゲート
電極を形成すると共に、ゲート電極周辺の前記極薄のゲ
ート酸化膜の少なくとも一部を露出させる選択エッチン
グ工程とを有する半導体装置の製造方法であって、前記
半導体膜層の形成後もしくは形成中には、前記半導体膜
層の少なくともゲート電極形成領域に前記半導体基板と
は反対導電型の不純物を注入する工程を含み、前記選択
エッチング工程後には、ゲート電極が形成された前記半
導体基板を、水蒸気と水素の混合雰囲気下で水蒸気分圧
５％〜２０％、熱処理温度６５０℃〜８５０℃の範囲で
熱処理する工程を有し、前記熱処理工程によって一方で
は前記半導体膜層の表面に存在する酸化膜を選択的に還
元して酸素含有量５％以下の半導体−酸素結合層を前記
半導体膜層とバリア層との間に形成すると共に、他方で
は前記ゲート電極周辺に露出した前記極薄のゲート酸化
膜を選択的に再酸化すること。
【００２５】（６）．上記（５）において、前記選択エ
ッチング工程後には、ゲート電極が形成された前記半導
体基板を、水蒸気と水素の混合雰囲気下で水蒸気分圧５
％〜２０％、熱処理温度６５０℃〜８５０℃の範囲で熱
処理する工程を有し、前記熱処理工程によって一方では
前記半導体膜層の表面に存在する酸化膜を選択的に還元
して酸素含有量５％以下の半導体−酸素結合層を前記半
導体膜層とバリア層との間に形成すると共に、他方では
前記ゲート電極周辺に露出した前記極薄のゲート酸化膜
を５ｎｍ以下の膜厚分選択的に再酸化し、前記ゲート電
極を構成する高融点金属膜層と半導体膜層とのコンタク
ト抵抗を５×１０-6Ωｃｍ2以下とする。
ッチング工程後には、ゲート電極が形成された前記半導
体基板を、水蒸気と水素の混合雰囲気下で水蒸気分圧５
％〜２０％、熱処理温度６５０℃〜８５０℃の範囲で熱
処理する工程を有し、前記熱処理工程によって一方では
前記半導体膜層の表面に存在する酸化膜を選択的に還元
して酸素含有量５％以下の半導体−酸素結合層を前記半
導体膜層とバリア層との間に形成すると共に、他方では
前記ゲート電極周辺に露出した前記極薄のゲート酸化膜
を５ｎｍ以下の膜厚分選択的に再酸化し、前記ゲート電
極を構成する高融点金属膜層と半導体膜層とのコンタク
ト抵抗を５×１０-6Ωｃｍ2以下とする。
【００２６】（７）．上記（５）もしくは（６）におい
て、前記半導体膜層の少なくともゲート電極形成領域に
前記半導体基板とは反対導電型の不純物を注入する工程
を、前記半導体膜層の形成後に前記半導体基板とは反対
導電型の不純物をイオン打込み法によって注入する工程
としたこと。
て、前記半導体膜層の少なくともゲート電極形成領域に
前記半導体基板とは反対導電型の不純物を注入する工程
を、前記半導体膜層の形成後に前記半導体基板とは反対
導電型の不純物をイオン打込み法によって注入する工程
としたこと。
【００２７】（８）．上記（５）〜（７）において、前
記ゲート酸化膜上に半導体膜層、高融点金属膜の窒化物
からなるバリア層および高融点金属膜層を順次積層する
成膜工程においては、前記半導体膜層の形成はＣＶＤ法
による多結晶もしくは非晶質のシリコン膜の形成法によ
り、高融点金属膜の窒化物からなるバリア層の形成は、
加熱下の半導体基板上に窒素もしくはアンモニア含有の
雰囲気中でタングステン及びモリブデンの少なくとも一
種をスパッタもしくはＣＶＤ法で堆積し、窒素含有率２
０〜４０％のバリア層を形成する工程により、バリア層
上への高融点金属膜層の成膜はタングステン及びモリブ
デンの少なくとも一種をスパッタもしくはＣＶＤ法で堆
積する工程により構成したこと。
記ゲート酸化膜上に半導体膜層、高融点金属膜の窒化物
からなるバリア層および高融点金属膜層を順次積層する
成膜工程においては、前記半導体膜層の形成はＣＶＤ法
による多結晶もしくは非晶質のシリコン膜の形成法によ
り、高融点金属膜の窒化物からなるバリア層の形成は、
加熱下の半導体基板上に窒素もしくはアンモニア含有の
雰囲気中でタングステン及びモリブデンの少なくとも一
種をスパッタもしくはＣＶＤ法で堆積し、窒素含有率２
０〜４０％のバリア層を形成する工程により、バリア層
上への高融点金属膜層の成膜はタングステン及びモリブ
デンの少なくとも一種をスパッタもしくはＣＶＤ法で堆
積する工程により構成したこと。
【００２８】上記本発明の特定熱処理条件、すなわち、
水蒸気と水素の混合雰囲気下で水蒸気分圧５％〜２０
％、熱処理温度６５０℃〜８５０℃の範囲で熱処理する
工程とした理由は、前述したように、同じ熱処理工程の
中で、一方では還元反応を生じさせ、他方では酸化反応
を選択的に生じさせるという、互いに矛盾する反応を同
時に進行させることができるからである。
水蒸気と水素の混合雰囲気下で水蒸気分圧５％〜２０
％、熱処理温度６５０℃〜８５０℃の範囲で熱処理する
工程とした理由は、前述したように、同じ熱処理工程の
中で、一方では還元反応を生じさせ、他方では酸化反応
を選択的に生じさせるという、互いに矛盾する反応を同
時に進行させることができるからである。
【００２９】すなわち、一方のゲート酸化膜上に形成し
た半導体膜（多結晶シリコン）の表層部に自然発生的に
形成された薄い酸化膜上では、還元反応が生じ酸素含有
量５％以下の薄い半導体−酸素結合層が形成され、他方
のゲート電極周辺に露出した極薄のゲート酸化膜上では
酸化反応が生じて再酸化膜が形成される。
た半導体膜（多結晶シリコン）の表層部に自然発生的に
形成された薄い酸化膜上では、還元反応が生じ酸素含有
量５％以下の薄い半導体−酸素結合層が形成され、他方
のゲート電極周辺に露出した極薄のゲート酸化膜上では
酸化反応が生じて再酸化膜が形成される。
【００３０】水蒸気分圧が５％よりも小さくなると、熱
処理時間が長くなり過ぎる、半導体膜（多結晶シリコ
ン）に注入した基板と反対導電型の不純物が薄いゲート
酸化膜を通して基板側に漏れ出し、半導体素子の閾値を
変化させ特性を不安定なものとする、などの理由から好
ましくない。
処理時間が長くなり過ぎる、半導体膜（多結晶シリコ
ン）に注入した基板と反対導電型の不純物が薄いゲート
酸化膜を通して基板側に漏れ出し、半導体素子の閾値を
変化させ特性を不安定なものとする、などの理由から好
ましくない。
【００３１】また、水蒸気分圧が２０％を越えるとゲー
ト電極となるＷやＭｏ等の高融点金属が酸化されるため
好ましくない。
ト電極となるＷやＭｏ等の高融点金属が酸化されるため
好ましくない。
【００３２】また、熱処理温度が６５０℃より低くなる
と熱処理時間が長くなり過ぎ、実用上好ましくない。ま
た、８５０℃り高くなると半導体膜（多結晶シリコン）
に注入した基板と反対導電型の、例えばＢやＰ等の不純
物が薄いゲート酸化膜を通して基板側に漏れ出し、半導
体素子の閾値を変化させることから好ましくない。
と熱処理時間が長くなり過ぎ、実用上好ましくない。ま
た、８５０℃り高くなると半導体膜（多結晶シリコン）
に注入した基板と反対導電型の、例えばＢやＰ等の不純
物が薄いゲート酸化膜を通して基板側に漏れ出し、半導
体素子の閾値を変化させることから好ましくない。
【００３３】なお、本発明において上記熱処理は、通常
は常圧で行うが、減圧下で行うこともできる。ただし、
減圧下で行う場合には、還元反応には影響しないが、酸
化反応に影響を及ぼし、露出したゲート酸化膜領域での
酸化反応速度が遅くなり、同一処理時間で比較すると常
圧で処理した場合よりも形成される再酸化膜の膜厚が薄
くなる。
は常圧で行うが、減圧下で行うこともできる。ただし、
減圧下で行う場合には、還元反応には影響しないが、酸
化反応に影響を及ぼし、露出したゲート酸化膜領域での
酸化反応速度が遅くなり、同一処理時間で比較すると常
圧で処理した場合よりも形成される再酸化膜の膜厚が薄
くなる。
【００３４】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。始めに各実施例に共通する本発明の特定熱
処理に使用する積層型ゲート電極を備えた半導体装置の
試料作成について説明する。
に説明する。始めに各実施例に共通する本発明の特定熱
処理に使用する積層型ゲート電極を備えた半導体装置の
試料作成について説明する。
【００３５】図１は、本発明を実施するために作成した
試料の成膜工程を示す断面図である。半導体基板となる
シリコンウエハ１上に、ゲート酸化膜２としての薄い酸
化膜（膜厚５ｎｍ）を形成し、その上にＣＶＤ法により
半導体膜層として非晶質シリコン膜３を積層する。
試料の成膜工程を示す断面図である。半導体基板となる
シリコンウエハ１上に、ゲート酸化膜２としての薄い酸
化膜（膜厚５ｎｍ）を形成し、その上にＣＶＤ法により
半導体膜層として非晶質シリコン膜３を積層する。
【００３６】この非晶質シリコン膜３へ、半導体基板１
と反対導電型の不純物としてＰまたはＢをインプラして
ドーズした後、窒素雰囲気中で９５０℃１分アニールし
た。その多結晶シリコン３上に、バリア膜となる高融点
金属の窒化物層として窒素比率２０％〜４０％の窒化タ
ングステン４（膜厚５ｎｍ）を、続いて高融点金属の電
極となるタングステン５（膜厚５０ｎｍ）をスパッタ法
により順次堆積した。
と反対導電型の不純物としてＰまたはＢをインプラして
ドーズした後、窒素雰囲気中で９５０℃１分アニールし
た。その多結晶シリコン３上に、バリア膜となる高融点
金属の窒化物層として窒素比率２０％〜４０％の窒化タ
ングステン４（膜厚５ｎｍ）を、続いて高融点金属の電
極となるタングステン５（膜厚５０ｎｍ）をスパッタ法
により順次堆積した。
【００３７】図２は、図１の積層膜を選択的にエッチン
グして試料となるゲート電極を形成した断面図であり、
図３はそのエッチングの工程図をそれぞれ示す。すなわ
ち、図１に示したウエハ１の積層膜上に、図３に示した
エッチング工程のフローチャートにしたがって、図２に
示した断面構成を有する試料を作製した。
グして試料となるゲート電極を形成した断面図であり、
図３はそのエッチングの工程図をそれぞれ示す。すなわ
ち、図１に示したウエハ１の積層膜上に、図３に示した
エッチング工程のフローチャートにしたがって、図２に
示した断面構成を有する試料を作製した。
【００３８】先ず、フォトレジスト（膜厚１μｍ）を塗
布した後、フォトマスク（不図示）を通して露光、現像
し、レジストパターンを形成する。次いで、レジストパ
ターンにそって、タングステン５、窒化タングステン
４、多結晶シリコン３を周知のドライエッチング法で処
理した後、プラズマアッシングにより、レジストマスク
を除去し、図２に示したゲート電極６を有する試料を得
た。以下の実施例ではこの試料を用いて所定の熱処理を
施した。
布した後、フォトマスク（不図示）を通して露光、現像
し、レジストパターンを形成する。次いで、レジストパ
ターンにそって、タングステン５、窒化タングステン
４、多結晶シリコン３を周知のドライエッチング法で処
理した後、プラズマアッシングにより、レジストマスク
を除去し、図２に示したゲート電極６を有する試料を得
た。以下の実施例ではこの試料を用いて所定の熱処理を
施した。
【００３９】〈実施例１〉図２に示した断面構造の試料
を、水蒸気分圧１５％の水素雰囲気中で７００℃９０分
熱処理した。このとき、積層型ゲート電極６の周辺部の
ゲート酸化膜２が露出した領域７では、選択的にシリコ
ンのみが酸化され、再酸化層として新たに形成された酸
化膜は２０Åであった。最上層のタングステン５に酸化
は見られなかった。
を、水蒸気分圧１５％の水素雰囲気中で７００℃９０分
熱処理した。このとき、積層型ゲート電極６の周辺部の
ゲート酸化膜２が露出した領域７では、選択的にシリコ
ンのみが酸化され、再酸化層として新たに形成された酸
化膜は２０Åであった。最上層のタングステン５に酸化
は見られなかった。
【００４０】図４は、この熱処理の結果得られた半導体
装置の断面を模式的に示したもので、ゲート電極６の多
結晶シリコン膜３とバリア膜となる窒化タングステン４
との間には、還元反応が生じ半導体−酸素結合層８が形
成され、他方のゲート電極周辺に露出した極薄のゲート
酸化膜７では酸化反応が生じて再酸化膜２´が形成され
ている。
装置の断面を模式的に示したもので、ゲート電極６の多
結晶シリコン膜３とバリア膜となる窒化タングステン４
との間には、還元反応が生じ半導体−酸素結合層８が形
成され、他方のゲート電極周辺に露出した極薄のゲート
酸化膜７では酸化反応が生じて再酸化膜２´が形成され
ている。
【００４１】図５に、図１〜図２のようにして形成した
試料のケルビンパターンによるコンタクト抵抗測定値
を、Ｐをインプラによりドーズしたｎ型ゲートの場合で
示す。水素雰囲気下で熱処理した本実施例の試料では、
熱処理しなかった試料と比較すると、コンタクト抵抗は
約１桁低下し、５×１０-7Ωｃｍ2〜２×１０-6Ωｃｍ2
の範囲となった。
試料のケルビンパターンによるコンタクト抵抗測定値
を、Ｐをインプラによりドーズしたｎ型ゲートの場合で
示す。水素雰囲気下で熱処理した本実施例の試料では、
熱処理しなかった試料と比較すると、コンタクト抵抗は
約１桁低下し、５×１０-7Ωｃｍ2〜２×１０-6Ωｃｍ2
の範囲となった。
【００４２】また、比較例として７００℃９０分、窒素
雰囲気下で熱処理したウエハでは、同じく比較例とした
熱処理無しのウエハと同程度のコンタクト抵抗であった
ことから、コンタクト抵抗低減は、加熱工程ではなく水
素雰囲気による還元工程に起因している。
雰囲気下で熱処理したウエハでは、同じく比較例とした
熱処理無しのウエハと同程度のコンタクト抵抗であった
ことから、コンタクト抵抗低減は、加熱工程ではなく水
素雰囲気による還元工程に起因している。
【００４３】この試料を、図５に示した測定の後、硫酸
および過酸化水素水を用いてタングステン５および窒化
タングステン４を除去し、光電分光装置（ＸＰＳ）を用
いて表面状態を分析した。Ｗ−Ｓｉ結合は観測されず、
また、水蒸気分圧１５％の水素雰囲気で熱処理した本実
施例の試料は、多結晶シリコン膜３と窒化タングステン
４との界面に酸素含有量５％以下の半導体−酸素結合層
８が形成されていた。また、ゲート電極周辺に露出した
極薄のゲート酸化膜７及び多結晶シリコン膜３の露出面
には酸化反応が生じて再酸化膜２´が形成されていた。
および過酸化水素水を用いてタングステン５および窒化
タングステン４を除去し、光電分光装置（ＸＰＳ）を用
いて表面状態を分析した。Ｗ−Ｓｉ結合は観測されず、
また、水蒸気分圧１５％の水素雰囲気で熱処理した本実
施例の試料は、多結晶シリコン膜３と窒化タングステン
４との界面に酸素含有量５％以下の半導体−酸素結合層
８が形成されていた。また、ゲート電極周辺に露出した
極薄のゲート酸化膜７及び多結晶シリコン膜３の露出面
には酸化反応が生じて再酸化膜２´が形成されていた。
【００４４】なお、比較例となる熱処理しなかった試料
では多結晶シリコン膜３と窒化タングステン４との界面
の酸素含有量は２０％以上であった。
では多結晶シリコン膜３と窒化タングステン４との界面
の酸素含有量は２０％以上であった。
【００４５】〈実施例２〉図２に示した試料を作製する
際に、ＢまたはＰのインプラと、インプラ後のアニール
工程を省いて作成し、水蒸気分圧１５％の水素雰囲気中
で７００℃９０分熱処理した。試料のケルビンパターン
によるコンタクト抵抗値を測定した結果を図６に示す。
水素雰囲気下の熱処理を行わなかった比較試料でも、コ
ンタクト抵抗値は約４×１０-6Ωｃｍ2と低かったが、
本発明の熱処理を行った試料では約３×１０-7Ωｃｍ2
とさらに１桁低い値を示した。
際に、ＢまたはＰのインプラと、インプラ後のアニール
工程を省いて作成し、水蒸気分圧１５％の水素雰囲気中
で７００℃９０分熱処理した。試料のケルビンパターン
によるコンタクト抵抗値を測定した結果を図６に示す。
水素雰囲気下の熱処理を行わなかった比較試料でも、コ
ンタクト抵抗値は約４×１０-6Ωｃｍ2と低かったが、
本発明の熱処理を行った試料では約３×１０-7Ωｃｍ2
とさらに１桁低い値を示した。
【００４６】〈実施例３〉図２に示した断面構造の試料
を、さまざまな水蒸気分圧と熱処理温度とで水素雰囲気
下で熱処理した後、ケルビンパターンによりコンタクト
抵抗を測定した。その結果、水蒸気分圧５％〜２０％の
範囲で、熱処理温度が６５０℃〜８５０℃好ましくは７
００℃〜８５０℃であれば、デバイス特性を劣化させず
に、上記熱処理によるコンタクト抵抗低減が認められ、
いずれも５×１０-6Ωｃｍ2以下を示した。コンタクト
抵抗測定後、各試料について、硫酸および過酸化水素水
を用いてタングステンおよび窒化タングステンを除去
し、表面からＸＰＳ分析を行った。上記熱処理した試料
における半導体−酸素結合層８の酸素含有量は、全て５
％以下であった。
を、さまざまな水蒸気分圧と熱処理温度とで水素雰囲気
下で熱処理した後、ケルビンパターンによりコンタクト
抵抗を測定した。その結果、水蒸気分圧５％〜２０％の
範囲で、熱処理温度が６５０℃〜８５０℃好ましくは７
００℃〜８５０℃であれば、デバイス特性を劣化させず
に、上記熱処理によるコンタクト抵抗低減が認められ、
いずれも５×１０-6Ωｃｍ2以下を示した。コンタクト
抵抗測定後、各試料について、硫酸および過酸化水素水
を用いてタングステンおよび窒化タングステンを除去
し、表面からＸＰＳ分析を行った。上記熱処理した試料
における半導体−酸素結合層８の酸素含有量は、全て５
％以下であった。
【００４７】〈比較例１〉図２に示した断面構造の試料
を、水蒸気分圧６０％の水素雰囲気中で９００℃１分熱
処理した。このとき、露出したゲート酸化膜７の部分で
は、選択的にシリコンのみ酸化され、新たに形成された
酸化膜は２０Åであった。試料のケルビンパターンによ
るコンタクト抵抗値を測定した結果、約７×１０-4Ωｃ
ｍ2と高い値を示した。
を、水蒸気分圧６０％の水素雰囲気中で９００℃１分熱
処理した。このとき、露出したゲート酸化膜７の部分で
は、選択的にシリコンのみ酸化され、新たに形成された
酸化膜は２０Åであった。試料のケルビンパターンによ
るコンタクト抵抗値を測定した結果、約７×１０-4Ωｃ
ｍ2と高い値を示した。
【００４８】このコンタクト抵抗測定後、硫酸及び過酸
化水素水を用いてタングステンおよび窒化タングステン
を除去した。表面からＸＰＳ分析を行った所、窒化タン
グステン４及び多結晶シリコン３の界面の酸素含有量は
２０％を超えており、過剰の水蒸気量中で高温熱処理し
たため、多結晶シリコン３上面が異常に酸化され実施例
１に示したような酸素含有量５％以下の半導体−酸素結
合層８は形成されていなかった。
化水素水を用いてタングステンおよび窒化タングステン
を除去した。表面からＸＰＳ分析を行った所、窒化タン
グステン４及び多結晶シリコン３の界面の酸素含有量は
２０％を超えており、過剰の水蒸気量中で高温熱処理し
たため、多結晶シリコン３上面が異常に酸化され実施例
１に示したような酸素含有量５％以下の半導体−酸素結
合層８は形成されていなかった。
【００４９】〈比較例２〉図２に示した断面構造の試料
を、水蒸気分圧３０％の水素雰囲気中で８５０℃１０分
熱処理した。このとき、露出したゲート酸化膜７の部分
では、選択的にシリコンのみ酸化され、新たに形成され
た酸化膜は２０Åであった。試料のケルビンパターンに
よるコンタクト抵抗値を測定した結果、約３×１０-5Ω
ｃｍ2と高い値を示した。
を、水蒸気分圧３０％の水素雰囲気中で８５０℃１０分
熱処理した。このとき、露出したゲート酸化膜７の部分
では、選択的にシリコンのみ酸化され、新たに形成され
た酸化膜は２０Åであった。試料のケルビンパターンに
よるコンタクト抵抗値を測定した結果、約３×１０-5Ω
ｃｍ2と高い値を示した。
【００５０】コンタクト抵抗測定後、硫酸及び過酸化水
素水を用いてタングステンおよび窒化タングステンを除
去した。表面からＸＰＳ分析を行った所、窒化タングス
テン４及び多結晶シリコン３の界面の酸素含有量は約１
５％を超えており、過剰の水蒸気量中での熱処理のた
め、多結晶シリコン上面が酸化されていた。
素水を用いてタングステンおよび窒化タングステンを除
去した。表面からＸＰＳ分析を行った所、窒化タングス
テン４及び多結晶シリコン３の界面の酸素含有量は約１
５％を超えており、過剰の水蒸気量中での熱処理のた
め、多結晶シリコン上面が酸化されていた。
【００５１】
【発明の効果】以上詳述したように、本発明により所期
の目的を達成することができた。すなわち、半導体膜、
高融点金属の窒化膜及び高融点金属を順次積層した積層
構造を含むゲート電極部のコンタクト抵抗を５×１０-6
Ωｃｍ2以下に抑制することができた。
の目的を達成することができた。すなわち、半導体膜、
高融点金属の窒化膜及び高融点金属を順次積層した積層
構造を含むゲート電極部のコンタクト抵抗を５×１０-6
Ωｃｍ2以下に抑制することができた。
【図１】ゲート酸化膜を形成した半導体基板上にゲート
形成に必要な積層膜を形成する工程断面図。
形成に必要な積層膜を形成する工程断面図。
【図２】図１の積層膜をエッチングして本発明の実施例
に使用する積層型ゲート電極の試料を形成する工程断面
図。
に使用する積層型ゲート電極の試料を形成する工程断面
図。
【図３】ゲート電極を形成するフローチャート。
【図４】本発明のゲート電極部を模式的に示した断面
図。
図。
【図５】実施例１の熱処理によるコンタクト抵抗を比較
例と対比して示した特性図。
例と対比して示した特性図。
【図６】同じく実施例２の熱処理によるコンタクト抵抗
を比較例と対比して示した特性図。
を比較例と対比して示した特性図。
１…半導体基板、 ２…ゲート酸化膜、 ２´…再酸化膜、 ３…非晶質もしくは多結晶シリコン膜、 ４…窒化タングステン膜、 ５…タングステン膜、 ６…積層型ゲート電極、 ７…ゲート酸化膜の露出部、 ８…酸素含有量５％以下の半導体−酸素結合層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大西 和博 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 4M104 AA01 BB01 BB29 BB31 BB33 BB38 BB40 CC05 DD37 DD42 DD43 DD55 DD78 DD86 DD88 FF13 FF18 GG10 HH15 5F040 DB03 DC01 EC02 EC04 EC07 5F048 AC01 AC03 BB04 BB06 BB07 BB09 BB13
Claims (8)
- 【請求項１】半導体基板主面に形成された極薄のゲート
酸化膜の一領域には、半導体膜層及び高融点金属の窒化
物層からなるバリア層を介して高融点金属膜層を積層し
たゲート電極が設けられ、前記ゲート電極加工後の段階
において、前記電極周辺の他の領域には少なくとも前記
極薄のゲート酸化膜が露出した部分を有する半導体装置
であって、前記高融点金属膜層の下地を構成する前記半
導体膜層と前記バリア層との間に、前記半導体膜層の表
面に自然発生的に形成された酸化膜を還元して酸素含有
量５％以下の半導体−酸素結合層を設ける共に、前記ゲ
ート電極部周辺に露出した前記極薄のゲート酸化膜上
に、前記半導体−酸素結合層の形成と同一工程で形成さ
れる再酸化膜を設け、前記ゲート電極を構成する高融点
金属膜層と半導体膜層とのコンタクト抵抗を５×１０-6
Ωｃｍ2以下とすることを特徴とする半導体装置。 - 【請求項２】前記ゲート電極の一つは前記半導体膜層に
ｐ型不純物が注入されたゲート電極であり、他の一つは
前記半導体膜層にｎ型不純物が注入されたゲート電極で
あって、これら導電型が互いに異なる半導体膜層を有す
るゲート電極が同一半導体基板上に形成され、相補形の
電界効果型半導体装置を構成していることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】前記高融点金属の窒化物層からなるバリア
層が、タングステン窒化膜及びモリブデン窒化膜の少な
くとも１種を主成分とする材料で構成されていることを
特徴とする請求項１もしくは２記載の半導体装置。 - 【請求項４】前記高融点金属の窒化物層の窒素含有量
が、１０〜４０％であることを特徴とする請求項１乃至
３のいずれか一つに記載の半導体装置。 - 【請求項５】半導体基板主面に、極薄のゲート酸化膜を
形成する工程と、 前記ゲート酸化膜上に半導体膜層、高融点金属膜の窒化
物からなるバリア層および高融点金属膜層を順次積層す
る成膜工程と、 前記成膜工程により形成された積層膜上にマスクパター
ンを形成し、前記ゲート酸化膜上の積層膜を選択的に除
去してゲート電極を形成すると共に、ゲート電極周辺の
前記極薄のゲート酸化膜の少なくとも一部を露出させる
選択エッチング工程とを有する半導体装置の製造方法で
あって、 前記半導体膜層の形成後もしくは形成中には、前記半導
体膜層の少なくともゲート電極形成領域に前記半導体基
板とは反対導電型の不純物を注入する工程を含み、前記
選択エッチング工程後には、ゲート電極が形成された前
記半導体基板を、水蒸気と水素の混合雰囲気下で水蒸気
分圧５％〜２０％、熱処理温度６５０℃〜８５０℃の範
囲で熱処理する工程を有し、前記熱処理工程によって一
方では前記半導体膜層の表面に存在する酸化膜を選択的
に還元して酸素含有量５％以下の半導体−酸素結合層を
前記半導体膜層とバリア層との間に形成すると共に、他
方では前記ゲート電極周辺に露出した前記極薄のゲート
酸化膜を選択的に再酸化することを特徴とする半導体装
置の製造方法。 - 【請求項６】前記選択エッチング工程後には、ゲート電
極が形成された前記半導体基板を、水蒸気と水素の混合
雰囲気下で水蒸気分圧５％〜２０％、熱処理温度６５０
℃〜８５０℃の範囲で熱処理する工程を有し、前記熱処
理工程によって一方では前記半導体膜層の表面に存在す
る酸化膜を選択的に還元して酸素含有量５％以下の半導
体−酸素結合層を前記半導体膜層とバリア層との間に形
成すると共に、他方では前記ゲート電極周辺に露出した
前記極薄のゲート酸化膜を５ｎｍ以下の膜厚分選択的に
再酸化し、前記ゲート電極を構成する高融点金属膜層と
半導体膜層とのコンタクト抵抗を５×１０-6Ωｃｍ2以
下とすることを特徴とする請求項５記載の半導体装置の
製造方法。 - 【請求項７】前記半導体膜層の少なくともゲート電極形
成領域に前記半導体基板とは反対導電型の不純物を注入
する工程を、前記半導体膜層の形成後に前記半導体基板
とは反対導電型の不純物をイオン打込み法によって注入
する工程としたことを特徴とする請求項５もしくは６記
載の半導体装置の製造方法。 - 【請求項８】前記ゲート酸化膜上に半導体膜層、高融点
金属膜の窒化物からなるバリア層および高融点金属膜層
を順次積層する成膜工程において、 前記半導体膜層の形成はＣＶＤ法による多結晶もしくは
非晶質のシリコン膜の形成法により、 高融点金属膜の窒化物からなるバリア層の形成は、加熱
下の半導体基板上に窒素もしくはアンモニア含有の雰囲
気中でタングステン及びモリブデンの少なくとも一種を
スパッタもしくはＣＶＤ法で堆積し、窒素含有率２０〜
４０％のバリア層を形成する工程により、 バリア層上への高融点金属膜層の成膜はタングステン及
びモリブデンの少なくとも一種をスパッタもしくはＣＶ
Ｄ法で堆積する工程により構成したことを特徴とする請
求項５乃至７のいずれか一つに記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11098400A JP2000294562A (ja) | 1999-04-06 | 1999-04-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11098400A JP2000294562A (ja) | 1999-04-06 | 1999-04-06 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294562A true JP2000294562A (ja) | 2000-10-20 |
| JP2000294562A5 JP2000294562A5 (ja) | 2005-04-07 |
Family
ID=14218794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11098400A Pending JP2000294562A (ja) | 1999-04-06 | 1999-04-06 | 半導体装置及びその製造方法 |
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|---|---|
| JP (1) | JP2000294562A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073697A1 (fr) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteur, et procede d'elaboration |
| JP2004080011A (ja) * | 2002-07-09 | 2004-03-11 | Samsung Electronics Co Ltd | シリコンオキシド層を含む半導体素子の製造方法 |
| US7253465B2 (en) * | 2003-04-16 | 2007-08-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
-
1999
- 1999-04-06 JP JP11098400A patent/JP2000294562A/ja active Pending
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|---|---|---|---|---|
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| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| US7375013B2 (en) | 2001-03-12 | 2008-05-20 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
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| JP4493295B2 (ja) * | 2002-07-09 | 2010-06-30 | 三星電子株式会社 | シリコンオキシド層を含む半導体素子の製造方法 |
| US7253465B2 (en) * | 2003-04-16 | 2007-08-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040426 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040331 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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