JP2000293991A

JP2000293991A - 不揮発性半導体記憶装置

Info

Publication number: JP2000293991A
Application number: JP11095788A
Authority: JP
Inventors: Ryosuke Fujio; 良輔藤尾
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-04-02
Filing date: 1999-04-02
Publication date: 2000-10-20

Abstract

(57)【要約】【課題】書き込み及び消去に要する時間を短縮し回路構
成を簡易化する不揮発性半導体記憶装置の提供。【解決手段】コントロールゲート、ドレイン、ソース及
びウエル電位がメモリセルアレイ１０１の選択されたメ
モリセルの各電位と共通電位に制御されるリファレンス
セル１０７と、リファレンスセルとフローティングゲー
トが共通構造とされたモニタセル１０８と、選択された
メモリセルの書き込み又は消去結果を判定するためのモ
ニタ電位をモニタセル１０８のコントロールゲートに供
給するモニタ電位供給回路１０９と、モニタセル１０８
のドレイン電位と基準電位回路１１１からの基準電位を
入力するセンス増幅器１１０と、センス出力に応じてメ
モリセルアレイのメモリセルへの書き込みや消去のため
のパルスの印加を継続または停止するパルス発生回路１
０２を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体装置
に関し、特に、書き込み又は消去時、書き込み又は消去
が正しく行われたか検証（ベリファイ）を行う回路に関
する。

【０００２】

【従来の技術】電気的に書き込み及び消去が可能な不揮
発性半導体記憶装置において、デ−タ書き込みや消去方
法は、選択されたメモリセルに対して一定間隔の書き込
み電位もしくは消去電位パルスを印加し、パルス印加後
に選択されたメモリセルが所望の状態にあるかを確認す
るために、メモリセルを読み出してベリファイを行い、
読み出し結果がフェイル、すなわち選択されたメモリセ
ルが所望の状態まで書き込みもしくは消去されていない
場合には、ベリファイ結果がパスするまで書き込み電位
パルスもしくは消去電位パルスの印加と、ベリファイ動
作を繰り返すことになる。

【０００３】さらに、書き込み電位パルス印加時とベリ
ファイ時、または、消去電位パルス印加時とベリファイ
時の選択されたメモリセルのコントロールゲート、ドレ
イン、ソ−ス、ウェルに印加される電位にはレベル異な
るものがあるため、ベリファイ回数による時間に加え
て、内部の電位切り替えに要する時間も、実効的な書き
込み時間や消去時間を増加させている。

【０００４】

【発明が解決しようとする課題】これら問題点に対処す
べく、例えば特公平１−２９４２９７号公報には、メモ
リセルへの書き込みや消去時に選択されたメモリセルに
流れる電流値をモニタし、書き込みや消去動作の完了判
定を行い、ベリファイ回数を減らすようにした手法が提
案されている。

【０００５】しかしながら、近時の半導体プロセスの微
細化に伴い、メモリセル電流も減少傾向にあることと、
ＦＮ（Fowler-Nordheim）トンネリングによる書き込み
や消去では、その消費電流が微少であることから、これ
を精確にモニタすることは難しく、このためメモリセル
への書き込みや消去動作の完了を電流検出によって判断
することを可能とするためには、極めて高精度な電流検
出回路が必要とされており、回路構成が複雑化する。

【０００６】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、書き込み及び消去
に要する時間を短縮するとともに、回路構成を簡易化す
る不揮発性半導体記憶装置を提供することにある。

【０００７】

【課題を解決するための手段】前記目的を達成する本発
明は、フローティングゲートを有するメモリセルを複数
含むメモリセルアレイと、メモリセルトランジスタと同
一構成とされ、書き込み又は消去されるメモリセルトラ
ンジスタに印加される制御電位と同一の制御電位が印加
されるリファレンスセルと、前記リファレンスセルのフ
ローティングゲートを共通とし、コントロールゲートに
は、書き込み又は消去後のメモリセルのしきい値を検証
するための電位が印加されるモニタセルを備え、前記モ
ニタセルの出力電位を基準電位と比較することで、前記
選択されたメモリセルの書き込み又は消去により前記メ
モリセルのしきい値が所望の値となっているか判定する
手段と、前記メモリセルのしきい値が所望の値となって
いない場合、書き込み又は消去処理を繰り返す、ことを
特徴とする。

【０００８】かかる構成の本発明においては、モニタセ
ルのコントロールゲートの印加電位レベルをモニタした
い所望の電位に設定することにより、前記メモリセルの
書き込みや消去といった所望の動作の完了を速やかに確
認し動作時間の短縮を図っている。

【０００９】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明の不揮発性半導体記憶装置は、その好まし
い実施の形態において、図１を参照すると、複数のメモ
リセルがアレイ状に配設されたメモリセルアレイ（１０
１）と、コントロールゲート、ドレイン、ソース、及び
ウェル電位が、メモリセルトランジスタと同一の構造と
され、メモリセルアレイ（１０１）の選択されたメモリ
セルトランジスタのコントロールゲート、ドレイン、ソ
ース、及びウェル電位と共通に制御されるリファレンス
セル（１０７）と、リファレンスセル（１０７）とフロ
ーティングゲートが共通構造とされたモニタセル（１０
８）と、選択されたメモリセルの書き込み又は消去結果
を判定するためのモニタ電位をモニタセル（１０８）の
コントロールゲートに供給するモニタ電位供給回路（１
０９）と、モニタセル（１０８）のドレイン電位が一の
入力端に供給され、基準電位発生回路（１１１）からの
基準電位が他の入力端に供給されるセンス増幅器（１１
０）と、センス増幅器（１１０）のセンス出力を入力と
し前記センス出力に応じて、メモリセルアレイ（１０
１）のメモリセルへの書き込みや消去のためのパルスの
印加を継続または停止するパルス発生回路（１０２）
と、を備える。

【００１０】また本発明は、その好ましい別の実施の形
態において、図４を参照すると、複数の多値メモリセル
がアレイ状に配設されたメモリセルアレイ（１０１）
と、多値メモリセルと同一の構造とされ、コントロール
ゲート、ドレイン、ソース、及びウェル電位が、前記メ
モリセルアレイの選択されたメモリセルのコントロール
ゲート、ドレイン、ソース、及びウェル電位と共通に制
御される複数の多値リファレンスセル（１０７ａ〜１０
７ｃ）と、複数の多値リファレンスセル（１０７ａ〜１
０７ｃ）とそれぞれフローティングゲートが共通構造と
された複数のモニタセル（１０８ａ〜１０８ｃ）と、選
択された多値メモリセルの書き込み又は消去結果を判定
するための複数種のモニタ電位（ＭＯＮＩＴＯＲ１〜Ｍ
ＯＮＩＴＯＲ１）を、それぞれ複数のモニタセル（１０
８ａ〜１０８ｃ）のコントロールゲートに供給するモニ
タ電位供給回路（１０９）と、複数のモニタセル（１０
８ａ〜１０８ｃ）のドレイン電位がそれぞれ一の入力端
に供給され、複数の基準電位発生回路（１１１ａ〜１１
１ｃ）からの基準電位がそれぞれ他の入力端に供給され
る複数のセンス増幅器（１１０ａ〜１１０ｃ）と、複数
のセンス増幅器（１１０ａ〜１１０ｃ）のセンス出力を
入力とし前記複数のセンス出力に応じて、メモリセルア
レイ（１０１）のメモリセルへの書き込みや消去のため
のパルスの印加を継続または停止するパルス発生回路
（１０２）と、を備える。

【００１１】本発明の実施の形態においては、パルス発
生回路（１０２）の出力が、前記メモリセルの選択され
たメモリセル及びリファレンスセル（１０８）に対し
て、コントロールゲート、ドレイン、ソース、及びウェ
ル電位をそれぞれ供給するワード線電位供給回路（１０
３）、ドレイン電位供給回路（１０４）、ソース電位供
給回路（１０６）、ウェル電位供給回路（１０５）に入
力され、パルス発生回路（１０２）は、センス増幅器
（１０７）のセンス出力が、メモリセルアレイのうち書
き込み又は消去が選択されたメモリセルのしきい値が所
望のレベルに達していないという判定結果である場合、
パルスを出力して、選択されたメモリセルへの書き込み
又は消去動作を行うように制御する。

【００１２】本発明は、さらに別の実施の形態におい
て、図５を参照すると、メモリセルアレイが、書き込み
及び消去の単位ブロックをなす複数のセクタに分割さ
れ、複数のセクタに分割されたメモリセルアレイの各セ
クタに対して書き込みまたは消去のテストを実行し、コ
ントロールゲートにモニタ電位供給回路（１０９）から
のモニタ電位が印加されるモニタセル（１０８）のドレ
イン電圧と基準電位を比較するセンス増幅器（１０８）
の判定結果に基づき、セクタの使用可／不可を管理する
ためのブロック管理デ−タ記憶部（５０１）に、選択さ
れた前記セクタの状態が使用可もしくは不可であること
を示すフラグ情報を設定する構成としてもよい。

【００１３】

【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明の第１の実施例の構成を示す図で
ある。図１を参照すると、メモリセルアレイ１０１に
は、不図示の複数のメモリセルがマトリクス状に配置さ
れている。各メモリセルは、フローティングゲートを有
するトランジスタよりなり、コントロールゲート、ソー
ス、ドレインを有する。ワ−ド線電位供給回路１０３、
ドレイン電位供給回路１０４、ウェル電位供給回路１０
５と、ソ−ス電位供給回路１０６のそれぞれは、選択さ
れた一つ、または複数のメモリセルを所望の動作制御す
るために、コントロールゲートに接続したワ−ド線、ド
レイン、ウェル、ソ−スに、それぞれ所望の電位を供給
するための回路である。

【００１４】リファレンスセル１０７はメモリセルアレ
イ１０１を構成するメモリセルと同一な動作制御が可能
であり、リファレンスセル１０７のコントロールゲー
ト、ドレイン、ウェル、ソ−スは、それぞれ、ワ−ド線
電位供給回路１０３、ドレイン電位供給回路１０４、ウ
ェル電位供給回路１０５、ソ−ス電位供給回路１０６に
接続されている。

【００１５】パルス発生回路１０２の出力端は、ワ−ド
線電位供給回路１０３、ドレイン電位供給回路１０４、
ウェル電位供給回路１０５、ソ−ス電位供給回路１０６
のそれぞれに接続され、メモリセルの書き込み、消去動
作時に、メモリセルの各節点に与える所望の電位のパル
ス幅やパルス印加回数を制御する。

【００１６】モニタセル１０８は、リファレンスセル１
０７とフローティングゲートが共通な構造をもつセルで
あり、コントロールゲートはモニタ電位供給回路１０９
で発生される正の任意の電位が供給され、ソ−スとウェ
ルはメモリセルアレイ１０１を構成するメモリセルの読
み出し時と同一な電位、すなわち本実施例では接地電位
が与えられ、ドレインはセンス増幅器１１０に接続され
ている。

【００１７】センス増幅器１１０は差動増幅器で構成さ
れ、一の入力端がモニタセルのドレイン端に接続され、
他の入力端は読み出し時に必要な基準電位回路１１１の
出力端に接続されており、センス増幅器１１０のセンス
出力は、パルス発生回路１０２の入力端に接続されてい
る。

【００１８】本発明の第１の実施例の動作について説明
する。まずメモリセルアレイのメモリセルへの書き込み
シ−ケンスについて説明する。図２は、図１に示したに
各部の書き込みシ−ケンス中の状態（電圧レベル）を示
す図である。図２には、メモリセルアレイの書き込み選
択されたメモリセルＭＣの一つが示されている。

【００１９】書き込み選択されたメモリセルアレイ１０
１のメモリセルのコントロールゲートとリファレンスセ
ル１０７のコントロールゲートには、ワ−ド線電位供給
回路１０３より約＋１０Ｖ程度の正の高電圧が、パルス
発生回路１０２で制御される期間、例えば１マイクロ秒
の間印加され、各メモリセルのドレインにはドレイン電
位供給回路１０４より約４．５Ｖ程度の正の電位が、パ
ルス発生回路１０２で制御される期間印加され、各メモ
リセルのソ−スとウェルには、それぞれソ−ス電位供給
回路１０６、ウェル電位供給回路１０５より０Ｖが供給
される。

【００２０】このとき、メモリセルトランジスタのソ−
スとドレイン間の電界によりドレインで発生するチャネ
ル・ホット・エレクトロンがフローティングゲートに注
入される量に応じてメモリセルのしきい値が初期状態か
ら上昇してゆく。

【００２１】リファレンスセル１０７とフローティング
ゲートが共通な構造とされているモニタセル１０８のコ
ントロールゲートには、モニタ電位供給回路１０９より
書き込みが完了したか否かを判別するための電位、図２
に示す例では、＋７．０Ｖの電位が書き込みシ−ケンス
の期間中供給され続ける。

【００２２】モニタセル１０８のソ−スとウェルは常に
０Ｖすなわち接地電位が与えられている。またモニタセ
ル１０８のドレインはセンス増幅器１１０の入力端に接
続されており、基準電位回路１１１で生成される電位が
センス増幅器１１０の他の入力端に接続されている。

【００２３】書き込みシ−ケンス中、メモリセルアレイ
１０１への書き込みが十分でない状態、すなわちメモリ
セルアレイのしきい値が所望のレベルまで上昇していな
い段階では、リファレンスセル１０７も同様な状態であ
り、モニタセル１０８のコントロールゲートに印加され
た＋７．０Ｖの電位に対して、モニタセル１０８はオン
状態であり続ける。このため、モニタセル１０８のドレ
イン電位は接地電位となり、このドレイン電位と基準電
位を差動増幅するセンス増幅器１１０の出力を入力とす
るパルス発生回路１０２は、センス増幅器１１０からモ
ニタセル１０８がオン状態である判定結果を示す電位が
入力され、ワ−ド線電位供給回路１０３、ドレイン電位
供給回路１０４、ウェル電位供給回路１０５とソ−ス電
位供給回路１０６へのパルス供給を継続する。

【００２４】この操作を繰り返した後に、書き込み選択
されたメモリセルアレイ１０１のメモリセルＭＣのしき
い値は所望のレベルまで到達する。このとき、モニタセ
ル１０８はオン状態からオフ状態に変化し、センス増幅
器１１０からモニタセル１０８がオフ状態である判定結
果がパルス発生回路１０２入力され、ワ−ド線電位供給
回路１０３、ドレイン電位供給回路１０４、ウェル電位
供給回路１０５とソ−ス電位供給回路１０６へののパル
ス供給は停止される。

【００２５】次に、本発明の第１の実施例におけるメモ
リセルの消去シ−ケンスについて説明する。図３は、図
１に示した各部の消去シ−ケンス中の状態（電位）を示
す図である。

【００２６】消去選択されたメモリセルアレイ１０１と
リファレンスセル１０７のコントロールゲートには、ワ
−ド電位供給回路１０５より約−１０Ｖ程度の負の高電
圧がパルス発生回路１０２で制御される期間、例えば１
００ミリ秒の間印加され、ドレインとソ−スには、それ
ぞれドレイン電位供給回路１０４、ソ−ス電位供給回路
１０６よりそれぞれ０Ｖの電位が、パルス発生回路１０
２で制御される期間印加され、ウェルにはウェル電位供
給回路１０５より＋５Ｖ程度の正の電位がパルス発生回
路１０２で制御される期間印加される。

【００２７】このときコントロールゲートとチャネル間
の電界によりフローティングゲート中に蓄えられた電子
がＦＮ（Fowler−Nordheim）トンネリングによって引き
抜かれる量に応じてメモリセルのしきい値が初期状態か
ら下降してゆく。

【００２８】リファレンスセル１０７とフローティング
ゲートが共通な構造のモニタセル１０８のコントロール
ゲートには，モニタ電位供給回路１０９より消去が完了
したか否かを判別するための電位、図２では例として＋
２．０Ｖの電位が消去シ−ケンスの期間中供給され続け
る。

【００２９】モニタセル１０８のソ−スとウェルは常に
０Ｖすなわち接地電位が与えられている。消去シ−ケン
ス中、メモリセルアレイ１０１の消去が十分でない状
態、すなわちメモリセルアレイのしきい値が所望のレベ
ルまで下降していない段階では、リファレンスセル１０
７も同様な状態にあり、モニタセル１０８のコントロー
ルゲートに印加された＋２．０Ｖの電位に対してモニタ
セル１０８はオフ状態であり続ける。

【００３０】パルス発生回路１０２にはセンス増幅器１
１０からモニタセル１０８がオフ状態である判定結果が
入力されるため、ワ−ド線電位供給回路１０３、ドレイ
ン電位供給回路１０４、ウェル電位供給回路１０５と、
ソ−ス電位供給回路１０６へのパルス供給を継続する。

【００３１】この操作を繰り返した後に、消去選択され
たメモリセルアレイ１０１のメモリセルＭＣのしきい値
は所望のレベルまで到達する。このとき、モニタセル１
０８はオフ状態からオン状態に変化するため、センス増
幅器１１０からは、モニタセル１０８がオン状態である
判定結果がパルス発生回路１０２に供給され、これを受
けてパルス発生回路１０２は、ワ−ド線電位供給回路１
０３、ドレイン電位供給回路１０４、ウェル電位供給回
路１０５、ソ−ス電位供給回路１０６へのパルス供給を
停止する。

【００３２】なお、本実施例では、メモリセルのドレイ
ンからのチャネル・ホット・エレクトロン注入による書
き込みと、チャネル領域からのＦＮトンネリングによる
消去を例に説明したが、本発明において、書き込みや消
去方式は、上述の場合のみに限定されるものではない。

【００３３】従来の不揮発性半導体記憶装置において
は、消去パルスをメモリセルへ印加した後に、メモリセ
ルが所望の状態にあるか検証するための読み出し判定ベ
リファイを行い、判定結果が不適な場合には、再度パル
ス印加後ベリファイ動作を繰り返すといった一連の操作
を繰り返すことによる、書き込み／消去状態からベリフ
ァイ読み出し状態への内部電位切り替えにより無駄な時
間を要していた。

【００３４】これに対して、本発明の第１の実施例にお
いては、書き込みや消去シ−ケンス中のメモリセルのセ
ル状態をモニタセルの読み出しにより検出しているの
で、モニタセルが所望の状態になるまでパルス印加状態
からベリファイ動作に移行する必要がないために、ベリ
ファイ回数と内部電位の切り替え回数の最小化を図るこ
とができ、書き込みや消去時間を短縮することができ
る。

【００３５】またベリファイや内部電位の切り替え回数
を最小化する手法としては、書き込みや消去シ−ケンス
中にあるメモリセルの電流値を検出する方法も考えられ
ているが、近時の製造技術の微細化に伴いメモリセル電
流も少なくなる傾向にあるため、メモリセル電流を正確
に検出する場合、電流検出回路にはかなりの高精度が要
求される。

【００３６】これに対して、本発明の第１の実施例によ
れば、メモリセルの通常の読み出しと同等な手法でメモ
リセルの状態検出が可能であるため、回路規模の簡易化
を図ることができる。

【００３７】次に本発明の第２の実施例について説明す
る。図４は、本発明の第２の実施例の構成を示す図であ
る。

【００３８】図４を参照すると、本発明の第２の実施例
が、前記第１の実施例と相違して、メモリセルは、一般
的に「多値記憶」と呼ばれ、一つのメモリセルに複数ビ
ットを記憶する構成とされている。以下では、２ビット
の場合を例に説明する。

【００３９】多値記憶の場合、一つのメモリセル１０１
の状態、具体的には状態（０、０）、状態（０、１）、
状態（１、０）と状態（１、１）の４状態（４値）をフ
ローティングゲートに蓄えられる電子の量として、互い
が重なり合うことのないようなしきい値の分布に設定さ
れるものであり、各状態に対応して、しきい値の上限値
と下限値が存在する。

【００４０】例えば、しきい値が、状態（０、０）：＋２．０Ｖから＋２．９Ｖの範囲、状態（０、１）：＋３．１Ｖから＋３．９Ｖの範囲、状態（１、０）：＋４．１Ｖから＋４．９Ｖの範囲状態（１、１）：＋５．０Ｖ以上といった具合に定義されることになる。

【００４１】このような場合、４値制御が可能なメモリ
セルから構成されるメモリセルアレイ１０１中の選択さ
れたメモリセルへの書き込みを行う場合について、図４
を参照して説明する。

【００４２】メモリセルアレイ１０１には、複数のメモ
リセルがマトリクス状に配置されている。ワ−ド線電位
供給回路１０３、ドレイン電位供給回路１０４、ウェル
電位供給回路１０５、ソ−ス電位供給回路１０６は、選
択されたひとつ、または複数のメモリセルを所望の動作
制御するために、それぞれ、ワ−ド線、ドレイン端、ウ
ェル、ソ−スに、所望の電位を供給する。

【００４３】リファレンスセル１０７ａ〜１０７ｃはメ
モリセルアレイ１０１を構成するメモリセルと同一な動
作制御が可能であり、リファレンスセル１０７ａ〜１０
７ｃのコントロールゲート、ドレイン、ウェルとソ−ス
は、それぞれワ−ド線電位供給回路１０３、ドレイン電
位供給回路１０４、ウェル電位供給回路１０５、ソ−ス
電位供給回路１０６に接続されている。

【００４４】パルス発生回路１０２は、ワ−ド線電位供
給回路１０３、ドレイン電位供給回路１０４、ウェル電
位供給回路１０５、ソ−ス電位供給回路１０６のそれぞ
れに接続され、メモリセルが書き込みや消去といった動
作時に、メモリセルの各節点に与える所望の電位のパル
ス幅やパルス印加回数を制御するものである。

【００４５】モニタセル１０８ａ〜１０８ｃは、リファ
レンスセル１０７ａ〜１０７ｃとフローティングゲート
が共通な構造をもつセルをなすフローティングゲートト
ランジスタよりなる。

【００４６】モニタセル１０８ａ〜１０８ｃのコントロ
ールゲートには、モニタ電位供給回路１０９で発生され
る正の任意の複数種の電位ＭＯＮＩＴＯＲ１，ＭＯＮＩ
ＴＯＲ２，ＭＯＮＩＴＯＲ３がそれぞれ供給され、ソ−
スとウェルには、メモリセルアレイ１０１を構成するメ
モリセルの読み出し時と同一な電位、すなわち本実施例
では接地電位が与えられ、ドレインにはそれぞれセンス
増幅器１１０ａ〜１１０ｃに接続されている。

【００４７】センス増幅器１１０ａ〜１１０ｃは差動増
幅器で構成され、一の入力端はモニタセル１０８ａ〜１
０８ｃのドレインにそれぞれ接続され、他の入力端は読
み出し時に必要な基準電位回路１１１ａ〜１１１ｃにそ
れぞれ接続されており、センス増幅器１１０ａ〜１１０
ｃでセンス判定された出力は、パルス発生回路１０２に
それぞれ接続されている。

【００４８】次に本発明の第２の実施例の動作について
説明する。以下では、主に、前記第１の実施例と相違す
る点について説明し、同一部分は重複を回避するため、
その説明は適宜省略する。

【００４９】書き込み選択されたメモリセルへの書き込
み値が（０、１）の場合、状態（０、１）の許容される
しきい値分布が＋３．１Ｖ〜＋３．９Ｖであるとする
と、モニタ電位供給回路１０９からモニタセル１０８ｃ
のコントロールゲートに供給されるＭＯＮＩＴＯＲ３の
電位を＋３．０Ｖ、モニタセル１０８ｂのコントロール
ゲートに供給されるＭＯＮＩＴＯＲ２の電位を＋４．０
Ｖ、と設定し、モニタセル１０８ｃ、１０８ｂそれぞれ
のドレインが接続されているセンス増幅器１１０ｃ、１
１０ｂの判定結果が、センス増幅器１１０ｃ出力＝オフ判定、センス増幅器１１０ｂ出力＝オン判定、となったときに、パルス発生回路１０２からのパルス発
生を停止させるようにする。

【００５０】同様に、状態（１、０）を選択したメモリ
セルに書き込もうとした場合は、状態（１、０）の許容
されるしきい値分布が＋４．１Ｖ〜＋４．９Ｖであるも
のとすると、モニタ電位供給回路１０９からモニタセル
１０８ｂのコントロールゲートに供給されるＭＯＮＩＴ
ＯＲ２の電位を＋４．０Ｖ、モニタセル１０８ａのコン
トロールゲートに供給されるＭＯＮＩＴＯＲ１の電位を
＋５．０Ｖ、と設定し、モニタセル１０８ｂ、１０８ａ
それぞれのドレインが接続されているセンス増幅器１１
０ｂ、１１０ａの判定結果が、センス増幅器１１０ｂ出
力＝オフ判定、かつ、センス増幅器１１０ａ出力＝オン
判定、となったときに、パルス発生回路１０２からのパ
ルス発生を停止させるようにする。

【００５１】次に本発明の第３の実施例について説明す
る。図５は、本発明の第３の実施例の構成を示す図であ
り、本発明の不揮発性半導体記憶装置をハ−ド・ディス
ク互換用途として適用した場合である。

【００５２】一般的に、不揮発性半導体記憶装置をハ−
ド・ディスク互換用途とする場合、不揮発性半導体記憶
装置のメモリセルアレイ１０１は小容量、例えば５１２
バイトをひとつのデ−タ処理単位（通常「セクタ」と呼
ばれている）とする消去ブロックに分割されている。

【００５３】またハ−ド・ディスク互換ということもあ
り、大容量であるのが一般的であるために、メモリセル
アレイ全てが良品ではなく、換言すれば、全セクタのう
ちの例えば９８％以上のセクタが問題なく動作すれば良
品とされる場合もある。

【００５４】このような場合、正常動作するセクタと使
用不可能なセクタとを識別するために、各セクタ単位、
または複数のセクタ・グル−プ単位に、これらセクタ、
またはセクタ・グル−プが使用可能か否かを識別するた
めの管理領域、または管理ビットを有している。

【００５５】さらに、初期的欠陥に加え、使用している
間に何らかの原因で、セクタ、もしくはセクタ・グル−
プが例えば書き込みや消去ができなくなることに起因し
て、使用不可となることもある。

【００５６】このような使用状況下では、通常、不揮発
性半導体記憶装置を制御する外部コントロ−ラが書き込
みや消去のテストを実行し、使用不可と判断されたセク
タ、またはセクタ・グル−プの管理領域、または管理ビ
ット（ブロック管理デ−タ領域５０１）に、「使用不
可」を意味するフラグ情報を書き込む。この場合、通
常、フラグの初期状態は、「使用可」に設定されてい
る。

【００５７】本発明の第３の実施例は、上述の操作の簡
略化を実現するものである。図５を参照して、本発明の
第３の実施例について説明する。なお、図５に示した基
本構成は図１に示したものと同様であり、以下では、図
１に示した前記実施例との相違点について説明する。

【００５８】複数のセクタに分割されたメモリセルアレ
イ１０１の各セクタに対して書き込みや消去のテストを
実行した場合、所望の状態に到達するかはモニタセル１
０８のコントロールゲートに印加される電位と、モニタ
セル１０８のドレインに接続されたセンス増幅器１１０
の判定結果によって識別可能である。

【００５９】ここで、書き込みまたは消去選択されたセ
クタ、またはセクタ・グル−プが書き込みまたは消去が
パルス発生回路１０２で規定される最大回数の書き込み
電位／消去電位パルス印加後も、所望の状態に到達しな
かった場合には、センス増幅器１１０の判定出力はオフ
のままである。

【００６０】この場合、パルス発生回路１０２は、ブロ
ック管理デ−タ領域５０１の選択されたセクタに該当す
るビットに「使用不可」を意味するフラグ設定をするよ
うに制御する。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
書き込みや消去シ−ケンス中のメモリセルのセル状態を
モニタセルの読み出しにより検出しているのでモニタセ
ルが所望の状態になるまでパルス印加状態からベリファ
イ動作に移行する必要がないためにベリファイ回数と内
部電位の切り替え回数の最小化が図れ書き込みや消去時
間を短縮することができる。

【００６２】本発明によれば、メモリセルの通常の読み
出しと同等な手法でメモリセルの状態検出が可能である
ため、回路規模の簡易化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示す図である。

【図２】本発明の第１の実施例の書き込みシーケンスを
説明するための図である。

【図３】本発明の第１の実施例の消去シーケンスを説明
するための図である。

【図４】本発明の第２の実施例の構成を示す図である。

【図５】本発明の第３の実施例の構成を示す図である。

【符号の説明】

１０１メモリセルアレイ１０２パルス発生回路１０３ワ−ド線電位供給回路１０４ドレイン電位供給回路１０５ウェル電位供給回路１０６ソ−ス電位供給回路１０７リファレンスセル１０８、１０８ａ、１０８ｂ、１０８ｃモニタセル１０９モニタ（コントロールゲート）電位供給回路１１０、１１０ａ、１１０ｂ、１１０ｃセンス増幅器１１１、１１１ａ、１１０ｂ、１１１ｃ基準電位回路５０１ブロック管理データ領域

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを含むメモリセルアレイ
を有する不揮発性半導体記憶装置において、メモリセルトランジスタと同一構成とされ、書き込み又
は消去されるメモリセルトランジスタの各端子に印加さ
れる制御電位と同一の制御電位が各端子に印加されるリ
ファレンスセルと、フローティングゲートを前記リファレンスセルのフロー
ティングゲートと共通とし、コントロールゲートには、
書き込み又は消去後のメモリセルのしきい値を検証する
ための電位が印加されるモニタセルと、前記モニタセルの出力電位を基準電位と比較すること
で、前記選択されたメモリセルの書き込み又は消去によ
り前記メモリセルのしきい値が所望の値となっているか
否かを判定する手段と、前記判定結果に基づき、前記メモリセルのしきい値が所
望の値となっていない場合、書き込み又は消去処理を繰
り返すように制御する手段と、を備えたことを特徴とす
る不揮発性半導体記憶装置。
【請求項２】複数のメモリセルがアレイ状に配設された
メモリセルアレイと、コントロールゲート、ドレイン、ソース、及びウェル電
位が、前記メモリセルアレイの選択されたメモリセルの
コントロールゲート、ドレイン、ソース、及びウェル電
位と共通に制御されるリファレンスセルと、前記リファレンスセルとフローティングゲートが共通構
造とされたモニタセルと、前記選択されたメモリセルの書き込み又は消去結果を判
定するためのモニタ電位を前記モニタセルのコントロー
ルゲートに供給するモニタ電位供給回路と、前記モニタセルのドレイン電位が一の入力端に供給さ
れ、基準電位発生回路からの基準電位が他の入力端に供
給されるセンス増幅器と、前記センス増幅器のセンス出力を入力とし前記センス出
力に応じて、前記メモリセルアレイのメモリセルへの書
き込みや消去のためのパルスの印加を継続または停止す
るパルス発生回路と、を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】複数の多値メモリセルがアレイ状に配設さ
れたメモリセルアレイと、コントロールゲート、ドレイン、ソース、及びウェル電
位が、前記メモリセルアレイの選択されたメモリセルの
コントロールゲート、ドレイン、ソース、及びウェル電
位と共通に制御される複数の多値リファレンスセルと、前記複数の多値リファレンスセルとそれぞれフローティ
ングゲートが共通構造とされた複数のモニタセルと、前記選択された多値メモリセルの書き込み又は消去結果
を判定するための複数種のモニタ電位を、それぞれ前記
複数のモニタセルのコントロールゲートに供給するモニ
タ電位供給回路と、前記複数のモニタセルのドレイン電位がそれぞれ一の入
力端に供給され、複数の基準電位発生回路からの基準電
位がそれぞれ他の入力端に供給される複数のセンス増幅
器と、前記複数のセンス増幅器のセンス出力を入力とし前記複
数のセンス出力に応じて、前記メモリセルアレイのメモ
リセルへの書き込みや消去のためのパルスの印加を継続
または停止するパルス発生回路と、を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項４】前記パルス発生回路からの出力が、前記メ
モリセルの選択されたメモリセル及び前記リファレンス
セルに対して、コントロールゲート、ドレイン、ソー
ス、及びウェル電位をそれぞれ供給するワード線電位供
給回路、ドレイン電位供給回路、ソース電位供給回路、
及びウェル電位供給回路に入力され、前記パルス発生回路は、前記センス増幅器のセンス出力
が、前記メモリセルアレイのうち書き込み又は消去が選
択されたメモリセルのしきい値が所望のレベルに達して
いないという判定結果である場合、パルスを出力して、
前記選択されたメモリセルへの書き込み又は消去動作を
行うように制御する、ことを特徴とする請求項２又は３記載の不揮発性半導体
記憶装置。
【請求項５】前記メモリセルアレイが、書き込み及び消
去の単位ブロックをなす複数のセクタに分割され、複数のセクタに分割された前記メモリセルアレイの各セ
クタに対して書き込みまたは消去のテストを実行し、コ
ントロールゲートに前記モニタ電位供給回路からのモニ
タ電位が印加される前記モニタセルのドレイン電圧と前
記基準電位を比較する前記センス増幅器の判定結果に基
づき、ブロック管理デ−タ記憶部の選択された前記セク
タの状態が使用可もしくは不可であることを示すフラグ
情報を設定する手段をさらに備えた、ことを特徴とする
請求項２記載の不揮発性半導体記憶装置。
【請求項６】前記モニタセルのソースとウェルは、前記
メモリセルアレイを構成するメモリセルの読み出し時に
前記メモリセルのソースとウェルに供給される電位と同
一の電位に設定されていることを特徴とする請求項１乃
至５のいずれか一に記載の不揮発性半導体記憶装置。