JP2000293147A - マルチディスプレイシステム - Google Patents
マルチディスプレイシステムInfo
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- JP2000293147A JP2000293147A JP11095454A JP9545499A JP2000293147A JP 2000293147 A JP2000293147 A JP 2000293147A JP 11095454 A JP11095454 A JP 11095454A JP 9545499 A JP9545499 A JP 9545499A JP 2000293147 A JP2000293147 A JP 2000293147A
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- Controls And Circuits For Display Device (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 ホスト装置と接続した各表示装置間での表示
時間のずれが、ホスト装置における情報処理にあたえる
影響を防止する。 【解決手段】 ビデオ信号を出力するホスト装置と、ビ
デオ信号に基づいて画像を表示する複数台の表示装置
と、各表示装置に接続されビデオ信号に基づく画像の表
示状態を表示装置毎に制御するための表示制御装置と、
表示装置の視聴者が表示される画像に応じて情報を入力
するための入力装置とを具備するマルチディスプレイシ
ステムにおいて、表示制御装置が画像を表示した時間と
入力手段により情報を入力した時間との時間情報を生成
し、時間情報をホスト装置へ送信する。
時間のずれが、ホスト装置における情報処理にあたえる
影響を防止する。 【解決手段】 ビデオ信号を出力するホスト装置と、ビ
デオ信号に基づいて画像を表示する複数台の表示装置
と、各表示装置に接続されビデオ信号に基づく画像の表
示状態を表示装置毎に制御するための表示制御装置と、
表示装置の視聴者が表示される画像に応じて情報を入力
するための入力装置とを具備するマルチディスプレイシ
ステムにおいて、表示制御装置が画像を表示した時間と
入力手段により情報を入力した時間との時間情報を生成
し、時間情報をホスト装置へ送信する。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置に関する
ものであり、特に強誘電性液晶を用いた液晶表示装置を
複数接続し各々の液晶表示器に画像を表示するシステム
に関するものである。
ものであり、特に強誘電性液晶を用いた液晶表示装置を
複数接続し各々の液晶表示器に画像を表示するシステム
に関するものである。
【０００２】
【従来の技術】従来、特願平７−０１３０４６号に開示
されている表示装置の様に、メモリ効果を持つ強誘電性
液晶を用いた複数台の液晶表示器（以降ＦＬＣＤ）を１
台のホストコンピュータに接続し、各々のＦＬＣＤに同
一、もしくは各々異なる画像を表示する画像表示システ
ムが考案されている。
されている表示装置の様に、メモリ効果を持つ強誘電性
液晶を用いた複数台の液晶表示器（以降ＦＬＣＤ）を１
台のホストコンピュータに接続し、各々のＦＬＣＤに同
一、もしくは各々異なる画像を表示する画像表示システ
ムが考案されている。
【０００３】先ず、この画像表示システムについて説明
をする。図２は、従来の画像表示システム全体の機器の
接続状態を示す図であり、同図において、１はホストコ
ンピュータ、２、３、４および５は分岐伝送ユニット、
１０、１１、１２および１３はＦＬＣＤ、９００、９０
１、９０２、９０３、９１０、９１１、９１２および９
１３は伝送ケーブルである。ホストコンピュータ１から
は、アドレスデータを先頭にした１６ｂｉｔ画像データ
がパラレルで伝送ケーブル９００から出力される。
をする。図２は、従来の画像表示システム全体の機器の
接続状態を示す図であり、同図において、１はホストコ
ンピュータ、２、３、４および５は分岐伝送ユニット、
１０、１１、１２および１３はＦＬＣＤ、９００、９０
１、９０２、９０３、９１０、９１１、９１２および９
１３は伝送ケーブルである。ホストコンピュータ１から
は、アドレスデータを先頭にした１６ｂｉｔ画像データ
がパラレルで伝送ケーブル９００から出力される。
【０００４】各分岐伝送ユニット２〜５は、前段から入
力された１６ｂｉｔ画像データを伝送ケーブル９０１〜
９０３を通じてそのまま後段の分岐伝送ユニットヘ出力
する。一方、各分岐伝送ユニットには不図示のアドレス
設定ＳＷがあり、そのＳＷに予め設定されたアドレス値
と１６ｂｉｔ画像データの先頭に配置されたアドレスデ
ータとを比較し、一致すれば各々分岐された伝送ケーブ
ル９１０〜９１３へも１６ｂｉｔ画像データを出力す
る。各ＦＬＣＤ１０〜１３は、この１６ｂｉｔ画像デー
タに基づいて表示を行なう。また、各ＦＬＣＤ１０〜１
３はメモリー効果を有する為、新たに１６ｂｉｔ画像デ
ータを受信し画像データが更新されるまでは、その直前
の画像データを表示し続ける。
力された１６ｂｉｔ画像データを伝送ケーブル９０１〜
９０３を通じてそのまま後段の分岐伝送ユニットヘ出力
する。一方、各分岐伝送ユニットには不図示のアドレス
設定ＳＷがあり、そのＳＷに予め設定されたアドレス値
と１６ｂｉｔ画像データの先頭に配置されたアドレスデ
ータとを比較し、一致すれば各々分岐された伝送ケーブ
ル９１０〜９１３へも１６ｂｉｔ画像データを出力す
る。各ＦＬＣＤ１０〜１３は、この１６ｂｉｔ画像デー
タに基づいて表示を行なう。また、各ＦＬＣＤ１０〜１
３はメモリー効果を有する為、新たに１６ｂｉｔ画像デ
ータを受信し画像データが更新されるまでは、その直前
の画像データを表示し続ける。
【０００５】図２では、４段の分岐伝送ユニットとそれ
に対応する４台のＦＬＣＤが接続されているが、接続段
数に制約は特に無い。
に対応する４台のＦＬＣＤが接続されているが、接続段
数に制約は特に無い。
【０００６】ここで、ホストコンピュータ１から出力さ
れる１６ｂｉｔ画像データとその先頭アドレスについて
説明する。図３は１６ｂｉｔ画像データの配列をイメー
ジ的に描いた図であり、ＤＡＴＡ０〜ＤＡＴＡ１５の１
６本のデータと、ＦＣＬＫおよびＡＨＤＬからなる１８
本の信号から成る。
れる１６ｂｉｔ画像データとその先頭アドレスについて
説明する。図３は１６ｂｉｔ画像データの配列をイメー
ジ的に描いた図であり、ＤＡＴＡ０〜ＤＡＴＡ１５の１
６本のデータと、ＦＣＬＫおよびＡＨＤＬからなる１８
本の信号から成る。
【０００７】ＡＨＤＬは通常“Ｌ”（ロー）であるが、
データの先頭のみ“Ｈ”（ハイ）となり、その時ＤＡＴ
Ａ０〜ＤＡＴＡ１５はアドレスデータを出力する。つま
り、ＡＨＤＬはデータの先頭を示すと共に、ＤＡＴＡ０
〜ＤＡＴＡ１５が画像データではなくアドレスデータで
ある事を示す信号でもある。
データの先頭のみ“Ｈ”（ハイ）となり、その時ＤＡＴ
Ａ０〜ＤＡＴＡ１５はアドレスデータを出力する。つま
り、ＡＨＤＬはデータの先頭を示すと共に、ＤＡＴＡ０
〜ＤＡＴＡ１５が画像データではなくアドレスデータで
ある事を示す信号でもある。
【０００８】このような画像データおよびアドレスデー
タのフォーマットを図４に示す。ＤＡＴＡ０〜ＤＡＴＡ
１５にのせられたアドレスデータの内、下位１２ｂｉｔ
（ＤＡＴＡ０〜１１）はＦＬＣＤ１０〜１３の走査線番
号のアドレスを示すものであり、上位４ｂｉｔ（ＤＡＴ
Ａ１２〜１５）が先に説明した設定ＳＷの設定値に相当
するユニットＩＤである。また、先頭のアドレスデータ
に続いて１水平走査分の画像データが配置されている。
タのフォーマットを図４に示す。ＤＡＴＡ０〜ＤＡＴＡ
１５にのせられたアドレスデータの内、下位１２ｂｉｔ
（ＤＡＴＡ０〜１１）はＦＬＣＤ１０〜１３の走査線番
号のアドレスを示すものであり、上位４ｂｉｔ（ＤＡＴ
Ａ１２〜１５）が先に説明した設定ＳＷの設定値に相当
するユニットＩＤである。また、先頭のアドレスデータ
に続いて１水平走査分の画像データが配置されている。
【０００９】各分岐伝送ユニット２〜５はＡＨＤＬが
“Ｈ”となった時、ＤＡＴＡ０〜ＤＡＴＡ１５の上位４
ｂｉｔ（ＤＡＴＡ１２〜ＤＡＴＡ１５）のみを監視し、
設定ＳＷの設定値と一致しない場合は各ＦＬＣＤへの分
岐出力のＡＨＤＬをマスクし“Ｌ”を出力する。これを
受けたＦＬＣＤはＡＨＤＬが“Ｌ”である為アドレスと
は認識せず、よって、描画している画像の更新は行われ
ずＤＡＴＡ０〜ＤＡＴＡ１５にいかなるデータがのって
いようと無視される。
“Ｈ”となった時、ＤＡＴＡ０〜ＤＡＴＡ１５の上位４
ｂｉｔ（ＤＡＴＡ１２〜ＤＡＴＡ１５）のみを監視し、
設定ＳＷの設定値と一致しない場合は各ＦＬＣＤへの分
岐出力のＡＨＤＬをマスクし“Ｌ”を出力する。これを
受けたＦＬＣＤはＡＨＤＬが“Ｌ”である為アドレスと
は認識せず、よって、描画している画像の更新は行われ
ずＤＡＴＡ０〜ＤＡＴＡ１５にいかなるデータがのって
いようと無視される。
【００１０】そして各分岐伝送ユニット２〜５がＤＡＴ
Ａ０〜ＤＡＴＡ１５の上位４ｂｉｔのアドレスを設定Ｓ
Ｗの設定値と一致しているとみなした時は、ＦＬＣＤへ
の分岐出力のＡＨＤＬをマスクせずそのまま出力する。
これを受けたＦＬＣＤはＡＨＤＬの“Ｈ”を受け、画像
データのスタートを認識し描画画像の更新が行われる。
また、全ての分岐ユニット２〜５の設定ＳＷを同じにす
れば、同一画像がほぼ同時に表示されるようになる。
Ａ０〜ＤＡＴＡ１５の上位４ｂｉｔのアドレスを設定Ｓ
Ｗの設定値と一致しているとみなした時は、ＦＬＣＤへ
の分岐出力のＡＨＤＬをマスクせずそのまま出力する。
これを受けたＦＬＣＤはＡＨＤＬの“Ｈ”を受け、画像
データのスタートを認識し描画画像の更新が行われる。
また、全ての分岐ユニット２〜５の設定ＳＷを同じにす
れば、同一画像がほぼ同時に表示されるようになる。
【００１１】
【発明が解決しようとする課題】しかしながら、接続さ
れている全てのＦＬＣＤへ同一画像を表示する場合、厳
密には各分岐伝送ユニット内のパイプライン処理による
データ転送遅延により、各ＦＬＣＤに完全同時表示する
ことは不可能である。そのため、例えば商品をディスプ
レイに表示するオークションヘ本システムを応用した
際、視聴者間で表示されるタイミングが異なるので、ス
イッチを早く押した人が競り落とせるようなオークショ
ンでは、厳正な競りが出来ない。
れている全てのＦＬＣＤへ同一画像を表示する場合、厳
密には各分岐伝送ユニット内のパイプライン処理による
データ転送遅延により、各ＦＬＣＤに完全同時表示する
ことは不可能である。そのため、例えば商品をディスプ
レイに表示するオークションヘ本システムを応用した
際、視聴者間で表示されるタイミングが異なるので、ス
イッチを早く押した人が競り落とせるようなオークショ
ンでは、厳正な競りが出来ない。
【００１２】本発明の目的は、上記従来技術の課題を解
決し、ホスト装置と接続した各表示装置間での表示時間
のずれが、ホスト装置における情報処理に影響しないマ
ルチディスプレイシステムを提供することにある。
決し、ホスト装置と接続した各表示装置間での表示時間
のずれが、ホスト装置における情報処理に影響しないマ
ルチディスプレイシステムを提供することにある。
【００１３】
【課題を解決するための手段および作用】上記目的を達
成するため、本発明は、ビデオ信号を出力するホスト装
置と、ビデオ信号に基づいて画像を表示する複数台の液
晶等の表示装置と、各表示装置に接続されビデオ信号に
基づく画像の表示状態を表示装置毎に制御するための表
示制御装置と、表示装置の視聴者が表示される画像に応
じて情報を入力するための入力装置とを具備するマルチ
ディスプレイシステムにおいて、表示制御装置が画像を
表示した時間と入力装置により情報を入力した時間との
時間情報を生成する手段および時間情報をホスト装置へ
送信する手段を有することを特徴とする。
成するため、本発明は、ビデオ信号を出力するホスト装
置と、ビデオ信号に基づいて画像を表示する複数台の液
晶等の表示装置と、各表示装置に接続されビデオ信号に
基づく画像の表示状態を表示装置毎に制御するための表
示制御装置と、表示装置の視聴者が表示される画像に応
じて情報を入力するための入力装置とを具備するマルチ
ディスプレイシステムにおいて、表示制御装置が画像を
表示した時間と入力装置により情報を入力した時間との
時間情報を生成する手段および時間情報をホスト装置へ
送信する手段を有することを特徴とする。
【００１４】ここで、時間情報を生成する手段とは、例
えば、所定の画像の表示開始から入力装置により情報が
入力されるまでの時間を計測するものである。
えば、所定の画像の表示開始から入力装置により情報が
入力されるまでの時間を計測するものである。
【００１５】本発明における各装置の接続形態として
は、ディジーチェーン接続またはスター接続が採用でき
る。また、所定の画像をホスト装置側で決定する時は、
例えば、ホスト装置から送信されるビデオ信号に時間情
報の計測開始、終了または中断を通知するための制御コ
ードを付加し、この制御コードに応じて表示制御装置が
時間情報の計測を行えばよい。
は、ディジーチェーン接続またはスター接続が採用でき
る。また、所定の画像をホスト装置側で決定する時は、
例えば、ホスト装置から送信されるビデオ信号に時間情
報の計測開始、終了または中断を通知するための制御コ
ードを付加し、この制御コードに応じて表示制御装置が
時間情報の計測を行えばよい。
【００１６】通常の運用では、複数台の表示装置の各々
を識別するための識別番号を時間情報と共にホスト装置
へ送信し、複数台の表示装置から送信された各時間情報
をホスト装置が比較演算する。
を識別するための識別番号を時間情報と共にホスト装置
へ送信し、複数台の表示装置から送信された各時間情報
をホスト装置が比較演算する。
【００１７】以上の構成を有する本発明のマルチディス
プレイシステムによれば、例えば商品をディスプレイに
表示するオークション等において、各視聴者の目前にあ
るＦＬＣＤに商品が表示されてから、商品を競り落とす
ことを決定するスイッチが押されるまでの時間を正確に
測定することが可能となり、厳密なオークションが可能
となる。
プレイシステムによれば、例えば商品をディスプレイに
表示するオークション等において、各視聴者の目前にあ
るＦＬＣＤに商品が表示されてから、商品を競り落とす
ことを決定するスイッチが押されるまでの時間を正確に
測定することが可能となり、厳密なオークションが可能
となる。
【００１８】
【実施例】以下、本発明の実施例を、図面に基づいて説
明する。
明する。
【００１９】図１は、本発明の一実施例を示すシステム
全体の機器の接続状態を示す図であり、同図において、
１はホストコンピュータ、１００、２００、３００およ
び４００は分岐伝送ユニット（以下ＢＯＸと称する）、
１０、１１、１２および１３はＦＬＣＤ、２０、２１、
２２および２３は競り落とすことを決定したときに押す
スイッチ、９００、９０１、９０２、９０３、９０４、
９１０、９１１、９１２および９１３は表示制御データ
伝送ケーブル、９２０、９２１、９２２および９２３は
表示選択信号伝送ケーブルである。ホストコンピュータ
１からは、制御コードとアドレスデータを先頭にした１
８ｂｉｔ表示制御データがパラレルで伝送ケーブル９０
０から出力される。各ＦＬＣＤ視聴者は、表示された商
品を競り落とすときに手元にあるスイッチ２０〜２３を
押す。ＢＯＸ１００〜４００は、画像が表示されてから
スイッチ２０〜２３が押されるまでの時間を測定し、そ
の結果とＢＯＸ固有のＩＤを表示画像データのブランク
部に載せて、ホストコンピュータ１へ送信する。
全体の機器の接続状態を示す図であり、同図において、
１はホストコンピュータ、１００、２００、３００およ
び４００は分岐伝送ユニット（以下ＢＯＸと称する）、
１０、１１、１２および１３はＦＬＣＤ、２０、２１、
２２および２３は競り落とすことを決定したときに押す
スイッチ、９００、９０１、９０２、９０３、９０４、
９１０、９１１、９１２および９１３は表示制御データ
伝送ケーブル、９２０、９２１、９２２および９２３は
表示選択信号伝送ケーブルである。ホストコンピュータ
１からは、制御コードとアドレスデータを先頭にした１
８ｂｉｔ表示制御データがパラレルで伝送ケーブル９０
０から出力される。各ＦＬＣＤ視聴者は、表示された商
品を競り落とすときに手元にあるスイッチ２０〜２３を
押す。ＢＯＸ１００〜４００は、画像が表示されてから
スイッチ２０〜２３が押されるまでの時間を測定し、そ
の結果とＢＯＸ固有のＩＤを表示画像データのブランク
部に載せて、ホストコンピュータ１へ送信する。
【００２０】表示制御データのフォーマットを図５およ
び図６に示す。図５は、ホストコンピュータ１から出力
される信号シーケンスであり、制御コードとアドレスデ
ータは、ＡＨＤＬがアサートされているＦＣＬＫの２サ
イクルの間に出力される。
び図６に示す。図５は、ホストコンピュータ１から出力
される信号シーケンスであり、制御コードとアドレスデ
ータは、ＡＨＤＬがアサートされているＦＣＬＫの２サ
イクルの間に出力される。
【００２１】図６に示す制御コードのビットアサインに
あるように、制御コードはカウンタの制御ビットおよび
画像ＩＤとからなる。また、各ＢＯＸで測定された時間
データは、画像データおよび他の時間データに影響を与
えないように、各ＢＯＸで伝送ケーブル９０１〜９０４
に送信する表示制御データに時間データを書き込む。
あるように、制御コードはカウンタの制御ビットおよび
画像ＩＤとからなる。また、各ＢＯＸで測定された時間
データは、画像データおよび他の時間データに影響を与
えないように、各ＢＯＸで伝送ケーブル９０１〜９０４
に送信する表示制御データに時間データを書き込む。
【００２２】次に、ＢＯＸ１００は表示制御データ伝送
ケーブル９００からの表示制御データとスイッチ２０か
ら出力されたスイッチ信号を表示選択信号伝送ケーブル
９２０を介して入力すると共に、次段ＢＯＸ２００とＦ
ＬＣＤ１０へ表示制御データを転送する。
ケーブル９００からの表示制御データとスイッチ２０か
ら出力されたスイッチ信号を表示選択信号伝送ケーブル
９２０を介して入力すると共に、次段ＢＯＸ２００とＦ
ＬＣＤ１０へ表示制御データを転送する。
【００２３】図７にＢＯＸ１００の構成例を示す。同図
において、９００、９０１および９１０は表示制御デー
タ伝送ケーブルであり、ここで表示制御データは差動信
号で伝送される。１１０は差動信号をＴＴＬ信号に変換
する差動レシーバ、１２０はＴＴＬ信号を差動信号に変
換する差動ドライバ、１８０、１８１および１８２はそ
れぞれ従来実施例の説明に対応しているＤＡＴＡ［１
５：０］信号、ＡＨＤＬおよびＦＣＬＫであり、１８３
はＤＡＴＡ［１５：１２］分岐信号、１８４はＢＯＸ１
００に接続されているＦＬＣＤ１０へ出力するＡＨＤ
Ｌ’信号、１８５は制御コードをラッチするための信
号、１８６は従来実施例にも示したユニットＩＤ信号、
１８７はＢＯＸ固有のＩＤ信号、１８９はスイッチ信
号、１３０および１３２は１６ｂｉｔｓの画像データ信
号ＤＡＴＡ［１５：０］をラッチするＤ−Ｆ／Ｆ、１３
１および１３４はＡＨＤＬ信号をラッチするＤ−Ｆ／
Ｆ、１３３はＡＨＤＬ’信号を出力するＤ−Ｆ／Ｆ、１
３５は制御コード信号をラッチするための信号１８５を
出力するＤ−Ｆ／Ｆ、１４０はイネーブル機能付きのコ
ンパレータ、１５０はセレクタ、１６０と１６２はＡＮ
Ｄ回路、１６１は排他的ＯＲ回路、１７０は画像が表示
されてからスイッチが押されるまでの時間を測定するタ
イマモジュールである。
において、９００、９０１および９１０は表示制御デー
タ伝送ケーブルであり、ここで表示制御データは差動信
号で伝送される。１１０は差動信号をＴＴＬ信号に変換
する差動レシーバ、１２０はＴＴＬ信号を差動信号に変
換する差動ドライバ、１８０、１８１および１８２はそ
れぞれ従来実施例の説明に対応しているＤＡＴＡ［１
５：０］信号、ＡＨＤＬおよびＦＣＬＫであり、１８３
はＤＡＴＡ［１５：１２］分岐信号、１８４はＢＯＸ１
００に接続されているＦＬＣＤ１０へ出力するＡＨＤ
Ｌ’信号、１８５は制御コードをラッチするための信
号、１８６は従来実施例にも示したユニットＩＤ信号、
１８７はＢＯＸ固有のＩＤ信号、１８９はスイッチ信
号、１３０および１３２は１６ｂｉｔｓの画像データ信
号ＤＡＴＡ［１５：０］をラッチするＤ−Ｆ／Ｆ、１３
１および１３４はＡＨＤＬ信号をラッチするＤ−Ｆ／
Ｆ、１３３はＡＨＤＬ’信号を出力するＤ−Ｆ／Ｆ、１
３５は制御コード信号をラッチするための信号１８５を
出力するＤ−Ｆ／Ｆ、１４０はイネーブル機能付きのコ
ンパレータ、１５０はセレクタ、１６０と１６２はＡＮ
Ｄ回路、１６１は排他的ＯＲ回路、１７０は画像が表示
されてからスイッチが押されるまでの時間を測定するタ
イマモジュールである。
【００２４】図９に示したＢＯＸ内の論理信号シーケン
スを参考に、ＢＯＸ内の処理を説明する。ＦＣＬＫ１８
２は、差動レシーバ１１０でＴＴＬ信号変換され、Ｄ−
Ｆ／Ｆｌ３０〜１３５とタイマモジュールｌ７０および
差動ドライバ１２０に入力される。差動ドライバ１２０
に入力されたＦＣＬＫ１８２は、再び差動信号変換さ
れ、ＦＬＣＤ１０と次段ＢＯＸ２００へ入力される。
スを参考に、ＢＯＸ内の処理を説明する。ＦＣＬＫ１８
２は、差動レシーバ１１０でＴＴＬ信号変換され、Ｄ−
Ｆ／Ｆｌ３０〜１３５とタイマモジュールｌ７０および
差動ドライバ１２０に入力される。差動ドライバ１２０
に入力されたＦＣＬＫ１８２は、再び差動信号変換さ
れ、ＦＬＣＤ１０と次段ＢＯＸ２００へ入力される。
【００２５】差動レシーバ１１０でＴＴＬ変換されたＤ
ＡＴＡ［１５：０］信号１８０とＡＨＤＬ信号１８１
は、図９に示すようにそれぞれＤ−Ｆ／Ｆ１３０とＤ−
Ｆ／Ｆ１３１に入力され、ＦＣＬＫ信号１８２でラッチ
される。
ＡＴＡ［１５：０］信号１８０とＡＨＤＬ信号１８１
は、図９に示すようにそれぞれＤ−Ｆ／Ｆ１３０とＤ−
Ｆ／Ｆ１３１に入力され、ＦＣＬＫ信号１８２でラッチ
される。
【００２６】Ｄ−Ｆ／Ｆ１３１でラッチされたＡＨＤＬ
信号は、再びＤ−Ｆ／Ｆ１３４でラッチ（図９も参照）
され、タイマモジュール１７０に入力される。また、Ｄ
−Ｆ／Ｆ１３１，１３４の出力信号は、ＡＮＤ回路１６
０に入力され、図９に示したタイミングでアドレスデー
タＡｄ中のユニットＩＤを比較するためにコンパレータ
１４０のイネーブル端子に入力される。さらに、排他的
ＯＲ回路１６１とＡＮＤ回路１６２に入力された信号か
ら、図９に示すように制御コードＣｎをラッチするため
の信号を生成し、Ｄ−Ｆ／Ｆ１３５に入力される。そし
て、制御コードラッチ信号１８５はタイマモジュール１
７０に出力される。
信号は、再びＤ−Ｆ／Ｆ１３４でラッチ（図９も参照）
され、タイマモジュール１７０に入力される。また、Ｄ
−Ｆ／Ｆ１３１，１３４の出力信号は、ＡＮＤ回路１６
０に入力され、図９に示したタイミングでアドレスデー
タＡｄ中のユニットＩＤを比較するためにコンパレータ
１４０のイネーブル端子に入力される。さらに、排他的
ＯＲ回路１６１とＡＮＤ回路１６２に入力された信号か
ら、図９に示すように制御コードＣｎをラッチするため
の信号を生成し、Ｄ−Ｆ／Ｆ１３５に入力される。そし
て、制御コードラッチ信号１８５はタイマモジュール１
７０に出力される。
【００２７】Ｄ−Ｆ／Ｆ１３０でラッチされた画像デー
タＤＡＴＡ［１５：０］信号１８０は、再びＤ−Ｆ／Ｆ
１３２に入力されると共に、その内のＤＡＴＡ［１５：
１２］分岐信号はコンパレータ１４０にも入力される。
タＤＡＴＡ［１５：０］信号１８０は、再びＤ−Ｆ／Ｆ
１３２に入力されると共に、その内のＤＡＴＡ［１５：
１２］分岐信号はコンパレータ１４０にも入力される。
【００２８】Ｄ−Ｆ／Ｆ１３２でラッチされた１６ｂｉ
ｔｓの画像データＤＡＴＡ［１５：０］信号は、差動ド
ライバ１２０で差動信号に変換され、ＦＬＣＤ１０と次
段ＢＯＸ２００へそのまま出力される。
ｔｓの画像データＤＡＴＡ［１５：０］信号は、差動ド
ライバ１２０で差動信号に変換され、ＦＬＣＤ１０と次
段ＢＯＸ２００へそのまま出力される。
【００２９】コンパレータ１４０は、図９に示すＡＮＤ
回路１６０の出力信号”Ｈ”の時に比較イネーブル状態
となり、ＤＡＴＡ［１５：１２］信号１８３とユニット
ＩＤ信号１８６が等しいときに、セレクタ１５０の入力
信号のうちの“１”、それ以外は“０”が選ばれるよう
選択信号を出力する。
回路１６０の出力信号”Ｈ”の時に比較イネーブル状態
となり、ＤＡＴＡ［１５：１２］信号１８３とユニット
ＩＤ信号１８６が等しいときに、セレクタ１５０の入力
信号のうちの“１”、それ以外は“０”が選ばれるよう
選択信号を出力する。
【００３０】セレクタ１５０の出力信号は、Ｄ−Ｆ／Ｆ
１３３に入力され、ＦＣＬＫｌ８２でラッチされる。図
９に示すＤ−Ｆ／Ｆ１３３の出力信号は、ＡＨＤＬ’１
８４として、ドライバ１２０で差動信号変換され、ＦＬ
ＣＤ１０へ出力される。ＡＨＤＬ’１８４は、ＡＨＤＬ
１８１と同様に通常”Ｌ”であり、”Ｈ”の時はデータ
の先頭を示すと同時に、それがアドレスデータであるこ
とも示す信号である。即ち、ＦＬＣＤ１０へ出力される
画像データは、従来例の信号シーケンスと同様であり、
データのはじまりとアドレスデータを認識して描画して
いる画像データが更新され、それ以外の場合は、１８４
は”Ｌ”であり、いかなるデータが転送されても無視さ
れ、表示内容は更新されない。
１３３に入力され、ＦＣＬＫｌ８２でラッチされる。図
９に示すＤ−Ｆ／Ｆ１３３の出力信号は、ＡＨＤＬ’１
８４として、ドライバ１２０で差動信号変換され、ＦＬ
ＣＤ１０へ出力される。ＡＨＤＬ’１８４は、ＡＨＤＬ
１８１と同様に通常”Ｌ”であり、”Ｈ”の時はデータ
の先頭を示すと同時に、それがアドレスデータであるこ
とも示す信号である。即ち、ＦＬＣＤ１０へ出力される
画像データは、従来例の信号シーケンスと同様であり、
データのはじまりとアドレスデータを認識して描画して
いる画像データが更新され、それ以外の場合は、１８４
は”Ｌ”であり、いかなるデータが転送されても無視さ
れ、表示内容は更新されない。
【００３１】次に、タイマモジュール１７０の構成例を
図８に示す。同図において、１７１はスイッチ２０が押
されるまでの時間を測定するタイムカウンタ、１７２は
時間情報を画像信号に載せるデータ処理部である。
図８に示す。同図において、１７１はスイッチ２０が押
されるまでの時間を測定するタイムカウンタ、１７２は
時間情報を画像信号に載せるデータ処理部である。
【００３２】タイムカウンタ１７１では、制御コードラ
ッチ信号１８５でＤＡＴＡ［１５：０］信号（Ｄ−Ｆ／
Ｆ１３２の出力）の先頭にある制御コードＣｎをラッチ
し、その制御コードＣｎに基づいて時間情報を生成す
る。例えば、画像情報と共にカウンタスタート信号Ｃ０
が送られてきた場合、カウンタをスタートさせ、スイッ
チ２０が押されて発信したスイッチ信号１８９が入力さ
れるまでの時間を測定する。測定した時間情報信号１８
８は、信号線によってデータ処理部１７２へ伝送され
る。また、カウンタストップ信号Ｃ１が送られてきた場
合は内部にあるカウンタを停止し、カウンタストップ＆
クリア信号Ｃ２が送られてきた場合は、内部にあるカウ
ンタを停止すると共にカウンタ値を０に戻す。
ッチ信号１８５でＤＡＴＡ［１５：０］信号（Ｄ−Ｆ／
Ｆ１３２の出力）の先頭にある制御コードＣｎをラッチ
し、その制御コードＣｎに基づいて時間情報を生成す
る。例えば、画像情報と共にカウンタスタート信号Ｃ０
が送られてきた場合、カウンタをスタートさせ、スイッ
チ２０が押されて発信したスイッチ信号１８９が入力さ
れるまでの時間を測定する。測定した時間情報信号１８
８は、信号線によってデータ処理部１７２へ伝送され
る。また、カウンタストップ信号Ｃ１が送られてきた場
合は内部にあるカウンタを停止し、カウンタストップ＆
クリア信号Ｃ２が送られてきた場合は、内部にあるカウ
ンタを停止すると共にカウンタ値を０に戻す。
【００３３】データ処理部１７２は、ＤＡＴＡ［１５：
０］信号１８０とＡＨＤＬ１８１およびＦＣＬＫｌ８２
をそのまま次段ＢＯＸへ出力すると共に、タイムカウン
タ１７１での時間情報をＤＡＴＡ［１５：０］信号１８
０の信号線に載せて、次段ＢＯＸ経由でホストマシーン
１へ転送する。時間情報をＤＡＴＡ［１５：０］信号１
８０の信号線に載せる場合は、制御コードラッチ信号１
８５でラッチされた制御コードに基づいて、ビデオ信号
および他の時間情報がＤＡＴＡ［１５：０］信号１８０
の信号線に無いタイミングを識別して、タイムカウンタ
１７１の時間情報１８８とＢＯＸ固有のＩＤ情報１８７
をＤＡＴＡ［１５：０］信号の信号線に載せる。
０］信号１８０とＡＨＤＬ１８１およびＦＣＬＫｌ８２
をそのまま次段ＢＯＸへ出力すると共に、タイムカウン
タ１７１での時間情報をＤＡＴＡ［１５：０］信号１８
０の信号線に載せて、次段ＢＯＸ経由でホストマシーン
１へ転送する。時間情報をＤＡＴＡ［１５：０］信号１
８０の信号線に載せる場合は、制御コードラッチ信号１
８５でラッチされた制御コードに基づいて、ビデオ信号
および他の時間情報がＤＡＴＡ［１５：０］信号１８０
の信号線に無いタイミングを識別して、タイムカウンタ
１７１の時間情報１８８とＢＯＸ固有のＩＤ情報１８７
をＤＡＴＡ［１５：０］信号の信号線に載せる。
【００３４】この様にして、次段ＢＯＸへ伝送されるデ
ータは、画像情報と時間情報が含まれるものとなり、最
終的にホストコンピュータ１に伝送される。ホストコン
ピュータ１は、その時間情報に基づいてどの視聴者のス
イッチが一番早く押されたかを判断する。
ータは、画像情報と時間情報が含まれるものとなり、最
終的にホストコンピュータ１に伝送される。ホストコン
ピュータ１は、その時間情報に基づいてどの視聴者のス
イッチが一番早く押されたかを判断する。
【００３５】これまで述べたのがＢＯＸ１００を中心と
した１段の表示制御システムの動作であり、同様のＢＯ
Ｘ２００、ＢＯＸ３００およびＢＯＸ４００を図１に示
したシステム構成例のようにディジーチェーンで接続す
れば、ＦＬＣＤ１０〜１３によるマルチディスプレイシ
ステムが構成されるようになる。
した１段の表示制御システムの動作であり、同様のＢＯ
Ｘ２００、ＢＯＸ３００およびＢＯＸ４００を図１に示
したシステム構成例のようにディジーチェーンで接続す
れば、ＦＬＣＤ１０〜１３によるマルチディスプレイシ
ステムが構成されるようになる。
【００３６】
【発明の効果】以上説明したように、本発明により、構
成がシンプルで安価なビデオ信号分配器を接続する事に
より、各表示装置間での表示時間のずれが、ホスト装置
における情報処理に影響しないマルチディスプレイシス
テムが容易に構成できるようになる。しかも本発明のシ
ステムを商品のオークションに適用すれば、各視聴者の
目前にあるＦＬＣＤに商品が表示されてから、商品を競
り落とすことを決定するスイッチが押されるまでの時間
を正確に測定することが可能となり、厳密なオークショ
ンが可能となる。
成がシンプルで安価なビデオ信号分配器を接続する事に
より、各表示装置間での表示時間のずれが、ホスト装置
における情報処理に影響しないマルチディスプレイシス
テムが容易に構成できるようになる。しかも本発明のシ
ステムを商品のオークションに適用すれば、各視聴者の
目前にあるＦＬＣＤに商品が表示されてから、商品を競
り落とすことを決定するスイッチが押されるまでの時間
を正確に測定することが可能となり、厳密なオークショ
ンが可能となる。
【図１】 本発明の一実施例のシステム全体における機
器接続を示す図である。
器接続を示す図である。
【図２】 従来の画像表示システム全体における機器接
続を示す図である。
続を示す図である。
【図３】 従来の画像表示システムにおける１６ｂｉｔ
画像データの配列イメージを示す図である。
画像データの配列イメージを示す図である。
【図４】 従来の画像表示システムにおける画像データ
およびアドレスデータのフォーマットを示す図である。
およびアドレスデータのフォーマットを示す図である。
【図５】 本発明の一実施例のシステムにおけるホスト
コンピュータから出力される信号シーケンスを示す図で
ある。
コンピュータから出力される信号シーケンスを示す図で
ある。
【図６】 本発明の一実施例のシステムにおける制御コ
ードのビットアサインを示す図である。
ードのビットアサインを示す図である。
【図７】 本発明の一実施例のシステムにおける分岐転
送ユニットの構成例を示す図である。
送ユニットの構成例を示す図である。
【図８】 本発明の一実施例のシステムにおけるタイマ
モジュールの構成例を示す図である。
モジュールの構成例を示す図である。
【図９】 本発明の一実施例のシステムにおける分岐転
送ユニット内の論理信号シーケンスを示す図である。
送ユニット内の論理信号シーケンスを示す図である。
１：ホストコンピュータ、２，３，４，５，１００，２
００，３００，４００：分岐伝送ユニット、１０，１
１，１２，１３：ＦＬＣＤ、２０，２１，２２，２３：
スイッチ、１１０：差動レシーバ、１２０：差動ドライ
バ、１３０，１３１，１３２，１３３，１３４，１３
５：Ｄ−Ｆ／Ｆ、１４０：コンパレータ、１５０：セレ
クタ、１６０，１６２：ＡＮＤ回路、１６１：排他的Ｏ
Ｒ回路、１７０：タイマモジュール、１７１：タイムカ
ウンタ、１７２：データ処理部、１８０：ＤＡＴＡ［１
５：０］信号、１８１：ＡＨＤＬ、１８２：ＦＣＬＫ、
１８３：ＤＡＴＡ［１５：１２］分岐信号、１８４：Ａ
ＨＤＬ’信号、１８５：制御コードラッチ信号、１８
６：ユニットＩＤ信号、１８７：ＢＯＸ固有のＩＤ信
号、１８８：時間情報信号、１８９：スイッチ信号、９
００，９０１，９０２，９０３，９０４，９１０，９１
１，９１２，９１３：伝送ケーブル、９２０，９２１，
９２２，９２３：表示選択信号伝送ケーブル。
００，３００，４００：分岐伝送ユニット、１０，１
１，１２，１３：ＦＬＣＤ、２０，２１，２２，２３：
スイッチ、１１０：差動レシーバ、１２０：差動ドライ
バ、１３０，１３１，１３２，１３３，１３４，１３
５：Ｄ−Ｆ／Ｆ、１４０：コンパレータ、１５０：セレ
クタ、１６０，１６２：ＡＮＤ回路、１６１：排他的Ｏ
Ｒ回路、１７０：タイマモジュール、１７１：タイムカ
ウンタ、１７２：データ処理部、１８０：ＤＡＴＡ［１
５：０］信号、１８１：ＡＨＤＬ、１８２：ＦＣＬＫ、
１８３：ＤＡＴＡ［１５：１２］分岐信号、１８４：Ａ
ＨＤＬ’信号、１８５：制御コードラッチ信号、１８
６：ユニットＩＤ信号、１８７：ＢＯＸ固有のＩＤ信
号、１８８：時間情報信号、１８９：スイッチ信号、９
００，９０１，９０２，９０３，９０４，９１０，９１
１，９１２，９１３：伝送ケーブル、９２０，９２１，
９２２，９２３：表示選択信号伝送ケーブル。
Claims (6)
- 【請求項１】 ビデオ信号を出力するホスト装置と、前
記ビデオ信号に基づいて画像を表示する複数台の表示装
置と、各表示装置に接続され前記ビデオ信号に基づく画
像の表示状態を前記表示装置毎に制御するための表示制
御装置と、前記表示装置の視聴者が表示される画像に応
じて情報を入力するための入力装置とを具備するマルチ
ディスプレイシステムにおいて、 前記表示制御装置が前記画像を表示した時間と前記入力
装置により情報を入力した時間との時間情報を生成する
手段および前記時間情報を前記ホスト装置へ送信する手
段を有することを特徴とするマルチディスプレイシステ
ム。 - 【請求項２】 前記時間情報を生成する手段が、所定の
画像の表示開始から前記入力装置により情報が入力され
るまでの時間を計測するものであることを特徴とする請
求項１記載のマルチディスプレイシステム。 - 【請求項３】 前記ホスト装置から送信されるビデオ信
号に前記時間情報の計測開始、終了または中断を通知す
るための制御コードを付加し、この制御コードに応じて
前記表示制御装置が前記時間情報の計測を行うことを特
徴とする請求項１または２記載のマルチディスプレイシ
ステム。 - 【請求項４】 前記複数台の表示装置の各々を識別する
ための識別番号を前記時間情報と共に前記ホスト装置へ
送信し、前記複数台の表示装置から送信された各時間情
報を前記ホスト装置が比較することを特徴とする請求項
１〜３記載のマルチディスプレイシステム。 - 【請求項５】 前記表示制御装置が前記ホストマシーン
にディジーチェーン接続またはスター接続されているこ
とを特徴とする請求項１〜４記載のマルチディスプレイ
システム。 - 【請求項６】 前記表示装置が強誘電性液晶を用いた液
晶表示装置であることを特徴とする請求項１〜５記載の
マルチディスプレイシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11095454A JP2000293147A (ja) | 1999-04-01 | 1999-04-01 | マルチディスプレイシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11095454A JP2000293147A (ja) | 1999-04-01 | 1999-04-01 | マルチディスプレイシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000293147A true JP2000293147A (ja) | 2000-10-20 |
Family
ID=14138147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11095454A Pending JP2000293147A (ja) | 1999-04-01 | 1999-04-01 | マルチディスプレイシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000293147A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111405201A (zh) * | 2020-04-13 | 2020-07-10 | 北京小鸟科技股份有限公司 | 多时间处理及显示系统、处理装置、显示设备 |
-
1999
- 1999-04-01 JP JP11095454A patent/JP2000293147A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111405201A (zh) * | 2020-04-13 | 2020-07-10 | 北京小鸟科技股份有限公司 | 多时间处理及显示系统、处理装置、显示设备 |
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