JP2000253648A - Ｄｃ−ｄｃコンバータ回路 - Google Patents
Ｄｃ−ｄｃコンバータ回路Info
- Publication number
- JP2000253648A JP2000253648A JP11054671A JP5467199A JP2000253648A JP 2000253648 A JP2000253648 A JP 2000253648A JP 11054671 A JP11054671 A JP 11054671A JP 5467199 A JP5467199 A JP 5467199A JP 2000253648 A JP2000253648 A JP 2000253648A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- control means
- circuit
- pulse signal
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 ＤＣ−ＤＣコンバータを内蔵するＩＣを複数
個用いる際において、消費電力を低減するとともに昇圧
電圧の電圧変動を抑える。 【解決手段】 ＤＣ−ＤＣコンバータを内蔵するＩＣを
２個使用する際において、コントロール回路３から出力
されるクロック信号Ｆｏｓｃ１をコントロール回路６で
半周期遅延させることにより、ＤＣ−ＤＣコンバータ４
に対してＤＣ−ＤＣコンバータ７を相補的に動作させ
る。これにより、出力に出現するリプルを打ち消しあ
い、昇圧電圧ＶＬＣＤの電圧変動を抑制させる。
個用いる際において、消費電力を低減するとともに昇圧
電圧の電圧変動を抑える。 【解決手段】 ＤＣ−ＤＣコンバータを内蔵するＩＣを
２個使用する際において、コントロール回路３から出力
されるクロック信号Ｆｏｓｃ１をコントロール回路６で
半周期遅延させることにより、ＤＣ−ＤＣコンバータ４
に対してＤＣ−ＤＣコンバータ７を相補的に動作させ
る。これにより、出力に出現するリプルを打ち消しあ
い、昇圧電圧ＶＬＣＤの電圧変動を抑制させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＣ−ＤＣコンバ
ータ回路に関し、特に、ＤＣ−ＤＣコンバータ内蔵ＩＣ
を複数個用いる場合に、消費電力を低減するとともに昇
圧電圧の電圧変動を抑えるようにしたＤＣ−ＤＣコンバ
ータ回路に関する。
ータ回路に関し、特に、ＤＣ−ＤＣコンバータ内蔵ＩＣ
を複数個用いる場合に、消費電力を低減するとともに昇
圧電圧の電圧変動を抑えるようにしたＤＣ−ＤＣコンバ
ータ回路に関する。
【０００２】
【従来の技術】従来、ＤＣ−ＤＣコンバータ回路を内蔵
したＩＣを複数個用いる際、消費電力の削減を目的とし
て、スレイブＩＣ内蔵のＤＣ−ＤＣコンバータを停止さ
せて使用している。
したＩＣを複数個用いる際、消費電力の削減を目的とし
て、スレイブＩＣ内蔵のＤＣ−ＤＣコンバータを停止さ
せて使用している。
【０００３】このようなＤＣ−ＤＣコンバータ回路を内
蔵したＩＣの一例として、ＬＣＤ駆動用のＩＣが挙げら
れる。このＬＣＤ駆動用ＩＣは、内部の昇圧回路によっ
て昇圧電圧ＶＬＣＤを生成する。そして、この昇圧電圧
ＶＬＣＤを分割して、ＬＣＤを駆動するレベル電圧を得
る。
蔵したＩＣの一例として、ＬＣＤ駆動用のＩＣが挙げら
れる。このＬＣＤ駆動用ＩＣは、内部の昇圧回路によっ
て昇圧電圧ＶＬＣＤを生成する。そして、この昇圧電圧
ＶＬＣＤを分割して、ＬＣＤを駆動するレベル電圧を得
る。
【０００４】ここで、チャージポンプ型ＤＣ−ＤＣ回路
の基本的な動作を説明するために、図５（ａ）を参照す
る。図において、Ｓ１〜Ｓ４はスイッチ、Ｃ１はポンプ
・キャパシタ、Ｃ２は平滑キャパシタである。
の基本的な動作を説明するために、図５（ａ）を参照す
る。図において、Ｓ１〜Ｓ４はスイッチ、Ｃ１はポンプ
・キャパシタ、Ｃ２は平滑キャパシタである。
【０００５】図５（ｂ）は、図５（ａ）におけるスイッ
チＳ２とスイッチＳ３がＯＮの場合で、スイッチＳ１と
スイッチＳ４がＯＦＦの場合の概略図である。このと
き、ポンプ・キャパシタＣ１は、充電される。
チＳ２とスイッチＳ３がＯＮの場合で、スイッチＳ１と
スイッチＳ４がＯＦＦの場合の概略図である。このと
き、ポンプ・キャパシタＣ１は、充電される。
【０００６】図５（ｃ）は、図５（ａ）におけるスイッ
チＳ１とスイッチＳ４がＯＮの場合で、スイッチＳ２と
スイッチＳ３がＯＦＦの場合の概略図である。このと
き、ポンプ・キャパシタＣ１は電荷を放出し、平滑キャ
パシタＣ２には電荷が充電される。
チＳ１とスイッチＳ４がＯＮの場合で、スイッチＳ２と
スイッチＳ３がＯＦＦの場合の概略図である。このと
き、ポンプ・キャパシタＣ１は電荷を放出し、平滑キャ
パシタＣ２には電荷が充電される。
【０００７】この図５（ｂ）と図５（ｃ）の２パターン
をくり返し、平滑コンデンサＣ２には、電源ＶＤＤの２
倍の電圧が出現する。こうして、Ｖｏｕｔには電源ＶＤ
Ｄを２倍に昇圧された電圧が出力される。
をくり返し、平滑コンデンサＣ２には、電源ＶＤＤの２
倍の電圧が出現する。こうして、Ｖｏｕｔには電源ＶＤ
Ｄを２倍に昇圧された電圧が出力される。
【０００８】図５（ｄ）は、スイッチＳ１〜スイッチＳ
４を外部からのクロック信号に同期した出力Ｖｏｕｔの
波形を示す。このように、Ｖｏｕｔはリプル成分を含む
波形となる。
４を外部からのクロック信号に同期した出力Ｖｏｕｔの
波形を示す。このように、Ｖｏｕｔはリプル成分を含む
波形となる。
【０００９】図６は、従来のＤＣ−ＤＣコンバータ内蔵
ＩＣを複数個用いたＤＣ−ＤＣコンバータ回路のブロッ
ク図である。図に示すように、各ＩＣは、コントロール
回路３，６、ＤＣ−ＤＣコンバータ４，７、レベル出力
回路５，８から構成される。マスターＩＣ１に内蔵され
るコントロール回路３は、クロック信号Ｆｏｓｃを出力
しＤＣ−ＤＣコンバータ４を動作させる。ＤＣ−ＤＣコ
ンバータ４は、昇圧電圧ＶＬＣＤを出力する。レベル出
力回路５は、昇圧電圧ＶＬＣＤを分割しレベル電圧を生
成する。スレイブＩＣ２に内蔵されるコントロール回路
６は、信号ＳＴＯＰを出力しＤＣ−ＤＣコンバータ７を
停止させる。レベル出力回路８は、ＤＣ−ＤＣコンバー
タ４により生成された昇圧電圧ＶＬＣＤを分割しレベル
電圧を得る。
ＩＣを複数個用いたＤＣ−ＤＣコンバータ回路のブロッ
ク図である。図に示すように、各ＩＣは、コントロール
回路３，６、ＤＣ−ＤＣコンバータ４，７、レベル出力
回路５，８から構成される。マスターＩＣ１に内蔵され
るコントロール回路３は、クロック信号Ｆｏｓｃを出力
しＤＣ−ＤＣコンバータ４を動作させる。ＤＣ−ＤＣコ
ンバータ４は、昇圧電圧ＶＬＣＤを出力する。レベル出
力回路５は、昇圧電圧ＶＬＣＤを分割しレベル電圧を生
成する。スレイブＩＣ２に内蔵されるコントロール回路
６は、信号ＳＴＯＰを出力しＤＣ−ＤＣコンバータ７を
停止させる。レベル出力回路８は、ＤＣ−ＤＣコンバー
タ４により生成された昇圧電圧ＶＬＣＤを分割しレベル
電圧を得る。
【００１０】以下、この回路の動作を説明する。まず、
マスターＩＣ１に内蔵されるコントロール回路３に外部
からマスター信号が入力され、スレイブＩＣ内蔵のコン
トロール回路６には、スレイブ信号が入力される。これ
を受けコントロール回路６は、停止信号ＳＴＯＰをＤＣ
−ＤＣコンバータ回路７に送り、ＤＣ−ＤＣコンバータ
７を停止させる。一方、コントロール回路３は、出力ク
ロック信号ＦｏｓｃをＤＣ−ＤＣコンバータ４に送り、
ＤＣ−ＤＣコンバータ４を駆動させる。ＤＣ−ＤＣコン
バータ４は、昇圧電圧ＶＬＣＤを出力する。レベル出力
回路４では、この昇圧電圧ＶＬＣＤを分割し、レベル電
圧を生成し出力する。また、マスターＩＣ１で作られた
昇圧電圧ＶＬＣＤはスレイブＩＣ２に供給され、レベル
回路８で昇圧電圧ＶＬＣＤを分割し、レベル電圧を得
る。
マスターＩＣ１に内蔵されるコントロール回路３に外部
からマスター信号が入力され、スレイブＩＣ内蔵のコン
トロール回路６には、スレイブ信号が入力される。これ
を受けコントロール回路６は、停止信号ＳＴＯＰをＤＣ
−ＤＣコンバータ回路７に送り、ＤＣ−ＤＣコンバータ
７を停止させる。一方、コントロール回路３は、出力ク
ロック信号ＦｏｓｃをＤＣ−ＤＣコンバータ４に送り、
ＤＣ−ＤＣコンバータ４を駆動させる。ＤＣ−ＤＣコン
バータ４は、昇圧電圧ＶＬＣＤを出力する。レベル出力
回路４では、この昇圧電圧ＶＬＣＤを分割し、レベル電
圧を生成し出力する。また、マスターＩＣ１で作られた
昇圧電圧ＶＬＣＤはスレイブＩＣ２に供給され、レベル
回路８で昇圧電圧ＶＬＣＤを分割し、レベル電圧を得
る。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
ＤＣ−ＤＣコンバータ回路によると、マスターとするＩ
Ｃ内蔵のＤＣ−ＤＣコンバータによって、マスターとす
るＩＣ内蔵のレベル出力回路だけでなく、スレイブとす
るＩＣ内蔵のレベル出力回路も駆動することとなり、消
費電力も増大する。このため、昇圧電圧の電圧変動も増
大するという問題がある。
ＤＣ−ＤＣコンバータ回路によると、マスターとするＩ
Ｃ内蔵のＤＣ−ＤＣコンバータによって、マスターとす
るＩＣ内蔵のレベル出力回路だけでなく、スレイブとす
るＩＣ内蔵のレベル出力回路も駆動することとなり、消
費電力も増大する。このため、昇圧電圧の電圧変動も増
大するという問題がある。
【００１２】従って、本発明の目的は、ＤＣ−ＤＣコン
バータ内蔵ＩＣを複数個用いる際において、消費電力を
低減するとともに昇圧電圧の電圧変動を抑えることがで
きるＤＣ−ＤＣコンバータ回路を提供することにある。
バータ内蔵ＩＣを複数個用いる際において、消費電力を
低減するとともに昇圧電圧の電圧変動を抑えることがで
きるＤＣ−ＤＣコンバータ回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、ＤＣ−ＤＣコンバータを内蔵するＩＣを
２つ用い、ＤＣ−ＤＣコンバータから出力される昇圧電
圧を分割してレベル電圧を生成するＤＣ−ＤＣコンバー
タ回路であって、所定のクロック信号により駆動される
第１のＤＣ−ＤＣコンバータと、所定のクロック信号を
生成する第１のコントロール手段と、第１のコントロー
ル手段により生成される所定のクロック信号を入力し所
定時間遅延させる第２のコントロール手段と、第２のコ
ントロール手段において遅延されたクロック信号により
駆動される第２のＤＣ−ＤＣコンバータと、を備えたこ
とを特徴とするＤＣ−ＤＣコンバータ回路を提供するも
のである。
達成するため、ＤＣ−ＤＣコンバータを内蔵するＩＣを
２つ用い、ＤＣ−ＤＣコンバータから出力される昇圧電
圧を分割してレベル電圧を生成するＤＣ−ＤＣコンバー
タ回路であって、所定のクロック信号により駆動される
第１のＤＣ−ＤＣコンバータと、所定のクロック信号を
生成する第１のコントロール手段と、第１のコントロー
ル手段により生成される所定のクロック信号を入力し所
定時間遅延させる第２のコントロール手段と、第２のコ
ントロール手段において遅延されたクロック信号により
駆動される第２のＤＣ−ＤＣコンバータと、を備えたこ
とを特徴とするＤＣ−ＤＣコンバータ回路を提供するも
のである。
【００１４】以上の構成において、第２のＤＣ−ＤＣコ
ンバータに入力される遅延されたクロック信号は、第１
のＤＣ−ＤＣコンバータに入力される所定のクロック信
号に対し相補的に入力されることが望ましい。
ンバータに入力される遅延されたクロック信号は、第１
のＤＣ−ＤＣコンバータに入力される所定のクロック信
号に対し相補的に入力されることが望ましい。
【００１５】また、第１のＤＣ−ＤＣコンバータおよび
第２のＤＣ−ＤＣコンバータは、並列に接続されている
ことが望ましい。
第２のＤＣ−ＤＣコンバータは、並列に接続されている
ことが望ましい。
【００１６】また、本発明は、上記の目的を達成するた
め、ＤＣ−ＤＣコンバータを内蔵するＩＣをＮ個（Ｎは
３以上の整数）用い、ＤＣ−ＤＣコンバータから出力さ
れる昇圧電圧を分割してレベル電圧を生成するＤＣ−Ｄ
Ｃコンバータ回路であって、所定のパルス信号により駆
動される第１のＤＣ−ＤＣコンバータと、所定のパルス
信号を生成する第１のコントロール手段と、第１のコン
トロール手段により生成される所定のパルス信号を入力
し所定時間遅延させる第２のコントロール手段と、第２
のコントロール手段において遅延されたパルス信号によ
り駆動される第２のＤＣ−ＤＣコンバータと、第２のコ
ントロール手段により遅延されたパルス信号を入力し更
に所定時間遅延させる第Ｎのコントロール手段と、第Ｎ
のコントロール手段において遅延されたパルス信号によ
り駆動される第ＮのＤＣ−ＤＣコンバータと、を備えた
ことを特徴とするＤＣ−ＤＣコンバータ回路を提供する
ものである。
め、ＤＣ−ＤＣコンバータを内蔵するＩＣをＮ個（Ｎは
３以上の整数）用い、ＤＣ−ＤＣコンバータから出力さ
れる昇圧電圧を分割してレベル電圧を生成するＤＣ−Ｄ
Ｃコンバータ回路であって、所定のパルス信号により駆
動される第１のＤＣ−ＤＣコンバータと、所定のパルス
信号を生成する第１のコントロール手段と、第１のコン
トロール手段により生成される所定のパルス信号を入力
し所定時間遅延させる第２のコントロール手段と、第２
のコントロール手段において遅延されたパルス信号によ
り駆動される第２のＤＣ−ＤＣコンバータと、第２のコ
ントロール手段により遅延されたパルス信号を入力し更
に所定時間遅延させる第Ｎのコントロール手段と、第Ｎ
のコントロール手段において遅延されたパルス信号によ
り駆動される第ＮのＤＣ−ＤＣコンバータと、を備えた
ことを特徴とするＤＣ−ＤＣコンバータ回路を提供する
ものである。
【００１７】以上の構成において、第１のコントロール
手段で生成されるパルス信号の１周期をＴとしたとき、
第２のコントロール手段ではＴ／Ｎ、第Ｎのコントロー
ル手段では（Ｎ−１）×Ｔ／Ｎ遅延したパルス信号が生
成されることが望ましい。
手段で生成されるパルス信号の１周期をＴとしたとき、
第２のコントロール手段ではＴ／Ｎ、第Ｎのコントロー
ル手段では（Ｎ−１）×Ｔ／Ｎ遅延したパルス信号が生
成されることが望ましい。
【００１８】また、第１のＤＣ−ＤＣコンバータ，第２
のＤＣ−ＤＣコンバータおよび第ＮのＤＣ−ＤＣコンバ
ータは、並列に接続されていることが望ましい。
のＤＣ−ＤＣコンバータおよび第ＮのＤＣ−ＤＣコンバ
ータは、並列に接続されていることが望ましい。
【００１９】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を詳細に説明する。
本発明の実施の形態を詳細に説明する。
【００２０】〔第１の実施の形態〕図１は、第１の実施
の形態によるＤＣ−ＤＣコンバータ回路の構成を示すブ
ロック図である。図では、マスターとするＩＣ１とスレ
イブとするＩＣ２を使用した際のＤＣ−ＤＣコンバータ
回路を示す。
の形態によるＤＣ−ＤＣコンバータ回路の構成を示すブ
ロック図である。図では、マスターとするＩＣ１とスレ
イブとするＩＣ２を使用した際のＤＣ−ＤＣコンバータ
回路を示す。
【００２１】図に示すように、このＤＣ−ＤＣコンバー
タ回路は、外部からマスター信号を入力して１／２デュ
ーティのクロック信号Ｆｏｓｃ１を出力するコントロー
ル回路３と、クロック信号Ｆｏｓｃ１の入力により動作
しＤＣｏｕｔ１を出力するＤＣ−ＤＣコンバータ４と、
昇圧電圧ＶＬＣＤを分割しレベル電圧を出力するレベル
出力回路５と、外部からスレイブ信号を入力してクロッ
ク信号Ｆｏｓｃ１を半周期遅延させてクロック信号Ｆｏ
ｓｃ２を出力するコントロール回路６と、クロック信号
Ｆｏｓｃ２の入力により動作しＤＣｏｕｔ２を出力する
ＤＣ−ＤＣコンバータ７と、昇圧電圧ＶＬＣＤを分割し
レベル電圧を生成するレベル出力回路８と、から構成さ
れる。
タ回路は、外部からマスター信号を入力して１／２デュ
ーティのクロック信号Ｆｏｓｃ１を出力するコントロー
ル回路３と、クロック信号Ｆｏｓｃ１の入力により動作
しＤＣｏｕｔ１を出力するＤＣ−ＤＣコンバータ４と、
昇圧電圧ＶＬＣＤを分割しレベル電圧を出力するレベル
出力回路５と、外部からスレイブ信号を入力してクロッ
ク信号Ｆｏｓｃ１を半周期遅延させてクロック信号Ｆｏ
ｓｃ２を出力するコントロール回路６と、クロック信号
Ｆｏｓｃ２の入力により動作しＤＣｏｕｔ２を出力する
ＤＣ−ＤＣコンバータ７と、昇圧電圧ＶＬＣＤを分割し
レベル電圧を生成するレベル出力回路８と、から構成さ
れる。
【００２２】以上の構成において、昇圧電圧ＶＬＣＤ
は、マスターＩＣ１のＤＣ−ＤＣコンバータ４およびス
レイブＩＣ２のＤＣ−ＤＣコンバータ７を並列に接続す
ることにより得られ、レベル出力回路５およびレベル出
力回路８では、この昇圧電圧ＶＬＣＤを分割してレベル
電圧を生成出力する。なお、ＤＣ−ＤＣコンバータ４お
よびＤＣ−ＤＣコンバータ７の内部回路は、図５に示す
ように構成されているものとする。
は、マスターＩＣ１のＤＣ−ＤＣコンバータ４およびス
レイブＩＣ２のＤＣ−ＤＣコンバータ７を並列に接続す
ることにより得られ、レベル出力回路５およびレベル出
力回路８では、この昇圧電圧ＶＬＣＤを分割してレベル
電圧を生成出力する。なお、ＤＣ−ＤＣコンバータ４お
よびＤＣ−ＤＣコンバータ７の内部回路は、図５に示す
ように構成されているものとする。
【００２３】以下、図２を参照して、本実施の形態によ
るＤＣ−ＤＣコンバータ回路の動作を説明する。まず、
駆動ＩＣをマスターとするＩＣ１、スレイブとするＩＣ
２を使用する際に、マイクロコンピュータ（図示せず）
から、マスター／スレイブ信号がコントロール回路３、
コントロール回路６に入力される。
るＤＣ−ＤＣコンバータ回路の動作を説明する。まず、
駆動ＩＣをマスターとするＩＣ１、スレイブとするＩＣ
２を使用する際に、マイクロコンピュータ（図示せず）
から、マスター／スレイブ信号がコントロール回路３、
コントロール回路６に入力される。
【００２４】図２（ａ）に示すように、マスター／スレ
イブ時において、コントロール回路３は１／２デューテ
ィのクロック信号Ｆｏｓｃ１を出力する。このクロック
信号Ｆｏｓｃ１はコントロール回路６に入力される。そ
して、図２（ｂ）に示すように、コントロール回路６
は、このクロック信号Ｆｏｓｃ１を半周期遅延させたク
ロック信号Ｆｏｓｃ２を生成し出力する。結果として、
クロック信号Ｆｏｓｃ１とクロック信号Ｆｏｓｃ２は相
補的なクロック信号となる。このクロック信号Ｆｏｓｃ
１はＤＣ−ＤＣコンバータ４へ、また、クロック信号Ｆ
ｏｓｃ２はＤＣ−ＤＣコンバータ７へそれぞれ入力され
る。
イブ時において、コントロール回路３は１／２デューテ
ィのクロック信号Ｆｏｓｃ１を出力する。このクロック
信号Ｆｏｓｃ１はコントロール回路６に入力される。そ
して、図２（ｂ）に示すように、コントロール回路６
は、このクロック信号Ｆｏｓｃ１を半周期遅延させたク
ロック信号Ｆｏｓｃ２を生成し出力する。結果として、
クロック信号Ｆｏｓｃ１とクロック信号Ｆｏｓｃ２は相
補的なクロック信号となる。このクロック信号Ｆｏｓｃ
１はＤＣ−ＤＣコンバータ４へ、また、クロック信号Ｆ
ｏｓｃ２はＤＣ−ＤＣコンバータ７へそれぞれ入力され
る。
【００２５】先述のＤＣ−ＤＣコンバータの動作原理を
をふまえた上で、図１におけるＤＣ−ＤＣコンバータの
動作を説明する。ＤＣ−ＤＣコンバータ４およびＤＣ−
ＤＣコンバータ７には、それぞれＦｏｓｃ１とそれに相
補的なクロック信号Ｆｏｓｃ２が入力される。それぞれ
のクロック信号に対して、ＤＣ−ＤＣコンバータ４，７
は図２（ｃ）および図２（ｄ）に示すように、ＤＣｏｕ
ｔ１とＤＣｏｕｔ２のリプルを含んだ波形を出力する。
をふまえた上で、図１におけるＤＣ−ＤＣコンバータの
動作を説明する。ＤＣ−ＤＣコンバータ４およびＤＣ−
ＤＣコンバータ７には、それぞれＦｏｓｃ１とそれに相
補的なクロック信号Ｆｏｓｃ２が入力される。それぞれ
のクロック信号に対して、ＤＣ−ＤＣコンバータ４，７
は図２（ｃ）および図２（ｄ）に示すように、ＤＣｏｕ
ｔ１とＤＣｏｕｔ２のリプルを含んだ波形を出力する。
【００２６】しかし、前述したように、ＤＣ−ＤＣコン
バータ４とＤＣ−ＤＣコンバータ７を並列に接続し、そ
の動作を相補的にすることで、図２（ｅ）に示すように
ＤＣｏｕｔ１とＤＣｏｕｔ２のリプルを打ち消しあい、
結果として昇圧電圧ＶＬＣＤはリプルを抑制した波形と
なる。これにより、レベル出力回路５およびレベル出力
回路８では、昇圧電圧ＶＬＣＤを分割し、レベル電圧を
生成する。
バータ４とＤＣ−ＤＣコンバータ７を並列に接続し、そ
の動作を相補的にすることで、図２（ｅ）に示すように
ＤＣｏｕｔ１とＤＣｏｕｔ２のリプルを打ち消しあい、
結果として昇圧電圧ＶＬＣＤはリプルを抑制した波形と
なる。これにより、レベル出力回路５およびレベル出力
回路８では、昇圧電圧ＶＬＣＤを分割し、レベル電圧を
生成する。
【００２７】このように、ＤＣ−ＤＣコンバータを遅延
をもたせて動作させることにより、互いの昇圧電圧の電
圧変動を打ち消し合うようにしたので、ＤＣ−ＤＣコン
バータの昇圧電圧の電圧変動を抑制することができる。
また、ＤＣ−ＤＣコンバータは充電と放電の２パターン
を交互に繰り返すため、２つのＤＣ−ＤＣコンバータを
相補的に動作させることにより、どちらか一方のＤＣ−
ＤＣコンバータは放電することになり、昇圧電圧ＶＬＣ
Ｄには、常に電荷が供給されることになる。このため、
ＤＣ−ＤＣコンバータの動作周波数を半分にすることが
できる。
をもたせて動作させることにより、互いの昇圧電圧の電
圧変動を打ち消し合うようにしたので、ＤＣ−ＤＣコン
バータの昇圧電圧の電圧変動を抑制することができる。
また、ＤＣ−ＤＣコンバータは充電と放電の２パターン
を交互に繰り返すため、２つのＤＣ−ＤＣコンバータを
相補的に動作させることにより、どちらか一方のＤＣ−
ＤＣコンバータは放電することになり、昇圧電圧ＶＬＣ
Ｄには、常に電荷が供給されることになる。このため、
ＤＣ−ＤＣコンバータの動作周波数を半分にすることが
できる。
【００２８】〔第２の実施の形態〕図３は、第２の実施
の形態によるＤＣ−ＤＣコンバータ回路の構成を示すブ
ロック図である。図では、ＤＣ−ＤＣコンバータ内蔵Ｉ
Ｃを３個以上（Ｎ個のチップ：Ｎは３以上）使用する際
のＤＣ−ＤＣコンバータ回路を示す。
の形態によるＤＣ−ＤＣコンバータ回路の構成を示すブ
ロック図である。図では、ＤＣ−ＤＣコンバータ内蔵Ｉ
Ｃを３個以上（Ｎ個のチップ：Ｎは３以上）使用する際
のＤＣ−ＤＣコンバータ回路を示す。
【００２９】図１と同一の内容には同一の符号を付した
ので重複する説明は省略するが、この実施の形態におい
ては、外部からの信号により、各チップは、マスターと
するＩＣ１から順に、スレイブとなるＩＣ２、・・・、
Ｎ番目のスレイブとなるＩＣ９まで振り分けられる。図
において、１０はコントロール回路、１１はＤＣ−ＤＣ
コンバータ、１２はレベル出力回路である。
ので重複する説明は省略するが、この実施の形態におい
ては、外部からの信号により、各チップは、マスターと
するＩＣ１から順に、スレイブとなるＩＣ２、・・・、
Ｎ番目のスレイブとなるＩＣ９まで振り分けられる。図
において、１０はコントロール回路、１１はＤＣ−ＤＣ
コンバータ、１２はレベル出力回路である。
【００３０】以下、図４を参照して、本実施の形態によ
るＤＣ−ＤＣコンバータ回路の動作を説明する。図４
（ａ）に示すように、マスターとなるＩＣ９のコントロ
ール回路３は、１／Ｎデュ−ティのパルス信号Ｆｏｓｃ
１を生成し、スレイブとなるＩＣ２のコントロール回路
６へ送る。ここで、パルス信号Ｆｏｓｃ１の１周期をＴ
とすると、コントロール回路６は、図４（ｂ）に示すよ
うに、Ｆｏｓｃ１をＴ／Ｎだけ遅延させたパルス信号Ｆ
ｏｓｃ２を生成し、次のコントロール回路に送る。この
ようにして、Ｎ番目のスレイブとなるＩＣ９のコントロ
ール回路１０では、図４（ｃ）に示すように、Ｆｏｓｃ
１から（Ｎ−１／Ｎ）×Ｔ遅延したパルス信号Ｆｏｓｃ
Ｎを生成し出力する。
るＤＣ−ＤＣコンバータ回路の動作を説明する。図４
（ａ）に示すように、マスターとなるＩＣ９のコントロ
ール回路３は、１／Ｎデュ−ティのパルス信号Ｆｏｓｃ
１を生成し、スレイブとなるＩＣ２のコントロール回路
６へ送る。ここで、パルス信号Ｆｏｓｃ１の１周期をＴ
とすると、コントロール回路６は、図４（ｂ）に示すよ
うに、Ｆｏｓｃ１をＴ／Ｎだけ遅延させたパルス信号Ｆ
ｏｓｃ２を生成し、次のコントロール回路に送る。この
ようにして、Ｎ番目のスレイブとなるＩＣ９のコントロ
ール回路１０では、図４（ｃ）に示すように、Ｆｏｓｃ
１から（Ｎ−１／Ｎ）×Ｔ遅延したパルス信号Ｆｏｓｃ
Ｎを生成し出力する。
【００３１】ＤＣ−ＤＣコンバータ４，ＤＣ−ＤＣコン
バータ７，ＤＣ−ＤＣコンバータ１１の出力波形は、図
４（ｄ），（ｅ），（ｆ）に示すように、ＤＣｏｕｔ
１、ＤＣｏｕｔ２，ＤＣｏｕｔＮのような波形になる。
ＤＣｏｕｔ２の波形は、ＤＣｏｕｔ１に対してＴ／Ｎ遅
延した波形であり、順次Ｔ／Ｎの遅延をもたせることに
より、ＤＣｏｕｔＮは、ＤＣｏｕｔ１から、（Ｎ−１／
Ｎ）×Ｔだけ遅延した波形となる。
バータ７，ＤＣ−ＤＣコンバータ１１の出力波形は、図
４（ｄ），（ｅ），（ｆ）に示すように、ＤＣｏｕｔ
１、ＤＣｏｕｔ２，ＤＣｏｕｔＮのような波形になる。
ＤＣｏｕｔ２の波形は、ＤＣｏｕｔ１に対してＴ／Ｎ遅
延した波形であり、順次Ｔ／Ｎの遅延をもたせることに
より、ＤＣｏｕｔＮは、ＤＣｏｕｔ１から、（Ｎ−１／
Ｎ）×Ｔだけ遅延した波形となる。
【００３２】このように、Ｎ個のＤＣ−ＤＣコンバータ
を並列に接続することにより、ＤＣｏｕｔ１〜Ｎは、互
いにリプルを打ち消し合うため、図４（ｇ）に示すよう
に、結果として昇圧電圧ＶＬＣＤは、リプルを抑制した
電圧を得ることができる。
を並列に接続することにより、ＤＣｏｕｔ１〜Ｎは、互
いにリプルを打ち消し合うため、図４（ｇ）に示すよう
に、結果として昇圧電圧ＶＬＣＤは、リプルを抑制した
電圧を得ることができる。
【００３３】更に、各ＤＣ−ＤＣコンバータの充放電時
間の割合を１：Ｎ−１にすれば昇圧効率を高めることが
できるので、より昇圧電圧の電圧変動が発生しにくい昇
圧回路になる。
間の割合を１：Ｎ−１にすれば昇圧効率を高めることが
できるので、より昇圧電圧の電圧変動が発生しにくい昇
圧回路になる。
【００３４】なお、上記各実施の形態において、ＤＣ−
ＤＣコンバータは図５に示したように構成されている。
このため、ＤＣ−ＤＣコンバータの出力は平滑キャパシ
タＣ２に蓄えられることになる。従って、ＤＣ−ＤＣコ
ンバータの出力を接続することは、平滑コンデンサＣ２
を並列に接続することになる。このため、ＤＣ−ＤＣコ
ンバータの出力同士を加算または合成する加算回路ある
いは合成回路等を設ける必要がない。
ＤＣコンバータは図５に示したように構成されている。
このため、ＤＣ−ＤＣコンバータの出力は平滑キャパシ
タＣ２に蓄えられることになる。従って、ＤＣ−ＤＣコ
ンバータの出力を接続することは、平滑コンデンサＣ２
を並列に接続することになる。このため、ＤＣ−ＤＣコ
ンバータの出力同士を加算または合成する加算回路ある
いは合成回路等を設ける必要がない。
【００３５】
【発明の効果】以上説明したとおり、本発明のＤＣ−Ｄ
Ｃコンバータ回路によれば、ＤＣ−ＤＣコンバータを内
蔵するＩＣを２つ用い、ＤＣ−ＤＣコンバータから出力
される昇圧電圧を分割してレベル電圧を生成するＤＣ−
ＤＣコンバータ回路であって、所定のクロック信号によ
り駆動される第１のＤＣ−ＤＣコンバータと、所定のク
ロック信号を生成する第１のコントロール手段と、第１
のコントロール手段により生成される所定のクロック信
号を入力し所定時間遅延させる第２のコントロール手段
と、第２のコントロール手段において遅延されたクロッ
ク信号により駆動される第２のＤＣ−ＤＣコンバータ
と、を備えるようにしたので、また、ＤＣ−ＤＣコンバ
ータを内蔵するＩＣをＮ個（Ｎは３以上の整数）用い、
ＤＣ−ＤＣコンバータから出力される昇圧電圧を分割し
てレベル電圧を生成するＤＣ−ＤＣコンバータ回路であ
って、所定のパルス信号により駆動される第１のＤＣ−
ＤＣコンバータと、所定のパルス信号を生成する第１の
コントロール手段と、第１のコントロール手段により生
成される所定のパルス信号を入力し所定時間遅延させる
第２のコントロール手段と、第２のコントロール手段に
おいて遅延されたパルス信号により駆動される第２のＤ
Ｃ−ＤＣコンバータと、第２のコントロール手段により
遅延されたパルス信号を入力し更に所定時間遅延させる
第Ｎのコントロール手段と、第Ｎのコントロール手段に
おいて遅延されたパルス信号により駆動される第ＮのＤ
Ｃ−ＤＣコンバータと、を備えるようにしたので、ＤＣ
−ＤＣコンバータ内蔵ＩＣを複数個用いる際における消
費電力を低減するとともに昇圧電圧の電圧変動を抑える
ことができる。
Ｃコンバータ回路によれば、ＤＣ−ＤＣコンバータを内
蔵するＩＣを２つ用い、ＤＣ−ＤＣコンバータから出力
される昇圧電圧を分割してレベル電圧を生成するＤＣ−
ＤＣコンバータ回路であって、所定のクロック信号によ
り駆動される第１のＤＣ−ＤＣコンバータと、所定のク
ロック信号を生成する第１のコントロール手段と、第１
のコントロール手段により生成される所定のクロック信
号を入力し所定時間遅延させる第２のコントロール手段
と、第２のコントロール手段において遅延されたクロッ
ク信号により駆動される第２のＤＣ−ＤＣコンバータ
と、を備えるようにしたので、また、ＤＣ−ＤＣコンバ
ータを内蔵するＩＣをＮ個（Ｎは３以上の整数）用い、
ＤＣ−ＤＣコンバータから出力される昇圧電圧を分割し
てレベル電圧を生成するＤＣ−ＤＣコンバータ回路であ
って、所定のパルス信号により駆動される第１のＤＣ−
ＤＣコンバータと、所定のパルス信号を生成する第１の
コントロール手段と、第１のコントロール手段により生
成される所定のパルス信号を入力し所定時間遅延させる
第２のコントロール手段と、第２のコントロール手段に
おいて遅延されたパルス信号により駆動される第２のＤ
Ｃ−ＤＣコンバータと、第２のコントロール手段により
遅延されたパルス信号を入力し更に所定時間遅延させる
第Ｎのコントロール手段と、第Ｎのコントロール手段に
おいて遅延されたパルス信号により駆動される第ＮのＤ
Ｃ−ＤＣコンバータと、を備えるようにしたので、ＤＣ
−ＤＣコンバータ内蔵ＩＣを複数個用いる際における消
費電力を低減するとともに昇圧電圧の電圧変動を抑える
ことができる。
【図１】第１の実施の形態のＤＣ−ＤＣコンバータ回路
の構成を示すのブロック図である。
の構成を示すのブロック図である。
【図２】第１の実施の形態のＤＣ−ＤＣコンバータ回路
の動作を説明するための図である。
の動作を説明するための図である。
【図３】第２の実施の形態のＤＣ−ＤＣコンバータ回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】第２の実施の形態のＤＣ−ＤＣコンバータ回路
の動作を説明するための図である。
の動作を説明するための図である。
【図５】チャージポンプ型ＤＣ−ＤＣコンバータの回路
構成例を示す図である。
構成例を示す図である。
【図６】従来のＤＣ−ＤＣコンバータ回路の構成を示す
ブロック図である。
ブロック図である。
１ マスターＩＣ ２，９ スレイブＩＣ ３，６，１０ コントロール回路 ４，７，１１ ＤＣ−ＤＣコンバータ ５，８，１２ レベル出力回路
Claims (6)
- 【請求項１】 ＤＣ−ＤＣコンバータを内蔵するＩＣを
２つ用い、前記ＤＣ−ＤＣコンバータから出力される昇
圧電圧を分割してレベル電圧を生成するＤＣ−ＤＣコン
バータ回路であって、 所定のクロック信号により駆動される第１のＤＣ−ＤＣ
コンバータと、 前記所定のクロック信号を生成する第１のコントロール
手段と、 前記第１のコントロール手段により生成される前記所定
のクロック信号を入力し所定時間遅延させる第２のコン
トロール手段と、 前記第２のコントロール手段において遅延されたクロッ
ク信号により駆動される第２のＤＣ−ＤＣコンバータ
と、 を備えたことを特徴とするＤＣ−ＤＣコンバータ回路。 - 【請求項２】 前記第２のＤＣ−ＤＣコンバータに入力
される前記遅延されたクロック信号は、前記第１のＤＣ
−ＤＣコンバータに入力される前記所定のクロック信号
に対し相補的に入力されることを特徴とする請求項１に
記載のＤＣ−ＤＣコンバータ回路。 - 【請求項３】 前記第１のＤＣ−ＤＣコンバータおよび
前記第２のＤＣ−ＤＣコンバータは、並列に接続されて
いることを特徴とする請求項１または２に記載のＤＣ−
ＤＣコンバータ回路。 - 【請求項４】 ＤＣ−ＤＣコンバータを内蔵するＩＣを
Ｎ個（Ｎは３以上の整数）用い、前記ＤＣ−ＤＣコンバ
ータから出力される昇圧電圧を分割してレベル電圧を生
成するＤＣ−ＤＣコンバータ回路であって、 所定のパルス信号により駆動される第１のＤＣ−ＤＣコ
ンバータと、 前記所定のパルス信号を生成する第１のコントロール手
段と、 前記第１のコントロール手段により生成される前記所定
のパルス信号を入力し所定時間遅延させる第２のコント
ロール手段と、 前記第２のコントロール手段において遅延されたパルス
信号により駆動される第２のＤＣ−ＤＣコンバータと、 前記第２のコントロール手段により遅延されたパルス信
号を入力し更に所定時間遅延させる第Ｎのコントロール
手段と、 前記第Ｎのコントロール手段において遅延されたパルス
信号により駆動される第ＮのＤＣ−ＤＣコンバータと、 を備えたことを特徴とするＤＣ−ＤＣコンバータ回路。 - 【請求項５】 前記第１のコントロール手段で生成され
るパルス信号の１周期をＴとしたとき、前記第２のコン
トロール手段ではＴ／Ｎ、前記第Ｎのコントロール手段
では（Ｎ−１）×Ｔ／Ｎ遅延したパルス信号が生成され
ることを特徴とする請求項４に記載のＤＣ−ＤＣコンバ
ータ回路。 - 【請求項６】 前記第１のＤＣ−ＤＣコンバータ，前記
第２のＤＣ−ＤＣコンバータおよび前記第ＮのＤＣ−Ｄ
Ｃコンバータは、並列に接続されていることを特徴とす
る請求項４または５に記載のＤＣ−ＤＣコンバータ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11054671A JP2000253648A (ja) | 1999-03-02 | 1999-03-02 | Ｄｃ−ｄｃコンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11054671A JP2000253648A (ja) | 1999-03-02 | 1999-03-02 | Ｄｃ−ｄｃコンバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000253648A true JP2000253648A (ja) | 2000-09-14 |
Family
ID=12977255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11054671A Pending JP2000253648A (ja) | 1999-03-02 | 1999-03-02 | Ｄｃ−ｄｃコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000253648A (ja) |
Cited By (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008512982A (ja) * | 2004-09-07 | 2008-04-24 | フレクストロニクス エーピー，リミテッド ライアビリティ カンパニー | 電力供給システム、力率補正システム及び力率補正方法 |
| US7978489B1 (en) | 2007-08-03 | 2011-07-12 | Flextronics Ap, Llc | Integrated power converters |
| US8040117B2 (en) | 2009-05-15 | 2011-10-18 | Flextronics Ap, Llc | Closed loop negative feedback system with low frequency modulated gain |
| US8102678B2 (en) | 2008-05-21 | 2012-01-24 | Flextronics Ap, Llc | High power factor isolated buck-type power factor correction converter |
| US8279646B1 (en) | 2007-12-14 | 2012-10-02 | Flextronics Ap, Llc | Coordinated power sequencing to limit inrush currents and ensure optimum filtering |
| US8289741B2 (en) | 2010-01-14 | 2012-10-16 | Flextronics Ap, Llc | Line switcher for power converters |
| US8441810B2 (en) | 2010-11-09 | 2013-05-14 | Flextronics Ap, Llc | Cascade power system architecture |
| US8467201B2 (en) | 2007-01-16 | 2013-06-18 | Flextronics GmbH & Co KG | Simplified primary triggering circuit for the switch in a switched-mode power supply |
| US8488340B2 (en) | 2010-08-27 | 2013-07-16 | Flextronics Ap, Llc | Power converter with boost-buck-buck configuration utilizing an intermediate power regulating circuit |
| US8520410B2 (en) | 2010-11-09 | 2013-08-27 | Flextronics Ap, Llc | Virtual parametric high side MOSFET driver |
| US8531174B2 (en) | 2008-06-12 | 2013-09-10 | Flextronics Ap, Llc | AC-DC input adapter |
| US8693213B2 (en) | 2008-05-21 | 2014-04-08 | Flextronics Ap, Llc | Resonant power factor correction converter |
| US8743565B2 (en) | 2012-07-27 | 2014-06-03 | Flextronics Ap, Llc | High power converter architecture |
| US8842450B2 (en) | 2011-04-12 | 2014-09-23 | Flextronics, Ap, Llc | Power converter using multiple phase-shifting quasi-resonant converters |
| US8891803B2 (en) | 2009-06-23 | 2014-11-18 | Flextronics Ap, Llc | Notebook power supply with integrated subwoofer |
| US8964413B2 (en) | 2010-04-22 | 2015-02-24 | Flextronics Ap, Llc | Two stage resonant converter enabling soft-switching in an isolated stage |
| US9019724B2 (en) | 2012-07-27 | 2015-04-28 | Flextronics Ap, Llc | High power converter architecture |
| US9019726B2 (en) | 2012-07-13 | 2015-04-28 | Flextronics Ap, Llc | Power converters with quasi-zero power consumption |
| US9093911B2 (en) | 2013-03-15 | 2015-07-28 | Flextronics Ap, Llc | Switching mode power converter using coded signal control |
| US9118253B2 (en) | 2012-08-15 | 2015-08-25 | Flextronics Ap, Llc | Energy conversion architecture with secondary side control delivered across transformer element |
| US9136769B2 (en) | 2012-10-10 | 2015-09-15 | Flextronics Ap, Llc | Load change detection for switched mode power supply with low no load power |
| US9184668B2 (en) | 2013-03-15 | 2015-11-10 | Flextronics Ap, Llc | Power management integrated circuit partitioning with dedicated primary side control winding |
| US9203293B2 (en) | 2012-06-11 | 2015-12-01 | Power Systems Technologies Ltd. | Method of suppressing electromagnetic interference emission |
| US9203292B2 (en) | 2012-06-11 | 2015-12-01 | Power Systems Technologies Ltd. | Electromagnetic interference emission suppressor |
| US9276460B2 (en) | 2012-05-25 | 2016-03-01 | Flextronics Ap, Llc | Power converter with noise immunity |
| US9287792B2 (en) | 2012-08-13 | 2016-03-15 | Flextronics Ap, Llc | Control method to reduce switching loss on MOSFET |
| US9323267B2 (en) | 2013-03-14 | 2016-04-26 | Flextronics Ap, Llc | Method and implementation for eliminating random pulse during power up of digital signal controller |
| US9494658B2 (en) | 2013-03-14 | 2016-11-15 | Flextronics Ap, Llc | Approach for generation of power failure warning signal to maximize useable hold-up time with AC/DC rectifiers |
| US9621053B1 (en) | 2014-08-05 | 2017-04-11 | Flextronics Ap, Llc | Peak power control technique for primary side controller operation in continuous conduction mode |
| US9660540B2 (en) | 2012-11-05 | 2017-05-23 | Flextronics Ap, Llc | Digital error signal comparator |
| US9711990B2 (en) | 2013-03-15 | 2017-07-18 | Flextronics Ap, Llc | No load detection and slew rate compensation |
-
1999
- 1999-03-02 JP JP11054671A patent/JP2000253648A/ja active Pending
Cited By (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4897686B2 (ja) * | 2004-09-07 | 2012-03-14 | フレクストロニクス エーピー，リミテッド ライアビリティ カンパニー | 電力供給装置、力率改善装置及び力率改善方法 |
| JP2008512982A (ja) * | 2004-09-07 | 2008-04-24 | フレクストロニクス エーピー，リミテッド ライアビリティ カンパニー | 電力供給システム、力率補正システム及び力率補正方法 |
| US8467201B2 (en) | 2007-01-16 | 2013-06-18 | Flextronics GmbH & Co KG | Simplified primary triggering circuit for the switch in a switched-mode power supply |
| US7978489B1 (en) | 2007-08-03 | 2011-07-12 | Flextronics Ap, Llc | Integrated power converters |
| US8279646B1 (en) | 2007-12-14 | 2012-10-02 | Flextronics Ap, Llc | Coordinated power sequencing to limit inrush currents and ensure optimum filtering |
| US8102678B2 (en) | 2008-05-21 | 2012-01-24 | Flextronics Ap, Llc | High power factor isolated buck-type power factor correction converter |
| US8693213B2 (en) | 2008-05-21 | 2014-04-08 | Flextronics Ap, Llc | Resonant power factor correction converter |
| US8531174B2 (en) | 2008-06-12 | 2013-09-10 | Flextronics Ap, Llc | AC-DC input adapter |
| US8040117B2 (en) | 2009-05-15 | 2011-10-18 | Flextronics Ap, Llc | Closed loop negative feedback system with low frequency modulated gain |
| US8891803B2 (en) | 2009-06-23 | 2014-11-18 | Flextronics Ap, Llc | Notebook power supply with integrated subwoofer |
| US8289741B2 (en) | 2010-01-14 | 2012-10-16 | Flextronics Ap, Llc | Line switcher for power converters |
| US8964413B2 (en) | 2010-04-22 | 2015-02-24 | Flextronics Ap, Llc | Two stage resonant converter enabling soft-switching in an isolated stage |
| US8488340B2 (en) | 2010-08-27 | 2013-07-16 | Flextronics Ap, Llc | Power converter with boost-buck-buck configuration utilizing an intermediate power regulating circuit |
| US8441810B2 (en) | 2010-11-09 | 2013-05-14 | Flextronics Ap, Llc | Cascade power system architecture |
| US8520410B2 (en) | 2010-11-09 | 2013-08-27 | Flextronics Ap, Llc | Virtual parametric high side MOSFET driver |
| US8842450B2 (en) | 2011-04-12 | 2014-09-23 | Flextronics, Ap, Llc | Power converter using multiple phase-shifting quasi-resonant converters |
| US9276460B2 (en) | 2012-05-25 | 2016-03-01 | Flextronics Ap, Llc | Power converter with noise immunity |
| US9203293B2 (en) | 2012-06-11 | 2015-12-01 | Power Systems Technologies Ltd. | Method of suppressing electromagnetic interference emission |
| US9203292B2 (en) | 2012-06-11 | 2015-12-01 | Power Systems Technologies Ltd. | Electromagnetic interference emission suppressor |
| US9019726B2 (en) | 2012-07-13 | 2015-04-28 | Flextronics Ap, Llc | Power converters with quasi-zero power consumption |
| US8743565B2 (en) | 2012-07-27 | 2014-06-03 | Flextronics Ap, Llc | High power converter architecture |
| US9019724B2 (en) | 2012-07-27 | 2015-04-28 | Flextronics Ap, Llc | High power converter architecture |
| US9287792B2 (en) | 2012-08-13 | 2016-03-15 | Flextronics Ap, Llc | Control method to reduce switching loss on MOSFET |
| US9312775B2 (en) | 2012-08-15 | 2016-04-12 | Flextronics Ap, Llc | Reconstruction pulse shape integrity in feedback control environment |
| US9118253B2 (en) | 2012-08-15 | 2015-08-25 | Flextronics Ap, Llc | Energy conversion architecture with secondary side control delivered across transformer element |
| US9136769B2 (en) | 2012-10-10 | 2015-09-15 | Flextronics Ap, Llc | Load change detection for switched mode power supply with low no load power |
| US9318965B2 (en) | 2012-10-10 | 2016-04-19 | Flextronics Ap, Llc | Method to control a minimum pulsewidth in a switch mode power supply |
| US9660540B2 (en) | 2012-11-05 | 2017-05-23 | Flextronics Ap, Llc | Digital error signal comparator |
| US9323267B2 (en) | 2013-03-14 | 2016-04-26 | Flextronics Ap, Llc | Method and implementation for eliminating random pulse during power up of digital signal controller |
| US9494658B2 (en) | 2013-03-14 | 2016-11-15 | Flextronics Ap, Llc | Approach for generation of power failure warning signal to maximize useable hold-up time with AC/DC rectifiers |
| US9184668B2 (en) | 2013-03-15 | 2015-11-10 | Flextronics Ap, Llc | Power management integrated circuit partitioning with dedicated primary side control winding |
| US9093911B2 (en) | 2013-03-15 | 2015-07-28 | Flextronics Ap, Llc | Switching mode power converter using coded signal control |
| US9711990B2 (en) | 2013-03-15 | 2017-07-18 | Flextronics Ap, Llc | No load detection and slew rate compensation |
| US9843212B2 (en) | 2013-03-15 | 2017-12-12 | Flextronics Ap, Llc | No load detection |
| US9621053B1 (en) | 2014-08-05 | 2017-04-11 | Flextronics Ap, Llc | Peak power control technique for primary side controller operation in continuous conduction mode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000253648A (ja) | Ｄｃ−ｄｃコンバータ回路 | |
| US4186436A (en) | Booster circuit | |
| KR101243595B1 (ko) | 다출력 전원 장치 | |
| JP3544667B2 (ja) | 交流駆動装置 | |
| CN100390853C (zh) | 高效液晶显示器驱动电压发生电路及其方法 | |
| US7274248B2 (en) | Booster circuit and semiconductor device having same | |
| JP2003219633A (ja) | 昇圧回路 | |
| JP5785814B2 (ja) | スイッチング電源の制御回路、制御方法ならびにそれを用いたスイッチング電源および電子機器 | |
| US20060033482A1 (en) | Supply of several loads by A D.C./D.C. converter | |
| KR20100133947A (ko) | 적응적-이득 스텝-업/다운 스위치드-커패시터 ｄｃ／ｄｃ 컨버터 | |
| JP2005073495A (ja) | 電圧ブースト回路及びその方法 | |
| JPH10136640A (ja) | スイッチング電圧レギュレータ回路およびスイッチング電圧レギュレータを制御する方法 | |
| JP2010183710A (ja) | 昇圧回路 | |
| JP2004173460A (ja) | Ｄｃ−ｄｃコンバータの制御方法、ｄｃ−ｄｃコンバータ、半導体集積回路装置、及び電子機器 | |
| US8541994B2 (en) | Switched-mode power supply | |
| JPH0833323A (ja) | 容量性負荷駆動用ｄｃ−ｄｃブーストコンバータ | |
| TWI225726B (en) | Control circuit for DC/DC converter | |
| US5907482A (en) | Power supply control device | |
| US6717459B2 (en) | Capacitor charge sharing charge pump | |
| JP2019220732A (ja) | クロック生成回路、スイッチング電源装置及び半導体装置 | |
| JP4252269B2 (ja) | 多出力ｄｃ−ｄｃコンバータ | |
| JP2005039936A (ja) | 電源装置 | |
| JP3711276B2 (ja) | Ｄｃ−ｄｃコンバータ | |
| JP2007151390A (ja) | ２ステージ電圧コンバータのための制御回路 | |
| JP3560597B2 (ja) | 多出力ｄｃ−ｄｃコンバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001003 |