JP2000252165A - 多連型積層セラミックコンデンサ - Google Patents
多連型積層セラミックコンデンサInfo
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- JP2000252165A JP2000252165A JP11051238A JP5123899A JP2000252165A JP 2000252165 A JP2000252165 A JP 2000252165A JP 11051238 A JP11051238 A JP 11051238A JP 5123899 A JP5123899 A JP 5123899A JP 2000252165 A JP2000252165 A JP 2000252165A
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Abstract
(57)【要約】
【課題】 容量特性の変動がなく、且つ小型化できる多
層型積層セラミックコンデンサを提供する。 【解決手段】複数の矩形状誘電体層１、２から成る積層
体１０の誘電体層１、２間に、複数の第１内部電極層３
ａ〜３ｄ及び複数の第２内部電極層４ａ〜４ｄを配設す
るとともに、前記積層体１０の一方端部に前記第１内部
電極層３ａ〜３ｄに接続される複数の外部端子５ａ〜５
ｄを、他方端部に前記第２内部電極層４ａ〜４ｄに接続
される複数の外部端子６ａ〜６ｄを形成して成る多連型
積層セラミックコンデンサである。そして、隣接しあう
２つの前記外部端子５ａ〜５ｄ、６ａ〜６ｄの端子間ピ
ッチＰ2 は、隣接しあって並設された２つの内部電極層
３ａ〜３ｄ、４ａ〜４ｄの電極間ピッチＰ1 より広くな
っている。
層型積層セラミックコンデンサを提供する。 【解決手段】複数の矩形状誘電体層１、２から成る積層
体１０の誘電体層１、２間に、複数の第１内部電極層３
ａ〜３ｄ及び複数の第２内部電極層４ａ〜４ｄを配設す
るとともに、前記積層体１０の一方端部に前記第１内部
電極層３ａ〜３ｄに接続される複数の外部端子５ａ〜５
ｄを、他方端部に前記第２内部電極層４ａ〜４ｄに接続
される複数の外部端子６ａ〜６ｄを形成して成る多連型
積層セラミックコンデンサである。そして、隣接しあう
２つの前記外部端子５ａ〜５ｄ、６ａ〜６ｄの端子間ピ
ッチＰ2 は、隣接しあって並設された２つの内部電極層
３ａ〜３ｄ、４ａ〜４ｄの電極間ピッチＰ1 より広くな
っている。
Description
【０００１】
【発明の属する技術分野】本発明は多連型積層セラミッ
クコンデンサに関するものである。
クコンデンサに関するものである。
【０００２】
【従来の技術】従来、多連型積層セラミックコンデンサ
は、図７に示すように複数の誘電体層を積層して構成さ
れたコンデンサ本体７０の互いに対向する一対の端面に
複数の第１及び第２外部端子７５ａ〜７５ｄ、７６ａ〜
７６ｄが形成されている。
は、図７に示すように複数の誘電体層を積層して構成さ
れたコンデンサ本体７０の互いに対向する一対の端面に
複数の第１及び第２外部端子７５ａ〜７５ｄ、７６ａ〜
７６ｄが形成されている。
【０００３】そして、コンデンサ本体７０は、図８、図
９に示すように複数の第１、第２内部電極層７３ａ〜７
３ｄ、７４ａ〜７４ｄが配置されている。
９に示すように複数の第１、第２内部電極層７３ａ〜７
３ｄ、７４ａ〜７４ｄが配置されている。
【０００４】具体的には、図８に示すように、第１内部
電極層７３ａ〜７３ｄは、第１誘電体層７１となるセラ
ミックグリーンシート上に形成されている。そして、内
部電極層７３ａ〜７３ｄの一部（引出電極７７ａ〜７７
ｄ）は、誘電体層７１の上端側、即ち、図７に示すコン
デンサ本体７０の一対の端面の一方（右上側の端面）に
導出している。
電極層７３ａ〜７３ｄは、第１誘電体層７１となるセラ
ミックグリーンシート上に形成されている。そして、内
部電極層７３ａ〜７３ｄの一部（引出電極７７ａ〜７７
ｄ）は、誘電体層７１の上端側、即ち、図７に示すコン
デンサ本体７０の一対の端面の一方（右上側の端面）に
導出している。
【０００５】また、図９に示すように、第２内部電極層
７４ａ〜７４ｄは、第２誘電体層７２となるセラミック
グリーンシート上に形成されている。そして、内部電極
層７４ａ〜７４ｄの一部（引出電極７８ａ〜７８ｄ）
は、誘電体層７２の下端側、即ち、図７に示すコンデン
サ本体７０の一対の端面の他方（左下側の端面）に導出
している。
７４ａ〜７４ｄは、第２誘電体層７２となるセラミック
グリーンシート上に形成されている。そして、内部電極
層７４ａ〜７４ｄの一部（引出電極７８ａ〜７８ｄ）
は、誘電体層７２の下端側、即ち、図７に示すコンデン
サ本体７０の一対の端面の他方（左下側の端面）に導出
している。
【０００６】そして、両セラミックグリーンシートとを
交互に積層・圧着した後に焼成処理して、誘電体層７
１、７２と第１、第２内部電極層７３ａ〜７３ｄ、７４
ａ〜７４ｄからなるコンデンサ本体７０を形成してい
た。その後、複数の第１内部電極層７３ａ〜７３ｄの一
部（引出電極７７ａ〜７７ｄ）が導出するコンデンサ本
体７０の一方側端部（端面、表裏両面）に複数の第１外
部端子７５ａ〜７５ｄが形成し、また、複数の第２内部
電極層７４ａ〜７４ｄの一部（引出電極７８ａ〜７８
ｄ）が導出するコンデンサ本体７０の他方側端部（端
面、表裏両面）に複数の第２外部端子７６ａ〜７６ｄを
形成していた。
交互に積層・圧着した後に焼成処理して、誘電体層７
１、７２と第１、第２内部電極層７３ａ〜７３ｄ、７４
ａ〜７４ｄからなるコンデンサ本体７０を形成してい
た。その後、複数の第１内部電極層７３ａ〜７３ｄの一
部（引出電極７７ａ〜７７ｄ）が導出するコンデンサ本
体７０の一方側端部（端面、表裏両面）に複数の第１外
部端子７５ａ〜７５ｄが形成し、また、複数の第２内部
電極層７４ａ〜７４ｄの一部（引出電極７８ａ〜７８
ｄ）が導出するコンデンサ本体７０の他方側端部（端
面、表裏両面）に複数の第２外部端子７６ａ〜７６ｄを
形成していた。
【０００７】このような構造により、例えば第１外部端
子７５ｂと第２外部端子７６ｂとの間には、第１内部電
極層７３ｂと第２の内部電極層７４ｂとの対向面積、対
向数、対向間隔及び誘電体層７１、７２の誘電率によっ
て、所定容量成分が発生する。
子７５ｂと第２外部端子７６ｂとの間には、第１内部電
極層７３ｂと第２の内部電極層７４ｂとの対向面積、対
向数、対向間隔及び誘電体層７１、７２の誘電率によっ
て、所定容量成分が発生する。
【０００８】同時に、外部端子７５ａと７６ｂとの間、
７５ｃと７６ｃとの間、７５ｄと７６ｄとの間にも同様
の容量成分が発生し、全体として、４素子型の多連型積
層セラミックコンデンサとなる。
７５ｃと７６ｃとの間、７５ｄと７６ｄとの間にも同様
の容量成分が発生し、全体として、４素子型の多連型積
層セラミックコンデンサとなる。
【０００９】例えば、隣接しあう外部端子７５ａ〜７５
ｄ、７６ａ〜７６ｄの間隔は、プリント配線基板上に半
田接合した場合に、端子間の半田架橋を防止するための
所定値以上に設定する必要がある。一般に、隣接しあう
外部端子７５ａ〜７５ｄ、７６ａ〜７６ｄの間隔は、外
部端子７５ａ〜７５ｄ、７６ａ〜７６ｄの端子幅（半田
の付着する量に比例）の１．３倍以上程度にすべきであ
る。具体的には、外部端子７５ａ〜７５ｄ、７６ａ〜７
６ｄの端子幅を０．４ｍｍとすると、隣接しあう外部端
子７５ａ〜７５ｄ、７６ａ〜７６ｄの間隔は０．５４ｍ
ｍとなる。
ｄ、７６ａ〜７６ｄの間隔は、プリント配線基板上に半
田接合した場合に、端子間の半田架橋を防止するための
所定値以上に設定する必要がある。一般に、隣接しあう
外部端子７５ａ〜７５ｄ、７６ａ〜７６ｄの間隔は、外
部端子７５ａ〜７５ｄ、７６ａ〜７６ｄの端子幅（半田
の付着する量に比例）の１．３倍以上程度にすべきであ
る。具体的には、外部端子７５ａ〜７５ｄ、７６ａ〜７
６ｄの端子幅を０．４ｍｍとすると、隣接しあう外部端
子７５ａ〜７５ｄ、７６ａ〜７６ｄの間隔は０．５４ｍ
ｍとなる。
【００１０】即ち、外部端子７５ａ〜７５ｄ、７６ａ〜
７６ｄの端子間ピッチＰ2 （隣接しあう外部端子の端子
幅の中心間距離）は、０．４ｍｍ／２＋０．５４ｍｍ＋
０．４ｍｍ／２で計算されるの０．９４ｍｍであった。
７６ｄの端子間ピッチＰ2 （隣接しあう外部端子の端子
幅の中心間距離）は、０．４ｍｍ／２＋０．５４ｍｍ＋
０．４ｍｍ／２で計算されるの０．９４ｍｍであった。
【００１１】そして、内部電極層７３ａ〜７３ｂ、７４
ａ〜７４ｄを配置するにあたり、端子間ピッチ（例えば
０．９４ｍｍ）に合わせるように、電極間ピッチＰ1 を
設定していた（Ｐ1 ＝Ｐ2 ）。
ａ〜７４ｄを配置するにあたり、端子間ピッチ（例えば
０．９４ｍｍ）に合わせるように、電極間ピッチＰ1 を
設定していた（Ｐ1 ＝Ｐ2 ）。
【００１２】
【発明が解決しようとする課題】しかし、このような多
連型積層セラミックコンデンサにおいて、内部電極層の
電極間ピッチＰ1 を、外部端子のピッチＰ2 に合致させ
て形成すると、隣接しあう内部電極層の電極間の距離が
大きくなり、その結果、誘電体層の長辺側の寸法が大き
くなってしまう。即ち、内部電極層のピッチが外部端子
に規制されることになり、内部電極層配列方向の誘電体
層の寸法が大きくなってしまうという問題があった。
連型積層セラミックコンデンサにおいて、内部電極層の
電極間ピッチＰ1 を、外部端子のピッチＰ2 に合致させ
て形成すると、隣接しあう内部電極層の電極間の距離が
大きくなり、その結果、誘電体層の長辺側の寸法が大き
くなってしまう。即ち、内部電極層のピッチが外部端子
に規制されることになり、内部電極層配列方向の誘電体
層の寸法が大きくなってしまうという問題があった。
【００１３】本発明は上述の問題点に鑑みて案出された
ものであり、外部端子の電極ピッチを所定値に維持し
て、容量特性が変動ない小型化可能な多連型積層セラミ
ックコンデンサを提供することにある。
ものであり、外部端子の電極ピッチを所定値に維持し
て、容量特性が変動ない小型化可能な多連型積層セラミ
ックコンデンサを提供することにある。
【００１４】
【課題を解決するための手段】本発明は、複数の矩形状
誘電体層を積層した積層体の誘電体層間に、複数の第１
内部電極層と複数の第２内部電極層とを交互に配設する
とともに、前記積層体の一方端部に前記各第１内部電極
層に接続される複数の第１外部端子を、他方端部に前記
各第２内部電極層に接続される複数の第２外部端子を夫
々形成して成る多連型積層セラミックコンデンサにおい
て、前記第１及び第２外部端子の端子間ピッチが、第１
及び第２内部電極層の電極間ピッチよりも広い多連型積
層セラミックコンデンサである。
誘電体層を積層した積層体の誘電体層間に、複数の第１
内部電極層と複数の第２内部電極層とを交互に配設する
とともに、前記積層体の一方端部に前記各第１内部電極
層に接続される複数の第１外部端子を、他方端部に前記
各第２内部電極層に接続される複数の第２外部端子を夫
々形成して成る多連型積層セラミックコンデンサにおい
て、前記第１及び第２外部端子の端子間ピッチが、第１
及び第２内部電極層の電極間ピッチよりも広い多連型積
層セラミックコンデンサである。
【００１５】
【作用】本発明によれば、隣接しあう前記外部端子の電
極間ピッチは、誘電体層上の隣接しあって並設された２
つの内部電極層の電極間ピッチに比較して広くしてい
る。即ち、同一平面に並設した内部電極層のピッチ及び
間隔を容量成分のクロストークが発生しない程度にまで
極小化して決定できる。
極間ピッチは、誘電体層上の隣接しあって並設された２
つの内部電極層の電極間ピッチに比較して広くしてい
る。即ち、同一平面に並設した内部電極層のピッチ及び
間隔を容量成分のクロストークが発生しない程度にまで
極小化して決定できる。
【００１６】これにより、内部電極層の面積を一定にし
た時、内部電極層の電極間ピッチが、外部端子の端子ピ
ッチに規制されず、その結果、内部電極層の並設方向の
寸法を小さくすることができ、全体として誘電体層の形
状を小型化することができる。
た時、内部電極層の電極間ピッチが、外部端子の端子ピ
ッチに規制されず、その結果、内部電極層の並設方向の
寸法を小さくすることができ、全体として誘電体層の形
状を小型化することができる。
【００１７】尚、本発明者は種々実験をおこなったとこ
ろ、隣接する内部電極層の間隔を２００μｍまで近接さ
せても、隣接しあう異なる電位の内部電極層間で発生す
るクロストーク容量を有効に低減でき、設定値に対する
容量変動値が０．３％未満とすることができることを確
認した。
ろ、隣接する内部電極層の間隔を２００μｍまで近接さ
せても、隣接しあう異なる電位の内部電極層間で発生す
るクロストーク容量を有効に低減でき、設定値に対する
容量変動値が０．３％未満とすることができることを確
認した。
【００１８】
【発明の実施の形態】以下、本発明の多連型積層セラミ
ックコンデンサを図面に基づいて詳説する。
ックコンデンサを図面に基づいて詳説する。
【００１９】図１は本発明の多連型積層セラミックコン
デンサの外観斜視図である。図２は図１のＡ−Ａ線断面
図であり、図３は複数の第１内部電極層を形成した誘電
体層の平面図であり、図４は複数の第２内部電極層を形
成した誘電体層の平面図である。尚、図では４素子のコ
ンデンサが内蔵した多連型積層セラミックコンデンサで
あり、図２の断面図は、例えば図１において左から２番
目の素子の断面構造を示す。
デンサの外観斜視図である。図２は図１のＡ−Ａ線断面
図であり、図３は複数の第１内部電極層を形成した誘電
体層の平面図であり、図４は複数の第２内部電極層を形
成した誘電体層の平面図である。尚、図では４素子のコ
ンデンサが内蔵した多連型積層セラミックコンデンサで
あり、図２の断面図は、例えば図１において左から２番
目の素子の断面構造を示す。
【００２０】多連型積層セラミックコンデンサは、直方
体状コンデンサ本体１０と該コンデンサ本体１０の長辺
側の一対の端部に形成された外部端子５ａ〜５ｄ、６ａ
〜６ｄとから構成されている。
体状コンデンサ本体１０と該コンデンサ本体１０の長辺
側の一対の端部に形成された外部端子５ａ〜５ｄ、６ａ
〜６ｄとから構成されている。
【００２１】コンデンサ本体１０は、複数の第１誘電体
層１、複数の第２誘電体層２、内部電極層３ａ〜３ｄ、
４ａ〜４ｄとが積層されて構成されている。即ち、一方
主面に内部電極層３ａ〜３ｄが形成された第１誘電体層
１と、一方主面に内部電極層４ａ〜４ｄが形成された第
２誘電体層２とが交互に積層されている。
層１、複数の第２誘電体層２、内部電極層３ａ〜３ｄ、
４ａ〜４ｄとが積層されて構成されている。即ち、一方
主面に内部電極層３ａ〜３ｄが形成された第１誘電体層
１と、一方主面に内部電極層４ａ〜４ｄが形成された第
２誘電体層２とが交互に積層されている。
【００２２】誘電体層１、２は、チタン酸バリウム、チ
タン酸ランタン、チタン酸ストロンチウムなどの誘電体
セラミック材料とからなり、内部電極層３ａ〜３ｄ、４
ａ〜４ｄはＰｄまたはＡｇ−Ｐｄ合金などの貴金属材料
あるいはＮｉ、Ｃｕなどの卑金属材料からなっている。
タン酸ランタン、チタン酸ストロンチウムなどの誘電体
セラミック材料とからなり、内部電極層３ａ〜３ｄ、４
ａ〜４ｄはＰｄまたはＡｇ−Ｐｄ合金などの貴金属材料
あるいはＮｉ、Ｃｕなどの卑金属材料からなっている。
【００２３】第１内部電極層３ａ〜３ｄは、図３に示す
ように矩形状の第１誘電体層１の長辺方向に沿って、４
素子分の電極パターンが並設されている。そして、第１
内部電極層３ａ〜３ｄには、誘電体層１の一対の長辺の
うち一方辺に延出する延出部３１ａ〜３１ｄが形成され
ている。
ように矩形状の第１誘電体層１の長辺方向に沿って、４
素子分の電極パターンが並設されている。そして、第１
内部電極層３ａ〜３ｄには、誘電体層１の一対の長辺の
うち一方辺に延出する延出部３１ａ〜３１ｄが形成され
ている。
【００２４】また、第２内部電極層４ａ〜４ｄは、図４
に示すように矩形状の第２誘電体層２の長辺方向に沿っ
て、第１の内部電極層３ａ〜３ｄに対応するように４素
子分の電極パターンが並設されている。そして、第２内
部電極層４ａ〜４ｄには、誘電体層１の他方辺に延出す
る延出部４１ａ〜４１ｄが形成されている。
に示すように矩形状の第２誘電体層２の長辺方向に沿っ
て、第１の内部電極層３ａ〜３ｄに対応するように４素
子分の電極パターンが並設されている。そして、第２内
部電極層４ａ〜４ｄには、誘電体層１の他方辺に延出す
る延出部４１ａ〜４１ｄが形成されている。
【００２５】そして、コンデンサ本体１０の一対の長辺
端部（端面）には、各々の内部電極層３ａ〜３ｄ、４ａ
〜４ｄと接続する外部端子５ａ〜５ｄ、６ａ〜６ｄが形
成されている。この外部端子５ａ〜５ｄ、６ａ〜６ｄ
は、コンデンサ本体１０側からＡｇを主成分とする厚膜
下地導体膜、Ｎｉメッキ層、ハンダメッキ層などが積層
されて構成され、コンデンサ本体１０の長辺側の両端
部、即ち、この端部を構成する端面、表面、裏面の３つ
面に渡って形成されている。
端部（端面）には、各々の内部電極層３ａ〜３ｄ、４ａ
〜４ｄと接続する外部端子５ａ〜５ｄ、６ａ〜６ｄが形
成されている。この外部端子５ａ〜５ｄ、６ａ〜６ｄ
は、コンデンサ本体１０側からＡｇを主成分とする厚膜
下地導体膜、Ｎｉメッキ層、ハンダメッキ層などが積層
されて構成され、コンデンサ本体１０の長辺側の両端
部、即ち、この端部を構成する端面、表面、裏面の３つ
面に渡って形成されている。
【００２６】このような多連型積層セラミックコンデン
サは、以下のようにして製造される。
サは、以下のようにして製造される。
【００２７】まず、第１誘電体層１、第２誘電体層２と
なる上述の材料のセラミックグリーンシートを用意し、
例えば、第１誘電体層１となるセラミックグリーンシー
トの主面に図３に示す第１内部電極層３ａ〜３ｄとなる
導体膜を、第２誘電体層２となるセラミックグリーンシ
ートの主面に図４に示す第２内部電極層４ａ〜４ｄとな
る導体膜を例えばＡｇ−Ｐｄを主成分とする導電性ペー
ストの印刷により夫々形成する。
なる上述の材料のセラミックグリーンシートを用意し、
例えば、第１誘電体層１となるセラミックグリーンシー
トの主面に図３に示す第１内部電極層３ａ〜３ｄとなる
導体膜を、第２誘電体層２となるセラミックグリーンシ
ートの主面に図４に示す第２内部電極層４ａ〜４ｄとな
る導体膜を例えばＡｇ−Ｐｄを主成分とする導電性ペー
ストの印刷により夫々形成する。
【００２８】次に、これらの内部電極層３ａ〜３ｄ、４
ａ〜４ｄとなる導体膜を形成したグリーンシート及び上
面マージン部となるグリーンシートとを積層順序にあわ
せて積層圧着し、未焼成状態コンデンサ本体１０を切断
により形成する。
ａ〜４ｄとなる導体膜を形成したグリーンシート及び上
面マージン部となるグリーンシートとを積層順序にあわ
せて積層圧着し、未焼成状態コンデンサ本体１０を切断
により形成する。
【００２９】次に、未焼成状態コンデンサ本体１０大気
雰囲気で脱バイ処理した後、焼成処理を行なう。これに
より、誘電体層１、２と内部電極層３ａ〜３ｄ、４ａ〜
４ｄとが交互に積層したコンデンサ本体１０が完成す
る。その後、外表面を研磨して、少なくともコンデンサ
本体１０の一対の長辺のうち一方の端面に第１内部電極
層３ａ〜３ｄを、他方の端面に第２内部電極層３ａ〜３
ｄを露出させる。
雰囲気で脱バイ処理した後、焼成処理を行なう。これに
より、誘電体層１、２と内部電極層３ａ〜３ｄ、４ａ〜
４ｄとが交互に積層したコンデンサ本体１０が完成す
る。その後、外表面を研磨して、少なくともコンデンサ
本体１０の一対の長辺のうち一方の端面に第１内部電極
層３ａ〜３ｄを、他方の端面に第２内部電極層３ａ〜３
ｄを露出させる。
【００３０】次に、コンデンサ本体１０の一方の長辺の
端部に、第１内部電極層３ａ〜３ｄと接続する複数の帯
状の第１外部端子５ａ〜５ｄを、他方の長辺の端部に、
第２内部電極層４ａ〜４ｄと接続する複数の帯状の第２
外部端子５ａ〜５ｄを形成する。
端部に、第１内部電極層３ａ〜３ｄと接続する複数の帯
状の第１外部端子５ａ〜５ｄを、他方の長辺の端部に、
第２内部電極層４ａ〜４ｄと接続する複数の帯状の第２
外部端子５ａ〜５ｄを形成する。
【００３１】上述の構造によって、例えば図２に示す左
から２番目の素子において、第１内部電極層３ｂと第２
内部電極層４ｂとの対向面積、対向距離（誘電体層１、
２の厚み）、対向数、誘電体層１、２の誘電率に基づい
て所定容量成分が発生し、これらの容量成分が、第１及
び第２外部端子５ｂ、６ｂとの間より導出されることに
なる。
から２番目の素子において、第１内部電極層３ｂと第２
内部電極層４ｂとの対向面積、対向距離（誘電体層１、
２の厚み）、対向数、誘電体層１、２の誘電率に基づい
て所定容量成分が発生し、これらの容量成分が、第１及
び第２外部端子５ｂ、６ｂとの間より導出されることに
なる。
【００３２】また、他の素子においても、２つの外部端
子５ａと６ａとの間、５ｃと６ｃとの間、５ｄと６ｄと
の間より所定容量成分が導出され、４素子型の多連型積
層セラミックコンデンサとなる。
子５ａと６ａとの間、５ｃと６ｃとの間、５ｄと６ｄと
の間より所定容量成分が導出され、４素子型の多連型積
層セラミックコンデンサとなる。
【００３３】尚、上述の実施例において４素子の多連型
積層セラミックコンデンサとしたのは、一般に信号処理
系ＩＣチップにおいては、４、８、１６ビットなど信号
ラインが４の倍数であるため、これらのビット数に対応
しやすいように４素子としている。
積層セラミックコンデンサとしたのは、一般に信号処理
系ＩＣチップにおいては、４、８、１６ビットなど信号
ラインが４の倍数であるため、これらのビット数に対応
しやすいように４素子としている。
【００３４】本発明で特徴的なことは、コンデンサ本体
１０の同一平面（同一誘電体層上）に配置された内部電
極層３ａ〜３ｄ、４ａ〜４ｄの電極間ピッチＰ1 と、該
内部電極層３ａ〜３ｄ、４ａ〜４ｄに接続する外部端子
５ａ〜５ｄ、６ａ〜６ｄの各端子間ピッチＰ2 との関係
において、電極間ピッチＰ1 ＜Ｐ2 としたことである。
１０の同一平面（同一誘電体層上）に配置された内部電
極層３ａ〜３ｄ、４ａ〜４ｄの電極間ピッチＰ1 と、該
内部電極層３ａ〜３ｄ、４ａ〜４ｄに接続する外部端子
５ａ〜５ｄ、６ａ〜６ｄの各端子間ピッチＰ2 との関係
において、電極間ピッチＰ1 ＜Ｐ2 としたことである。
【００３５】従って、誘電体層１、２の形状（長辺側の
幅）を外部端子５ａ〜５ｄ、６ａ〜６ｄの端子間ピッチ
Ｐ2 に比較して、電極間ピッチＰ1 を狭まくすることに
より、両側の素子の外部のマージン（サイドマージン）
の領域を広くなる。これより、隣接しあう誘電体層が互
いに接着される領域が広くなり、誘電体層間の接合強度
が向上し、コンデンサ本体１０の端部からの剥離を有効
に防止できる。
幅）を外部端子５ａ〜５ｄ、６ａ〜６ｄの端子間ピッチ
Ｐ2 に比較して、電極間ピッチＰ1 を狭まくすることに
より、両側の素子の外部のマージン（サイドマージン）
の領域を広くなる。これより、隣接しあう誘電体層が互
いに接着される領域が広くなり、誘電体層間の接合強度
が向上し、コンデンサ本体１０の端部からの剥離を有効
に防止できる。
【００３６】換言すれば、誘電体層１、２に４素子形成
する内部電極層３ａ〜３ｄ、４ａ〜４ｄの占有面積を減
少させることができ、これにより小型な多連型積層セラ
ミックコンデンサとなる。
する内部電極層３ａ〜３ｄ、４ａ〜４ｄの占有面積を減
少させることができ、これにより小型な多連型積層セラ
ミックコンデンサとなる。
【００３７】例えば、外部端子５ａ〜５ｄ、６ａ〜６ｄ
の各端子間ピッチＰ2 を、上述のようにプリント配線基
板の導体パターンの規格化、半田架橋の防止等により、
例えば０．９４ｍｍ（端子幅が０．４ｍｍ、間隔０．５
４ｍｍ）とし、誘電体層１、２との密着性により、外側
面側のマージン（サイドマージン）Ｌｍを０．２５ｍｍ
とし、内部電極層３ａ〜３ｄ、４ａ〜４ｄの形状を所定
対向面積を確保するために、０．６ｍｍ（電極の配列方
向の寸法Ｌｄ）×１．２ｍｍ（第１外部電極と第２外部
電極との容量導出方向の寸法）とする。
の各端子間ピッチＰ2 を、上述のようにプリント配線基
板の導体パターンの規格化、半田架橋の防止等により、
例えば０．９４ｍｍ（端子幅が０．４ｍｍ、間隔０．５
４ｍｍ）とし、誘電体層１、２との密着性により、外側
面側のマージン（サイドマージン）Ｌｍを０．２５ｍｍ
とし、内部電極層３ａ〜３ｄ、４ａ〜４ｄの形状を所定
対向面積を確保するために、０．６ｍｍ（電極の配列方
向の寸法Ｌｄ）×１．２ｍｍ（第１外部電極と第２外部
電極との容量導出方向の寸法）とする。
【００３８】この状態で、従来の多連型積層セラミック
コンデンサにおいては、外部端子７５ａ〜７５ｄ、７６
ａ〜７６ｄの各端子間ピッチＰ2 と内部電極層７３ａ〜
７３ｄ、７４ａ〜７４ｄの電極間ピッチＰ1 の同一（Ｐ
1 ＝Ｐ2 ＝０．９４）設定により、例えば誘電体層７
１、７２の長辺方向の長さは、Ｌ＝Ｌｍ＋１／２×Ｌｄ
＋３×Ｐ2 ＋１／２×Ｌｄ＋Ｌｍとなり、０．２５＋
０．３＋２．８３＋０．３＋０．２５＝３．９２とな
る。
コンデンサにおいては、外部端子７５ａ〜７５ｄ、７６
ａ〜７６ｄの各端子間ピッチＰ2 と内部電極層７３ａ〜
７３ｄ、７４ａ〜７４ｄの電極間ピッチＰ1 の同一（Ｐ
1 ＝Ｐ2 ＝０．９４）設定により、例えば誘電体層７
１、７２の長辺方向の長さは、Ｌ＝Ｌｍ＋１／２×Ｌｄ
＋３×Ｐ2 ＋１／２×Ｌｄ＋Ｌｍとなり、０．２５＋
０．３＋２．８３＋０．３＋０．２５＝３．９２とな
る。
【００３９】これに対して、本発明者が検討した結果、
内部電極層３ａ〜３ｄ、４ａ〜４ｄを上述の形状とした
時、電極間ピッチＰ1 を端子間ピッチＰ2 よりも小さい
０．９ｍｍとすることができる。
内部電極層３ａ〜３ｄ、４ａ〜４ｄを上述の形状とした
時、電極間ピッチＰ1 を端子間ピッチＰ2 よりも小さい
０．９ｍｍとすることができる。
【００４０】この状態で、多連型積層セラミックコンデ
ンサを設計すると、外部端子５ａ〜５ｄ、６ａ〜６ｄの
各端子間ピッチＰ2 （例えば、０．９４ｍｍ）にかかわ
らず、例えば誘電体層１、２の長辺方向の長さを、Ｌ＝
１／２×Ｌｍ＋１／２×Ｌｄ＋３×Ｐ1 ＋１／２×Ｌｄ
＋１／２×Ｌｍで算出される３．８ｍｍとなる。
ンサを設計すると、外部端子５ａ〜５ｄ、６ａ〜６ｄの
各端子間ピッチＰ2 （例えば、０．９４ｍｍ）にかかわ
らず、例えば誘電体層１、２の長辺方向の長さを、Ｌ＝
１／２×Ｌｍ＋１／２×Ｌｄ＋３×Ｐ1 ＋１／２×Ｌｄ
＋１／２×Ｌｍで算出される３．８ｍｍとなる。
【００４１】結局、本発明では、外部端子５ａ〜５ｄ、
６ａ〜６ｄの端子ピッチを従来と同一の寸法にして、内
部電極層３ａ〜３ｄ、４ａ〜４ｄの電極間ピッチを極小
化することにより、容量特性を変えずに、誘電体層１、
２の小型化、即ち、多連型積層セラミックコンデンサの
小型化が容易に達成でる。即ち、大型グリーンシートか
ら抽出できる誘電体層１、２となる領域の取得数が増加
し、低コスト化が可能となる。
６ａ〜６ｄの端子ピッチを従来と同一の寸法にして、内
部電極層３ａ〜３ｄ、４ａ〜４ｄの電極間ピッチを極小
化することにより、容量特性を変えずに、誘電体層１、
２の小型化、即ち、多連型積層セラミックコンデンサの
小型化が容易に達成でる。即ち、大型グリーンシートか
ら抽出できる誘電体層１、２となる領域の取得数が増加
し、低コスト化が可能となる。
【００４２】本発明において、内部電極層３ａ〜３ｄ、
４ａ、４ｄの電極間ピッチＰ1 の極小化に伴い、隣接す
る素子の異なる電位の内部電極層間に発生する容量クロ
ストークによる容量変動が問題となる。
４ａ、４ｄの電極間ピッチＰ1 の極小化に伴い、隣接す
る素子の異なる電位の内部電極層間に発生する容量クロ
ストークによる容量変動が問題となる。
【００４３】本発明者が内部電極層３ａ〜３ｄ、４ａ〜
４ｄの電極間隔Ｄｄを種々変動させて、隣接する素子間
で発生する容量変動を調べた。
４ｄの電極間隔Ｄｄを種々変動させて、隣接する素子間
で発生する容量変動を調べた。
【００４４】その結果、図５に示すように、隣接しあう
内部電極層３ａ〜３ｄ、４ａ〜４ｄの電極間隔Ｄｄが２
００μｍ以上になると、その変化率が０．１％は実質的
に制御可能な下限値となることを知見した。
内部電極層３ａ〜３ｄ、４ａ〜４ｄの電極間隔Ｄｄが２
００μｍ以上になると、その変化率が０．１％は実質的
に制御可能な下限値となることを知見した。
【００４５】以上のことから、内部電極層３ａ〜３ｄ、
４ａ〜４ｄの配置に関しては、内部電極層の間隔を２０
０μｍ以上（上述の例では、３００μｍ）で、内部電極
層３ａ〜３ｄ、４ａ〜４ｄの電極ピッチＰ1 を外部端子
５ａ〜５ｄ、６ａ〜６ｄよりも小さくすることて、容量
特性の悪化をもたらさずに、小型な多連積層セラミック
コンデンサが形成される。
４ａ〜４ｄの配置に関しては、内部電極層の間隔を２０
０μｍ以上（上述の例では、３００μｍ）で、内部電極
層３ａ〜３ｄ、４ａ〜４ｄの電極ピッチＰ1 を外部端子
５ａ〜５ｄ、６ａ〜６ｄよりも小さくすることて、容量
特性の悪化をもたらさずに、小型な多連積層セラミック
コンデンサが形成される。
【００４６】尚、図３、図４では、例えば内部電極層３
ａから第１外部端子５ａに延びる延出部３１ａは、内部
電極層３ａの左寄りから延出している。仮に、４素子以
上の多素子化によって、内部電極層の形成位置と、外部
端子の形成位置がずれる場合には、図６に示すように、
誘電体層１の延出部が形成される側のエンドマージンＥ
Ｍに内部電極層３ｘから長辺側の端辺に対して斜めに延
びる延出部３１ｘを形成して、外部端子３１ｚに接続す
るようにしてもよい。
ａから第１外部端子５ａに延びる延出部３１ａは、内部
電極層３ａの左寄りから延出している。仮に、４素子以
上の多素子化によって、内部電極層の形成位置と、外部
端子の形成位置がずれる場合には、図６に示すように、
誘電体層１の延出部が形成される側のエンドマージンＥ
Ｍに内部電極層３ｘから長辺側の端辺に対して斜めに延
びる延出部３１ｘを形成して、外部端子３１ｚに接続す
るようにしてもよい。
【００４７】なお、本発明は上記の実施の形態例に限定
されるものではなく、本発明の要旨を逸脱しない範囲内
での種々の変更や改良等は何ら差し支えない。
されるものではなく、本発明の要旨を逸脱しない範囲内
での種々の変更や改良等は何ら差し支えない。
【００４８】
【発明の効果】以上の通り、本発明の多連型積層セラミ
ックコンデンサによれば、容量特性の変動が発生するこ
となく、しかも、誘電体層間の剥離を発生させることな
く、小型化が容易に達成できる。
ックコンデンサによれば、容量特性の変動が発生するこ
となく、しかも、誘電体層間の剥離を発生させることな
く、小型化が容易に達成できる。
【図１】本発明の多連型積層セラミックコンデンサの外
観斜視図である。
観斜視図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】本発明の多連型積層セラミックコンデンサの第
１内部電極層及び第１外部端子との関係を示す誘電体層
の平面図である。
１内部電極層及び第１外部端子との関係を示す誘電体層
の平面図である。
【図４】本発明の多連型積層セラミックコンデンサの第
２内部電極層及び第２外部端子との関係を示す誘電体層
の平面図である。
２内部電極層及び第２外部端子との関係を示す誘電体層
の平面図である。
【図５】隣接しあう内部電極層の間隔と容量変化率との
関係を示す特性図である。
関係を示す特性図である。
【図６】本発明の他の内部電極層と外部端子との関係を
示す部分平面図である。
示す部分平面図である。
【図７】従来の多連型積層セラミックコンデンサの外観
斜視図である。
斜視図である。
【図８】従来の多連型積層セラミックコンデンサの第１
内部電極層及び第１外部端子との関係を示す誘電体層の
平面図である。
内部電極層及び第１外部端子との関係を示す誘電体層の
平面図である。
【図９】従来の多連型積層セラミックコンデンサの第２
内部電極層及び第２外部端子との関係を示す誘電体層の
平面図である。
内部電極層及び第２外部端子との関係を示す誘電体層の
平面図である。
１０・・・・・・・・コンデンサ本体 １・・・・・・・・・第１の誘電体層 ２・・・・・・・・・第２の誘電体層 ３ａ〜３ｄ、７３ａ〜７３ｄ・・・第１内部電極層 ４ａ〜４ｄ、７４ａ〜７４ｄ・・・第２内部電極層 ５ａ〜５ｄ、７３ａ〜７３ｄ・・・第１外部端子 ６ａ〜６ｄ、７４ａ〜７４ｄ・・・第２外部端子
Claims (1)
- 【請求項１】 複数の矩形状誘電体層を積層した積層体
の誘電体層間に、複数の第１内部電極層と複数の第２内
部電極層とを交互に配設するとともに、前記積層体の一
方端部に前記各第１内部電極層に接続される複数の第１
外部端子を、他方端部に前記各第２内部電極層に接続さ
れる複数の第２外部端子を夫々形成して成る多連型積層
セラミックコンデンサにおいて、 前記第１及び第２外部端子の端子間ピッチが、第１及び
第２内部電極層の電極間ピッチよりも広いことを特徴と
する多連型積層セラミックコンデンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11051238A JP2000252165A (ja) | 1999-02-26 | 1999-02-26 | 多連型積層セラミックコンデンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11051238A JP2000252165A (ja) | 1999-02-26 | 1999-02-26 | 多連型積層セラミックコンデンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252165A true JP2000252165A (ja) | 2000-09-14 |
Family
ID=12881377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11051238A Withdrawn JP2000252165A (ja) | 1999-02-26 | 1999-02-26 | 多連型積層セラミックコンデンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000252165A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6577491B1 (en) | 2001-11-29 | 2003-06-10 | Murata Manufacturing Co., Ltd. | Capacitor array |
| US7436648B2 (en) * | 2006-03-07 | 2008-10-14 | Tdk Corporation | Multilayer capacitor and mounted structure thereof |
| JP2012114395A (ja) * | 2010-11-25 | 2012-06-14 | Samsung Electro-Mechanics Co Ltd | 積層型セラミックスキャパシタ |
| JP2013162122A (ja) * | 2012-02-07 | 2013-08-19 | Samsung Electro-Mechanics Co Ltd | アレイ型積層セラミック電子部品 |
| JP2015019045A (ja) * | 2013-07-15 | 2015-01-29 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | アレイ型積層セラミック電子部品及びその実装基板 |
-
1999
- 1999-02-26 JP JP11051238A patent/JP2000252165A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6577491B1 (en) | 2001-11-29 | 2003-06-10 | Murata Manufacturing Co., Ltd. | Capacitor array |
| US7436648B2 (en) * | 2006-03-07 | 2008-10-14 | Tdk Corporation | Multilayer capacitor and mounted structure thereof |
| JP2012114395A (ja) * | 2010-11-25 | 2012-06-14 | Samsung Electro-Mechanics Co Ltd | 積層型セラミックスキャパシタ |
| JP2013239753A (ja) * | 2010-11-25 | 2013-11-28 | Samsung Electro-Mechanics Co Ltd | 積層型セラミックスキャパシタ |
| US8619407B2 (en) | 2010-11-25 | 2013-12-31 | Samsung Electro-Mechanics Co., Ltd | Multilayered ceramic capacitor |
| JP2013162122A (ja) * | 2012-02-07 | 2013-08-19 | Samsung Electro-Mechanics Co Ltd | アレイ型積層セラミック電子部品 |
| JP2015019045A (ja) * | 2013-07-15 | 2015-01-29 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | アレイ型積層セラミック電子部品及びその実装基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050712 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060907 |