JP2000251487A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2000251487A JP2000251487A JP4593799A JP4593799A JP2000251487A JP 2000251487 A JP2000251487 A JP 2000251487A JP 4593799 A JP4593799 A JP 4593799A JP 4593799 A JP4593799 A JP 4593799A JP 2000251487 A JP2000251487 A JP 2000251487A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- current
- semiconductor integrated
- circuit
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 ICカード、特に非接触型ICカードではデータ
保存の為に不揮発性メモリを用いている。不揮発性メモ
リに書き込む時に生成する昇圧電圧を監視し、この出力
電圧レベルが所望の電圧に達したか否かを２値化する必
要がある。 【解決手段】 昇圧電圧クランプ回路に流れる電流を監
視し、この電流変化を電圧変化に変換し昇圧電圧のレベ
ルを２値化する。 【効果】 リセット信号を必要とせず、常時昇圧電圧を
監視することができ、この２値化された信号を用いるこ
とで消費電流の低減も実現できる。
保存の為に不揮発性メモリを用いている。不揮発性メモ
リに書き込む時に生成する昇圧電圧を監視し、この出力
電圧レベルが所望の電圧に達したか否かを２値化する必
要がある。 【解決手段】 昇圧電圧クランプ回路に流れる電流を監
視し、この電流変化を電圧変化に変換し昇圧電圧のレベ
ルを２値化する。 【効果】 リセット信号を必要とせず、常時昇圧電圧を
監視することができ、この２値化された信号を用いるこ
とで消費電流の低減も実現できる。
Description
【０００１】
【発明の属する技術分野】本願発明は、半導体集積回路
装置に関するものである。特に電圧レベルを監視する技
術に関するものである。
装置に関するものである。特に電圧レベルを監視する技
術に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置を搭載した、
いわゆるICカードが普及しつつある。ICカードは、リー
ダ・ライタと半導体集積回路装置の間で情報の交換を行
い、半導体集積回路装置に内蔵された不揮発性メモリに
必要な情報を保存することで、現在磁気カードで行われ
ている様々な機能を実現することができる。
いわゆるICカードが普及しつつある。ICカードは、リー
ダ・ライタと半導体集積回路装置の間で情報の交換を行
い、半導体集積回路装置に内蔵された不揮発性メモリに
必要な情報を保存することで、現在磁気カードで行われ
ている様々な機能を実現することができる。
【０００３】不揮発性メモリでは、情報を書き込む為に
半導体集積回路装置に昇圧回路を内蔵し高電圧を生成し
ている。その昇圧電圧クランプ回路として、特開平6-29
5591に示されるようにツェナーダイオードやpn接合ダイ
オードの多段接続などが利用できる。これは、メモリ書
込（消去）時は常時、昇圧動作を継続し、所望の電圧以
上の時は昇圧回路から供給された余分な電荷をクランプ
回路から放電させることで一定の電圧を得る構成となっ
ている。これでは、昇圧電圧が所望の電圧に達しても昇
圧動作を継続するので、昇圧回路全体としての消費電力
の大きい回路構成であった。これを低減する方法とし
て、『超ＬＳＩメモリ（伊藤清男著、培風館出版）の26
4頁』に示されるように昇圧回路の間欠動作を行うもの
が代表的である。
半導体集積回路装置に昇圧回路を内蔵し高電圧を生成し
ている。その昇圧電圧クランプ回路として、特開平6-29
5591に示されるようにツェナーダイオードやpn接合ダイ
オードの多段接続などが利用できる。これは、メモリ書
込（消去）時は常時、昇圧動作を継続し、所望の電圧以
上の時は昇圧回路から供給された余分な電荷をクランプ
回路から放電させることで一定の電圧を得る構成となっ
ている。これでは、昇圧電圧が所望の電圧に達しても昇
圧動作を継続するので、昇圧回路全体としての消費電力
の大きい回路構成であった。これを低減する方法とし
て、『超ＬＳＩメモリ（伊藤清男著、培風館出版）の26
4頁』に示されるように昇圧回路の間欠動作を行うもの
が代表的である。
【０００４】また、特開平6-96593にはリミッタとして
作用する複数段のダイオードとカレントミラー回路から
成る電流検知回路が開示される。
作用する複数段のダイオードとカレントミラー回路から
成る電流検知回路が開示される。
【０００５】
【発明が解決しようとする課題】特開平6-295591に示さ
れるような昇圧電圧クランプ回路は、ノイズの少ない昇
圧電圧を得ることができる反面、昇圧回路を常時動作さ
せるので、昇圧回路としての消費電力が大きいという課
題があった。これは、上記公知例により低減できるが、
昇圧電圧が所望の電圧に達したか否かを検出する回路
は、高電圧を検出するにはトランジスタの多段接続が必
要であり、バラツキが大きくなるので不向きであった。
れるような昇圧電圧クランプ回路は、ノイズの少ない昇
圧電圧を得ることができる反面、昇圧回路を常時動作さ
せるので、昇圧回路としての消費電力が大きいという課
題があった。これは、上記公知例により低減できるが、
昇圧電圧が所望の電圧に達したか否かを検出する回路
は、高電圧を検出するにはトランジスタの多段接続が必
要であり、バラツキが大きくなるので不向きであった。
【０００６】本発明の目的は、昇圧された高電圧を常時
監視し、所望の電圧レベルに達しているか否かを検出す
る手段を提供することにある。
監視し、所望の電圧レベルに達しているか否かを検出す
る手段を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、昇圧電圧クランプ回路に流れる電流を
監視し、その電流変化を電圧変化に変換し検出回路に入
力することで２値化する。
に、本発明では、昇圧電圧クランプ回路に流れる電流を
監視し、その電流変化を電圧変化に変換し検出回路に入
力することで２値化する。
【０００８】図１に本発明の昇圧電圧クランプ回路の基
本構成を示す。これは、電源電圧端子VDDと昇圧電圧端
子Vppとの間にゲート端子とドレーン端子を接続したPMO
SトランジスタM01と２つのツェナーダイオードZD1、ZD2
を直列接続し、更に電源電圧端子VDDとグランド端子GND
との間に、ゲート端子をPMOSトランジスタM01のゲート
端子に接続したPMOSトランジスタM02と抵抗R01を直列接
続し、その接続点を接続点の電位変化を検出する検出回
路の入力端子に接続した構成である。
本構成を示す。これは、電源電圧端子VDDと昇圧電圧端
子Vppとの間にゲート端子とドレーン端子を接続したPMO
SトランジスタM01と２つのツェナーダイオードZD1、ZD2
を直列接続し、更に電源電圧端子VDDとグランド端子GND
との間に、ゲート端子をPMOSトランジスタM01のゲート
端子に接続したPMOSトランジスタM02と抵抗R01を直列接
続し、その接続点を接続点の電位変化を検出する検出回
路の入力端子に接続した構成である。
【０００９】図２に示すように、昇圧動作を開始し、昇
圧回路の出力電圧Vppが所望の電圧に達した時点から、P
MOSトランジスタM01に電流Ippが流れる。カレントミラ
ー接続により、PMOSトランジスタM02にも電流Ippが流れ
る。ここで、接続点N1の電圧は電流I1と抵抗R01の積I1
×R01で決まる。検出回路G1は接続点N1の電圧VN1が検出
レベルVrefより高いときに"L"を、低いときに"H"を出力
し、常時、出力電圧Vppを監視し、その電圧レベルを２
値化することが可能になる。この回路構成は、ラッチ回
路等リセット信号を必要とする回路を用いないため、リ
セット信号無しに昇圧電圧を常時監視することができ
る。
圧回路の出力電圧Vppが所望の電圧に達した時点から、P
MOSトランジスタM01に電流Ippが流れる。カレントミラ
ー接続により、PMOSトランジスタM02にも電流Ippが流れ
る。ここで、接続点N1の電圧は電流I1と抵抗R01の積I1
×R01で決まる。検出回路G1は接続点N1の電圧VN1が検出
レベルVrefより高いときに"L"を、低いときに"H"を出力
し、常時、出力電圧Vppを監視し、その電圧レベルを２
値化することが可能になる。この回路構成は、ラッチ回
路等リセット信号を必要とする回路を用いないため、リ
セット信号無しに昇圧電圧を常時監視することができ
る。
【００１０】
【発明の実施の形態】図３は本発明のより具体的な実施
例である。これは、電源電圧端子VDDと昇圧電圧端子Vpp
との間にゲート端子とドレーン端子を接続したPMOSトラ
ンジスタM01と２つのツェナーダイオードZD1、ZD2を直
列接続する。また、電源電圧端子ＶＤＤとグランド端子
ＧＮＤの間にゲート端子とドレーン端子を接続したNMOS
トランジスタM03と抵抗R02を直列接続する。電源電圧端
子VDDとグランド端子GNDとの間に、PMOSトランジスタM0
1のゲート端子にゲート端子を接続したPMOSトランジス
タM02と、NMOSトランジスタM03のゲート端子にゲート端
子を接続したNMOSトランジスタM04を直列接続し、その
接続点にインバータInv1を接続した構成である。
例である。これは、電源電圧端子VDDと昇圧電圧端子Vpp
との間にゲート端子とドレーン端子を接続したPMOSトラ
ンジスタM01と２つのツェナーダイオードZD1、ZD2を直
列接続する。また、電源電圧端子ＶＤＤとグランド端子
ＧＮＤの間にゲート端子とドレーン端子を接続したNMOS
トランジスタM03と抵抗R02を直列接続する。電源電圧端
子VDDとグランド端子GNDとの間に、PMOSトランジスタM0
1のゲート端子にゲート端子を接続したPMOSトランジス
タM02と、NMOSトランジスタM03のゲート端子にゲート端
子を接続したNMOSトランジスタM04を直列接続し、その
接続点にインバータInv1を接続した構成である。
【００１１】図４に示すように、昇圧動作の開始後、昇
圧回路の出力電圧VPPが所望の電圧に達しない間は、PMO
SトランジスタM01及びM02に電流は流れないため、NMOS
トランジスタM03にも電流は流れない。したがって、接
続点N1の電位はグランドレベルになり、出力信号OUTは"
H"となる。その後徐々に昇圧され、出力電圧VPPが所望
の電圧に達した時、PMOSトランジスタM01及びM02に電流
が流れ始める。これに伴い、接続点N1の電位は徐々に上
がっていき、インバータG2のしきい値Vtを越えたところ
で、出力信号OUTは"L"になる。この出力信号OUTにより
昇圧動作を制御することで、昇圧電圧クランプ回路に電
流が流れているときに昇圧動作を停止し、流れていない
ときに動作するという間欠動作を繰り返すことが可能に
なる。これにより、出力電圧Vppが所望の電圧に達した
以降は、出力電圧Vppが所望の電圧に達しているときは
動作しないので消費電力を低減できる。
圧回路の出力電圧VPPが所望の電圧に達しない間は、PMO
SトランジスタM01及びM02に電流は流れないため、NMOS
トランジスタM03にも電流は流れない。したがって、接
続点N1の電位はグランドレベルになり、出力信号OUTは"
H"となる。その後徐々に昇圧され、出力電圧VPPが所望
の電圧に達した時、PMOSトランジスタM01及びM02に電流
が流れ始める。これに伴い、接続点N1の電位は徐々に上
がっていき、インバータG2のしきい値Vtを越えたところ
で、出力信号OUTは"L"になる。この出力信号OUTにより
昇圧動作を制御することで、昇圧電圧クランプ回路に電
流が流れているときに昇圧動作を停止し、流れていない
ときに動作するという間欠動作を繰り返すことが可能に
なる。これにより、出力電圧Vppが所望の電圧に達した
以降は、出力電圧Vppが所望の電圧に達しているときは
動作しないので消費電力を低減できる。
【００１２】これまで、負電圧を生成する場合の昇圧ク
ランプ回路について説明したが、これは正電圧を生成す
る場合にも適用できる。また、図１において、PMOSトラ
ンジスタのカレントミラー回路とツェナーダイオードに
より、電流を抵抗R01に流し、その電圧レベルを検出し
たが、例えばツェナーダイオードはpn接合ダイオード等
の多段接続で代用が可能であるし、また、昇圧電圧の基
準を電源電圧VDDではなく、グランドにすることでPMOS
トランジスタのカレントミラー回路はNMOSトランジスタ
のカレントミラー回路に置き換えられ、同様の機能が実
現できる。図３についても同様である。
ランプ回路について説明したが、これは正電圧を生成す
る場合にも適用できる。また、図１において、PMOSトラ
ンジスタのカレントミラー回路とツェナーダイオードに
より、電流を抵抗R01に流し、その電圧レベルを検出し
たが、例えばツェナーダイオードはpn接合ダイオード等
の多段接続で代用が可能であるし、また、昇圧電圧の基
準を電源電圧VDDではなく、グランドにすることでPMOS
トランジスタのカレントミラー回路はNMOSトランジスタ
のカレントミラー回路に置き換えられ、同様の機能が実
現できる。図３についても同様である。
【００１３】上記の昇圧電圧クランプ回路を用いること
で、常時昇圧電圧を監視することが可能になり、昇圧電
圧が所望の電圧に達したか否かを２値化することができ
る。また、これにより昇圧回路を間欠動作させ、不必要
な昇圧動作を削除することができるので、低消費電力化
も実現できる。特に、電源の供給能力が低く、安定した
昇圧動作が保証されない非接触型ICカード等では有効な
機能であると言える。
で、常時昇圧電圧を監視することが可能になり、昇圧電
圧が所望の電圧に達したか否かを２値化することができ
る。また、これにより昇圧回路を間欠動作させ、不必要
な昇圧動作を削除することができるので、低消費電力化
も実現できる。特に、電源の供給能力が低く、安定した
昇圧動作が保証されない非接触型ICカード等では有効な
機能であると言える。
【００１４】
【発明の効果】以上説明した如く、本発明によれば、昇
圧電圧クランプ回路に流れる電流を検出することで出力
電圧のレベルが確保されたことを検出することが可能に
なる。
圧電圧クランプ回路に流れる電流を検出することで出力
電圧のレベルが確保されたことを検出することが可能に
なる。
【図１】昇圧電圧クランプ回路の基本構成回路図。
【図２】図１における各部波形図。
【図３】実施例の回路図。
【図４】図３における各部波形図。
M01,M02……… PMOSトランジスタ M03,M04……… NMOSトランジスタ R01,R02……… 抵抗 G1 ……… 検出回路 Inv1 ……… インバータ VDD ……… 電源電圧 Vt ……… インバータのしきい値 Vref ……… 検出回路の検出レベル。
Claims (5)
- 【請求項１】トランジスタ、抵抗等を同一シリコンウェ
ハチップ上に形成された半導体集積回路装置であって、
第１の電位と第２の電位との間に第１のPMOSトランジス
タと２つのツェナーダイオードを直列接続し、上記第１
のPMOSトランジスタはゲート端子とドレーン端子を接続
し、さらに第１の電位と第３の電位との間に、第２のPM
OSトランジスタと抵抗を直列接続し、上記第２のPMOSト
ランジスタのゲート端子は、上記第１のPMOSトランジス
タのゲート端子に接続され、上記第２のPMOSトランジス
タと抵抗の接続点を接続点の電位変化を検出する検出回
路の入力端子に接続し、上記ツェナーダイオードに流れ
る電流値の変化を検出する機能を有することを特徴とす
る半導体集積回路装置。 - 【請求項２】上記抵抗がゲート端子に定電圧源を接続し
たNMOSトランジスタであることを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項３】上記検出回路がインバータであることを特
徴とする請求項１または２記載の半導体集積回路装置。 - 【請求項４】請求項１〜３のうちいずれかに記載の半導
体集積回路装置を持つ昇圧回路を搭載した半導体集積回
路装置。 - 【請求項５】請求項１〜４のうちいずれかに記載の半導
体集積回路装置を有するICカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4593799A JP2000251487A (ja) | 1999-02-24 | 1999-02-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4593799A JP2000251487A (ja) | 1999-02-24 | 1999-02-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000251487A true JP2000251487A (ja) | 2000-09-14 |
Family
ID=12733200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4593799A Pending JP2000251487A (ja) | 1999-02-24 | 1999-02-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000251487A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522836B1 (ko) * | 2000-12-29 | 2005-10-19 | 주식회사 하이닉스반도체 | 부스팅 회로 |
| US7251163B2 (en) | 2004-06-23 | 2007-07-31 | Samsung Electronics Co., Ltd. | Flash memory device including bit line voltage clamp circuit for controlling bit line voltage during programming, and bit line voltage control method thereof |
| CN106089462A (zh) * | 2015-04-27 | 2016-11-09 | 瑞萨电子株式会社 | 半导体装置、功率控制半导体装置、车载电子控制单元及车辆 |
-
1999
- 1999-02-24 JP JP4593799A patent/JP2000251487A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522836B1 (ko) * | 2000-12-29 | 2005-10-19 | 주식회사 하이닉스반도체 | 부스팅 회로 |
| US7251163B2 (en) | 2004-06-23 | 2007-07-31 | Samsung Electronics Co., Ltd. | Flash memory device including bit line voltage clamp circuit for controlling bit line voltage during programming, and bit line voltage control method thereof |
| CN106089462A (zh) * | 2015-04-27 | 2016-11-09 | 瑞萨电子株式会社 | 半导体装置、功率控制半导体装置、车载电子控制单元及车辆 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3135859B2 (ja) | 基板バイアス回路 | |
| JP6169892B2 (ja) | 半導体集積回路およびその動作方法 | |
| US9728232B2 (en) | System and method for automatic detection of power up for a dual-rail circuit | |
| US7106107B2 (en) | Reliability comparator with hysteresis | |
| US6424203B1 (en) | Power supply circuit and method | |
| US20220294426A1 (en) | Ultra-low energy per cycle oscillator topology | |
| US7538602B2 (en) | Semiconductor integrated circuit with stepped-down voltage generating circuit | |
| JP2006262180A (ja) | 半導体装置 | |
| US7482847B2 (en) | Power-on reset circuit | |
| US5703825A (en) | Semiconductor integrated circuit device having a leakage current reduction means | |
| US11398813B2 (en) | Integrated oscillator | |
| US6016072A (en) | Regulator system for an on-chip supply voltage generator | |
| JP3425118B2 (ja) | 半導体集積回路、当該半導体集積回路を搭載した非接触型情報媒体、及び半導体集積回路の駆動方法 | |
| KR100623616B1 (ko) | 반도체메모리소자 | |
| US6885215B1 (en) | Voltage detector circuit with a programmable threshold point | |
| JP2006054499A (ja) | 半導体集積回路装置及びそれを用いた半導体システム | |
| JP2000251487A (ja) | 半導体集積回路装置 | |
| US11703526B2 (en) | Power failure detection circuit | |
| JP2019204328A (ja) | フラグ保持回路及びフラグ保持方法 | |
| JP4156368B2 (ja) | アナログ信号処理回路を有するデジタルｃｍｏｓ集積回路のためのローカルな供給電圧発生器 | |
| KR101450255B1 (ko) | 반도체 메모리 장치의 내부 전원 전압 발생 회로 | |
| US6380800B1 (en) | Pump area reduction through the use of passive RC-filters or active filters | |
| US6351182B1 (en) | Circuit and method for providing a reference voltage | |
| KR970013312A (ko) | 반도체 집적회로 | |
| JP2003284241A (ja) | 低消費電流回路および該低消費電流回路を備えたボルテージレギュレータならびにｄｃ−ｄｃコンバータ |