JP2000250468A - 駆動回路 - Google Patents
駆動回路Info
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- JP2000250468A JP2000250468A JP4719799A JP4719799A JP2000250468A JP 2000250468 A JP2000250468 A JP 2000250468A JP 4719799 A JP4719799 A JP 4719799A JP 4719799 A JP4719799 A JP 4719799A JP 2000250468 A JP2000250468 A JP 2000250468A
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- Japan
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- load
- ringing
- emitter
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- Cold Cathode And The Manufacture (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 立ち上がり／立ち下がり応答への影響を少な
く、所望の駆動パルス幅を損なうことなく、駆動電圧を
大きく上回るリンギング電圧を除去することができる駆
動回路を提供する。 【解決手段】 駆動すべき負荷４と、負荷４と並列に構
成されるリミット回路を備える。
く、所望の駆動パルス幅を損なうことなく、駆動電圧を
大きく上回るリンギング電圧を除去することができる駆
動回路を提供する。 【解決手段】 駆動すべき負荷４と、負荷４と並列に構
成されるリミット回路を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、負荷を駆動する駆
動回路に関するものである。
動回路に関するものである。
【０００２】
【従来の技術】電子源を用いた表示装置が提案されてお
り、従来のその電子源を駆動するための電圧駆動回路及
び電流駆動回路は、例えば、図４、図５のように構成さ
れる。
り、従来のその電子源を駆動するための電圧駆動回路及
び電流駆動回路は、例えば、図４、図５のように構成さ
れる。
【０００３】図４は従来の電圧駆動回路を示す図であ
る。
る。
【０００４】図４において、１は第１の電源、２は第２
の電源、４は駆動すべき負荷（特に、レーザダイオー
ド、表面伝導型電子放出素子（Surface Conductive Emi
tter：ＳＣＥ））である。７は寄生インダクタンスであ
る。５は負荷４に電圧を印可する回路であり、図ではパ
ルス電圧源を用いてそれを表している。パルス電圧源５
に応じ負荷４が駆動される、即ち、負荷４が発光に至る
電圧をＶｆと仮定すると、パルス電圧源５がＶｆを上回
った時点から負荷４が発光し、下回った時点で消灯す
る。
の電源、４は駆動すべき負荷（特に、レーザダイオー
ド、表面伝導型電子放出素子（Surface Conductive Emi
tter：ＳＣＥ））である。７は寄生インダクタンスであ
る。５は負荷４に電圧を印可する回路であり、図ではパ
ルス電圧源を用いてそれを表している。パルス電圧源５
に応じ負荷４が駆動される、即ち、負荷４が発光に至る
電圧をＶｆと仮定すると、パルス電圧源５がＶｆを上回
った時点から負荷４が発光し、下回った時点で消灯す
る。
【０００５】図５は従来の電流駆動回路を示す図であ
る。
る。
【０００６】図５において、３は第３の電源である。６
は負荷４に電流を印可する回路であり、本図ではパルス
電流源を用いてそれを表している。これは、図４のパル
ス電圧源５の代りにパルス電流源６を使用した駆動回路
である。負荷４が発光に至る電流をＩｆと仮定すると、
パルス電流源６のパルス電流がＩｆを上回った時点から
負荷４が発光し、下回った時点で消灯する。
は負荷４に電流を印可する回路であり、本図ではパルス
電流源を用いてそれを表している。これは、図４のパル
ス電圧源５の代りにパルス電流源６を使用した駆動回路
である。負荷４が発光に至る電流をＩｆと仮定すると、
パルス電流源６のパルス電流がＩｆを上回った時点から
負荷４が発光し、下回った時点で消灯する。
【０００７】
【発明が解決しようとする課題】しかしながら、図４、
図５に示した従来例では、パルス電圧源５、または、パ
ルス電流源６と負荷４の間に寄生インダクタンス７が存
在する場合、その影響により負荷ＯＮ／ＯＦＦスイッチ
ング時において負荷電圧波形にリンギングが生じてしま
う。図６は理想的な負荷電圧波形（寄生インダクタンス
７を全く考慮しない場合）、図７は寄生インダクタンス
成分を含む場合の負荷電圧波形の一例を示す。更に、図
８に示すような複数の電圧／電流駆動回路で複数の負荷
４１〜４３を駆動する場合などでは、各々の負荷ＯＮ／
ＯＦＦスイッチング時のリンギングが、寄生容量による
相互干渉を生じてしまう。同図中、７１、７２、７３は
寄生インダクタンスを示す。１４、１５は寄生容量であ
る。例えば、負荷４１〜４３が同時にＯＮし、負荷４
１、４３だけがＯＦＦした場合（負荷４２はＯＮのま
ま）、その負荷４１、４３のＯＦＦ時のリンギングが寄
生容量１４、１５を通じ負荷４２の端子電圧に影響を与
える。
図５に示した従来例では、パルス電圧源５、または、パ
ルス電流源６と負荷４の間に寄生インダクタンス７が存
在する場合、その影響により負荷ＯＮ／ＯＦＦスイッチ
ング時において負荷電圧波形にリンギングが生じてしま
う。図６は理想的な負荷電圧波形（寄生インダクタンス
７を全く考慮しない場合）、図７は寄生インダクタンス
成分を含む場合の負荷電圧波形の一例を示す。更に、図
８に示すような複数の電圧／電流駆動回路で複数の負荷
４１〜４３を駆動する場合などでは、各々の負荷ＯＮ／
ＯＦＦスイッチング時のリンギングが、寄生容量による
相互干渉を生じてしまう。同図中、７１、７２、７３は
寄生インダクタンスを示す。１４、１５は寄生容量であ
る。例えば、負荷４１〜４３が同時にＯＮし、負荷４
１、４３だけがＯＦＦした場合（負荷４２はＯＮのま
ま）、その負荷４１、４３のＯＦＦ時のリンギングが寄
生容量１４、１５を通じ負荷４２の端子電圧に影響を与
える。
【０００８】これらリンギングの大きさは、駆動電圧
値、駆動電流値、ＯＮ／ＯＦＦスイッチングスピード、
寄生インダクタンスの値、寄生容量の値などで変化す
る。特に、リンギングが大きい場合、駆動回路を破壊し
てしまったり、負荷のＶｆを大きく上回る過渡的なリン
ギング電圧は素子を劣化させたり、素子の寿命を短くす
るなど悪影響が心配される。
値、駆動電流値、ＯＮ／ＯＦＦスイッチングスピード、
寄生インダクタンスの値、寄生容量の値などで変化す
る。特に、リンギングが大きい場合、駆動回路を破壊し
てしまったり、負荷のＶｆを大きく上回る過渡的なリン
ギング電圧は素子を劣化させたり、素子の寿命を短くす
るなど悪影響が心配される。
【０００９】本発明は上記の問題点に鑑みてなされても
のであり、駆動電圧を大きく上回るリンギング電圧を除
去することができる駆動回路を提供することを目的とす
る。
のであり、駆動電圧を大きく上回るリンギング電圧を除
去することができる駆動回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明による駆動回路は以下の構成を備える。即
ち、負荷を駆動する駆動回路であって、駆動すべき負荷
と、前記負荷と並列に構成されるリミット回路をを備え
る。
めの本発明による駆動回路は以下の構成を備える。即
ち、負荷を駆動する駆動回路であって、駆動すべき負荷
と、前記負荷と並列に構成されるリミット回路をを備え
る。
【００１１】また、好ましくは、前記負荷は、電子源で
ある。
ある。
【００１２】また、好ましくは、前記電子源は、表面伝
導型電子放出素子である。
導型電子放出素子である。
【００１３】また、好ましくは、前記リミット回路は、
ＮＰＮトランジスタを有し、前記ＮＰＮトランジスタの
コレクタ、ベースはショートされ、エミッタは所定電源
電圧値が印加される。前記所定電源電圧値と前記ベース
−エミッタ間電圧値を加算した電圧以上に前記負荷にか
かる電圧がなった場合にリミット機能が動作する。
ＮＰＮトランジスタを有し、前記ＮＰＮトランジスタの
コレクタ、ベースはショートされ、エミッタは所定電源
電圧値が印加される。前記所定電源電圧値と前記ベース
−エミッタ間電圧値を加算した電圧以上に前記負荷にか
かる電圧がなった場合にリミット機能が動作する。
【００１４】また、好ましくは、前記リミット回路は、
ＮＰＮトランジスタ及びＰＮＰトランジスタを有し、前
記ＮＰＮトランジスタのコレクタは所定電源電圧値が印
加され、該ＮＰＮトランジスタのエミッタ電圧は、前記
ＰＮＰトランジスタのベースに印加される。前記負荷に
かかる電圧が、前記エミッタ電圧と、該ＰＮＰトランジ
スタのベース−エミッタ間電圧値を加算した電圧以上に
なった場合に、該ＰＮＰトランジスタがＯＮし、リミッ
ト機能が動作する。
ＮＰＮトランジスタ及びＰＮＰトランジスタを有し、前
記ＮＰＮトランジスタのコレクタは所定電源電圧値が印
加され、該ＮＰＮトランジスタのエミッタ電圧は、前記
ＰＮＰトランジスタのベースに印加される。前記負荷に
かかる電圧が、前記エミッタ電圧と、該ＰＮＰトランジ
スタのベース−エミッタ間電圧値を加算した電圧以上に
なった場合に、該ＰＮＰトランジスタがＯＮし、リミッ
ト機能が動作する。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の好
適な実施形態を詳細に説明する。 （実施形態１）図１は本発明の実施形態１の駆動回路を
示す図である。
適な実施形態を詳細に説明する。 （実施形態１）図１は本発明の実施形態１の駆動回路を
示す図である。
【００１６】図１において、２は第２の電源、３は第３
の電源、４は負荷、６はパルス電流源、７は寄生インダ
クタンスである。図中、ＮＰＮトランジスタ１０はコレ
クタ、ベースがショートされ、エミッタにリミット用電
源電圧９（電源電圧値Ｖｍａｘ）を印可する。即ち、負
荷電圧にリンギングを生じ、その値がＶｍａｘ＋Ｖｂｅ
を上回った時点でＮＰＮトランジスタ１０で構成された
ダイオードがＯＮし、リンギングを抑圧する。つまり、
ＮＰＮトランジスタ１０とリミット用電源電圧９によっ
て、負荷４に印加する電圧を制御することができる。
尚、ＶｂｅとはＮＰＮトランジスタ１０のＯＮ時のベー
スエミッタ間電圧である。
の電源、４は負荷、６はパルス電流源、７は寄生インダ
クタンスである。図中、ＮＰＮトランジスタ１０はコレ
クタ、ベースがショートされ、エミッタにリミット用電
源電圧９（電源電圧値Ｖｍａｘ）を印可する。即ち、負
荷電圧にリンギングを生じ、その値がＶｍａｘ＋Ｖｂｅ
を上回った時点でＮＰＮトランジスタ１０で構成された
ダイオードがＯＮし、リンギングを抑圧する。つまり、
ＮＰＮトランジスタ１０とリミット用電源電圧９によっ
て、負荷４に印加する電圧を制御することができる。
尚、ＶｂｅとはＮＰＮトランジスタ１０のＯＮ時のベー
スエミッタ間電圧である。
【００１７】つまり、図３に示すように、従来、リンギ
ングにより生じる過渡の電圧を、リミット回路によって
所定以上の電圧を抑えることができる。
ングにより生じる過渡の電圧を、リミット回路によって
所定以上の電圧を抑えることができる。
【００１８】以上説明したように、実施形態１によれ
ば、負荷応答速度を遅くすることなく、リンギングによ
り生じる過度の電圧を抑えることができ、素子の劣化を
防ぐことができる。 （実施形態２）図２は本発明の実施形態２の駆動回路を
示す図である。
ば、負荷応答速度を遅くすることなく、リンギングによ
り生じる過度の電圧を抑えることができ、素子の劣化を
防ぐことができる。 （実施形態２）図２は本発明の実施形態２の駆動回路を
示す図である。
【００１９】図１に示した実施形態１では、負荷電圧は
Ｖｍａｘ＋Ｖｂｅでリミットされていたが、実施形態２
では、ほぼＶｍａｘでリミットできるように構成してい
る。８は第４の電源、１１はバイアス電流源である。図
中、ＮＰＮトランジスタ１２のベースにリミット用電源
電圧（電源電圧値Ｖｍａｘ）が印加され、エミッタ電圧
はＶｍａｘ−Ｖｂｅ12となり、この電圧がＰＮＰトラン
ジスタ１３のベースに印加される尚、Ｖｂｅ12は、ＮＰ
Ｎトランジスタ１２のベース−エミッタ間電圧である。
Ｖｍａｘ＋Ｖｂｅでリミットされていたが、実施形態２
では、ほぼＶｍａｘでリミットできるように構成してい
る。８は第４の電源、１１はバイアス電流源である。図
中、ＮＰＮトランジスタ１２のベースにリミット用電源
電圧（電源電圧値Ｖｍａｘ）が印加され、エミッタ電圧
はＶｍａｘ−Ｖｂｅ12となり、この電圧がＰＮＰトラン
ジスタ１３のベースに印加される尚、Ｖｂｅ12は、ＮＰ
Ｎトランジスタ１２のベース−エミッタ間電圧である。
【００２０】ＰＮＰトランジスタ１３のＯＮ時のベース
−エミッタ間電圧をＶｂｅ13とすると、負荷電圧が（Ｖ
ｍａｘ−Ｖｂｅ12）＋Ｖｂｅ13を上回るとＰＮＰトラン
ジスタ１３がＯＮし、負荷電圧がそれ以上になることを
抑える。このリミット電圧は（Ｖｍａｘ−Ｖｂｅ12）＋
Ｖｂｅ13であり、Ｖｂｅ12≒Ｖｂｅ13と考えるとほぼＶ
ｍａｘとなり、負荷電圧は約Ｖｍａｘでリミットされ
る。
−エミッタ間電圧をＶｂｅ13とすると、負荷電圧が（Ｖ
ｍａｘ−Ｖｂｅ12）＋Ｖｂｅ13を上回るとＰＮＰトラン
ジスタ１３がＯＮし、負荷電圧がそれ以上になることを
抑える。このリミット電圧は（Ｖｍａｘ−Ｖｂｅ12）＋
Ｖｂｅ13であり、Ｖｂｅ12≒Ｖｂｅ13と考えるとほぼＶ
ｍａｘとなり、負荷電圧は約Ｖｍａｘでリミットされ
る。
【００２１】以上説明したように、実施形態２によれ
ば、リンギングにより生じる過度の電圧をほぼリミット
電圧値Ｖｍａｘで抑えることができ、素子の劣化を防ぐ
ことができる。
ば、リンギングにより生じる過度の電圧をほぼリミット
電圧値Ｖｍａｘで抑えることができ、素子の劣化を防ぐ
ことができる。
【００２２】以上説明した実施形態１、２に用いる負荷
としては、例えば、電子源、特に、表面伝導型電子放出
素子（Surface Conductive Emitter：ＳＣＥ）を用いる
ことができる。
としては、例えば、電子源、特に、表面伝導型電子放出
素子（Surface Conductive Emitter：ＳＣＥ）を用いる
ことができる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
駆動電圧を大きく上回るリンギング電圧を除去すること
ができる駆動回路を提供できる。
駆動電圧を大きく上回るリンギング電圧を除去すること
ができる駆動回路を提供できる。
【図１】本発明の実施形態１の駆動回路を示す図であ
る。
る。
【図２】本発明の実施形態２の駆動回路を示す図であ
る。
る。
【図３】本発明の実施形態を説明するための図である。
【図４】従来の電圧駆動回路を示す図である。
【図５】従来の電流駆動回路を示す図である。
【図６】理想的な負荷電圧波形を説明する図である。
【図７】実際の負荷電圧波形を説明する図である。
【図８】従来の電圧／電流駆動回路を示す図である。
１ 第１の電源 ２ 第２の電源 ３ 第３の電源 ４，４１，４２，４３ 負荷 ５ パルス電圧源 ６ パルス電流源 ７，７１，７２，７３ 寄生インダクタンス ８ 第４の電源 ９ リミット用電源電圧 １０，１２ ＮＰＮトランジスタ １１ 定電流源 １３ ＰＮＰトランジスタ １４，１５ 寄生容量
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年３月１日（１９９９．３．１）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (7)
- 【請求項１】 負荷を駆動する駆動回路であって、 駆動すべき負荷と、 前記負荷と並列に構成されるリミット回路をを備えるこ
とを特徴とする駆動回路。 - 【請求項２】 前記負荷は、電子源であることを特徴と
する請求項１に記載の駆動回路。 - 【請求項３】 前記電子源は、表面伝導型電子放出素子
であることを特徴とする請求項２に記載の駆動回路。 - 【請求項４】 前記リミット回路は、 ＮＰＮトランジスタを有し、 前記ＮＰＮトランジスタのコレクタ、ベースはショート
され、エミッタは所定電源電圧値が印加されることを特
徴とする請求項１に記載の駆動回路。 - 【請求項５】 前記ＮＰＮトランジスタは、前記負荷に
かかる電圧が、前記所定電源電圧値と前記ベース−エミ
ッタ間電圧値を加算した電圧以上になった場合にＯＮす
ることを特徴とする請求項４に記載の駆動回路。 - 【請求項６】 前記リミット回路は、 ＮＰＮトランジスタ及びＰＮＰトランジスタを有し、 前記ＮＰＮトランジスタのコレクタは所定電源電圧値が
印加され、該ＮＰＮトランジスタのエミッタ電圧は、前
記ＰＮＰトランジスタのベースに印加されることを特徴
とする請求項１に記載の駆動回路。 - 【請求項７】 前記ＰＮＰトランジスタは、前記負荷に
かかる電圧が、前記エミッタ電圧と、該ＰＮＰトランジ
スタのベース−エミッタ間電圧値を加算した電圧以上に
なった場合にＯＮすることを特徴とする請求項１に記載
の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4719799A JP2000250468A (ja) | 1999-02-24 | 1999-02-24 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4719799A JP2000250468A (ja) | 1999-02-24 | 1999-02-24 | 駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000250468A true JP2000250468A (ja) | 2000-09-14 |
Family
ID=12768414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4719799A Withdrawn JP2000250468A (ja) | 1999-02-24 | 1999-02-24 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000250468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010213565A (ja) * | 2009-03-09 | 2010-09-24 | Sma Solar Technology Ag | 三相グリッドへ電力を供給するための電力発生システム及びインバータ |
-
1999
- 1999-02-24 JP JP4719799A patent/JP2000250468A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010213565A (ja) * | 2009-03-09 | 2010-09-24 | Sma Solar Technology Ag | 三相グリッドへ電力を供給するための電力発生システム及びインバータ |
| US8779630B2 (en) | 2009-03-09 | 2014-07-15 | Sma Solar Technology Ag | Power generation system and inverter for feeding power into a three-phase grid |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060509 |