JP2000244324A - Σδad変換器 - Google Patents
Σδad変換器Info
- Publication number
- JP2000244324A JP2000244324A JP11042634A JP4263499A JP2000244324A JP 2000244324 A JP2000244324 A JP 2000244324A JP 11042634 A JP11042634 A JP 11042634A JP 4263499 A JP4263499 A JP 4263499A JP 2000244324 A JP2000244324 A JP 2000244324A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- converter
- output
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
ングが可能な絶縁手段を備えたΣΔAD変換器を提供す
ることを目的とする。 【解決手段】 入力端子と加算器と積分器とコンパレー
タとフリップフロップを直列に接続し、前記フリップフ
ロップの出力信号を出力端子に接続すると共に、その出
力信号をD/A変換器を介して前記加算器に帰還して、
入力信号に対応するパルス密度信号を出力するΣΔAD
変換器において、前記コンパレータの出力を保持する第
2のフリップフロップと、前記第1のフリップフロップ
の出力信号の状態変化を検知して前記第2のフリップフ
ロップのトリガ信号を発生するトリガ発生回路と、前記
コンパレータの出力端子と前記第1のフリップフロップ
の入力端子の接続点及び、前記トリガ発生回路の出力端
子と前記第2のフリップフロップのトリガ信号入力端子
の接続点を、それぞれ絶縁する絶縁手段を備えた。
Description
対応して発生する渦周波数をセンサによって検出しこの
検出信号をA/D変換し流量換算した後、外部機器に流
量測定値を動作電源と共有の4〜20mA電流信号とし
て出力する2線式渦流量計に用いるΣΔAD変換器に関
し、特に入力信号の絶縁手段を改良して消費電流の低減
を図ったΣΔAD変換器に関する。
明する。同図において、渦発生体により発生する渦を検
出するセンサ1の入力信号は、増幅器2によって増幅さ
れアンチエリアジングフィルタ3に入力される。
た信号は、ここで高周波成分を除去されΣΔA/D変換
器4に出力される。
ここでデジタル変換されデジタルフィルタ5に出力され
る。
ここで適切なフィルタリングを施されCPU6に入力さ
れる。CPU6は、入力された信号に対して流量変換等
の信号処理を行った後、流量信号を出力回路7に出力す
る。
mAの流量信号を出力する。尚、ここで出力される4〜
20mAの信号は2線式渦流量計の場合、図4の回路の
動作電源も兼用している。
をアースから絶縁しない構造の場合正常な流量信号を得
るために、回路内のいずれかの点で入力信号と内部回路
を絶縁する必要がある。
行うためにΣΔA/D変換器4に絶縁回路を挿入するこ
とにより、図4中に破線Aで示した箇所で絶縁を行って
いる。
であり、図6は各部の信号波形を示す波形図である。
3から入力端子61に入力される信号Ainは、加算器
15を介して積分器11に入力され、その出力はコンパ
レータ12に入力される。
ップ13に入力され、その出力は出力端子62を介して
接続された後段のデジタルフィルタ5に入力される。ま
た、前記フリップフロップ13には、ΣΔAD変換器の
サンプリング信号となる内部クロック信号CLKが接続
され、その出力はD/A変換器14を介して加算器15
の−端子に入力される。
て、前記信号Ainは積分器11によって積分され、そ
の積分信号A11はコンパレータ12の既定値と比較さ
れる。この比較出力D12はフリップフロップ13に入
力されクロック信号CLKのタイミングによってオンオ
フを繰り返し出力信号D13を出力する。
3は、D/A変換器14によってアナログ信号A14に
変換された後、加算器15によって前記信号Ainと加
算される。
ΣΔAD変換器4は、図6のD13に示したような前記
信号Ainに対応したパルス密度信号D13を出力する
ことが可能である。
て、出力が1ビット(多ビット出力型のもののある。)
であること、ハードウェアが小規模であること、省電力
化しやすいこと、サンプリングレートを上げることによ
って無調整で高い分解能を得られることなどがあげられ
るため渦流量計等に多く用いられてきた。
図4中に破線Aで示した箇所で入力信号を絶縁するため
に前記絶縁回路を回路内に挿入した一例を図7に示す。
同図は図4のΣΔAD変換器の、クロック信号CLKと
フリップフロップ13の出力に絶縁回路25を設けるこ
とにより、図4の破線Aからセンサ1側の回路と、破線
AからCPU6側の回路との絶縁を行うものである。こ
のような構成の回路が、USP5372046公報に示
されている。
説明した従来のΣΔAD変換器の絶縁構造では、高い周
波数の信号であるクロック信号を絶縁する必要がある。
高周波の信号を絶縁し転送するためには大きな電流が必
要である。
ング信号を用いてサンプリングを行えば行う程、量子化
ノイズが減少し、高分解能が得られ、信号帯域より数百
倍程度の高い周波数でサンプリングを行う必要がある。
るためサンプリング周波数は数百kHz以上が必要であ
る。このような高周波の信号を絶縁し転送するためには
大きな電流が必要である。
源と共用の流量信号を測定レンジに対する4−20mA
の電流信号で外部機器に送信するため、AD変換器の全
消費電流は4mA以下で動作させる必要がある。従っ
て、図7のΣΔAD変換器では絶縁回路の電流消費量の
制限により、4mA以下で絶縁が可能な範囲内でしかサ
ンプリング周波数を上げる(分解能を上げる)ことがで
きないという問題点があった。
電力化が可能であると同時に高速サンプリングが可能な
絶縁手段を備えたΣΔAD変換器を提供することを目的
とする。
るために請求項1に記載の発明では、入力端子と加算器
と積分器とコンパレータとフリップフロップを直列に接
続し、前記フリップフロップの出力信号を出力端子に接
続すると共に、その出力信号をD/A変換器を介して前
記加算器に帰還して、入力信号に対応するパルス密度信
号を出力するΣΔAD変換器において、前記コンパレー
タの出力を保持する第2のフリップフロップと前記第1
のフリップフロップの出力信号の状態変化を検知して前
記第2のフリップフロップのトリガ信号を発生するトリ
ガ発生回路と、前記コンパレータの出力端子と前記第1
のフリップフロップの入力端子の接続点及び、前記トリ
ガ発生回路の出力端子と前記第2のフリップフロップの
トリガ信号入力端子の接続点を、それぞれ絶縁する絶縁
手段を備えたことを特徴とするものである。
絶縁することなく前記センサ側の回路とCPU側の回路
とを絶縁することが可能となる。
載の発明において、前記絶縁手段として、トランスまた
はフォトカプラを使用したことを特徴とするものであ
る。
高周波部品でなく一般的な汎用部品を用いて構成するこ
とが可能となる。
載の発明において、前記トリガ発生回路は、前記第1の
フリップフロップの出力信号が変化するタイミングと同
期して前記トリガ信号を発生するように構成されたこと
を特徴とするものである。
は、前記第2のフリップフロップへ前記第1のフリップ
フロップの出力の変化に対応するトリガ信号を送ること
が可能となる。
載の発明において、前記トリガ発生回路は、ホールド回
路を経由した前記第1のフリップフロップの出力を受け
るように構成されたことを特徴とするものである。
構成のΣΔAD変換器に対応することが可能となる。
載の発明において、前記トリガ発生回路は、電源回路等
の付帯回路と共に一つのゲートアレイとして構成された
ことを特徴とするものである。
び電源回路等の付帯回路は小規模なハードウェアで低コ
ストで製作することが可能となる。
説明する。図1は本発明に係るΣΔAD変換器の構成図
である。尚、同図において従来例の問題点を説明した図
7と同様の動作を行うものは、同一の符号を付しその説
明を省略する。
ンパレータ12の出力D12を保持する第2のフリップ
フロップ102と、第1のフリップフロップ13の出力
信号D13から第2のフリップフロップ102のトリガ
信号TG2を発生するトリガ発生回路101を備えた点
と、コンパレータ12の出力端子と第1のフリップフロ
ップ13の入力端子の接続点及び、トリガ発生回路10
1の出力端子と第2のフリップフロップ102のトリガ
入力端子Cinの接続点をそれぞれ絶縁する絶縁回路1
00を備えた点である。
図2に示す動作波形図を参照しながら説明する。同図
は、図1に示したΣΔAD変換器における、コンパレー
タ12の入力信号A11と、その出力信号D12と、第
1のフリップフロップ13の出力信号D13と、トリガ
発生回路101の出力TG2と、第2のフリップフロッ
プ102の出力信号D102と、クロック信号CLKの
波形を図示したものである。
G2と、第2のフリップフロップ102の出力信号D1
02について説明する。その他の信号については図7の
従来例と同様の動作を行うため、ここでの説明を省略す
る。
のフリップフロップ13の出力信号D13がオンからオ
フ、または、オフからオンに状態変化した時、クロック
信号CLK1周期分のパルス出力を発生する回路であ
る。この回路によって図2に示す出力信号TG2を発生
する。
は、絶縁回路100を通過し、第2のフリップフロップ
102のクロック入力端子Cinに入力される。第2の
フリップフロップ102は、入力端子に入力されたコン
パレータ12の出力信号D12を前記トリガ発生回路1
01の出力信号TG2のオンオフタイミングに従ってラ
ッチし、出力信号D102をD/A変換器14に出力す
る。この出力信号D102は、図2に示すように第1の
フリップフロップ13の出力信号D13と同じ波形であ
る。
過する信号はコンパレータ12の出力信号D12と、ト
リガ発生回路101の出力TG2である。
ガ発生回路101の出力TG2は、図2に示したとおり
オンオフの2値信号であるため容易に絶縁することが可
能である。
り、高周波のクロック信号CLKは絶縁回路100を通
過していない。そして、前記トリガ発生回路101の出
力TG2は、第1のフリップフロップ13の出力信号が
変化するときのみオンオフするため原理的にクロック信
号CLKの周波数よりはるかに周波数が低い。
しようとする信号の周波数が高い程消費電流が大きくな
り、その価格も高くなる。逆に、絶縁しようとする信号
の周波数が低い程消費電流が小さくなり、その価格も安
くなる。
縁する信号は、低い周波数の2値信号であるためその絶
縁に大電流を必要としない。従って、絶縁回路100は
小さな電流消費の簡単な回路で容易に実現できる。ま
た、ΣΔAD変換器の分解能を決定するクロック信号C
LKも絶縁回路100を通過しないため、この制限を受
けず容易に高周波数化することが可能である。
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
フリップフロップ13の出力端子とA/D変換器14の
間にホールド回路56を挿入したΣΔAD変換器におい
ても、図1で説明した絶縁手段は有効である。同図のよ
うにフリップフロップ13の出力をホールド回路56に
よって一定時間、ホールドすることによりD/A変換器
14に入力する出力信号D101の周波数を落とすこと
が可能となるため、クロック信号CLKの周波数に比べ
積分器11やコンパレータ13の動作速度を低く抑える
ことが可能となる。従って、より小電流で動作するΣΔ
AD変換器を低コストで製作することが可能となる。
本発明によれば次のような効果がある。請求項1と3に
記載の発明では、前記ΣΔAD変換器において、比較的
低速の2値信号を絶縁するだけで、前記センサ側の回路
とCPU側の回路とを絶縁することが可能となる。従っ
て高周波のクロック信号を絶縁する場合に比べ、前記絶
縁手段を電流消費を低く抑えた安価な回路で構成するこ
とが可能となる。
載された発明において、前記絶縁手段は、トランスやフ
ォトカプラを用いて構成されたことにより、一般的な汎
用部品を用いて低コストで製作することが可能となる。
また、汎用部品を用いたことにより部品調達が容易であ
る。
載された発明において、前記絶縁手段は、前記2次ΣΔ
AD変換器やホールド回路を備えたΣΔAD変換器にお
いても対応が可能であるため様々な構成のΣΔAD変換
器に対応することが可能となる。
載された発明において、前記トリガ発生回路は、電源回
路等の付帯回路と共に一つのゲートアレイとして構成す
ることができるため小規模なハードウェアで低コストで
製作することが可能となる。
構成図である。
す波形図である。
す構成図である。
構成図である。
を示す波形図である。
示す構成図である。
Claims (5)
- 【請求項1】2線式渦流量計等に用いるA/D変換器で
あって、入力端子と加算器と積分器とコンパレータと第
1のフリップフロップを直列に接続し、前記第1のフリ
ップフロップの出力信号を出力端子に接続すると共に、
その出力信号をD/A変換器を介して前記加算器に帰還
して、入力信号に対応するパルス密度信号を出力するΣ
ΔAD変換器において、前記コンパレータの出力を保持
する第2のフリップフロップと前記第1のフリップフロ
ップの出力信号の状態変化を検知して前記第2のフリッ
プフロップのトリガ信号を発生するトリガ発生回路と、
前記コンパレータの出力端子と前記第1のフリップフロ
ップの入力端子の接続点及び、前記トリガ発生回路の出
力端子と前記第2のフリップフロップのトリガ信号入力
端子の接続点を、それぞれ絶縁する絶縁手段を備えたこ
とを特徴とするΣΔAD変換器。 - 【請求項2】前記絶縁手段として、トランスまたはフォ
トカプラを使用したことを特徴とする請求項1に記載の
ΣΔAD変換器。 - 【請求項3】前記トリガ発生回路は、前記第1のフリッ
プフロップの出力信号が変化するタイミングと同期して
前記トリガ信号を発生するように構成されたことを特徴
とする請求項1に記載のΣΔAD変換器。 - 【請求項4】前記トリガ発生回路は、ホールド回路を経
由した前記第1のフリップフロップの出力を受けるよう
に構成されたことを特徴とする請求項1に記載のΣΔA
D変換器。 - 【請求項5】前記トリガ発生回路は、電源回路等の付帯
回路と共に一つのゲートアレイとして構成されたことを
特徴とする請求項1に記載のΣΔAD変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04263499A JP3473012B2 (ja) | 1999-02-22 | 1999-02-22 | Σδad変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04263499A JP3473012B2 (ja) | 1999-02-22 | 1999-02-22 | Σδad変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000244324A true JP2000244324A (ja) | 2000-09-08 |
JP3473012B2 JP3473012B2 (ja) | 2003-12-02 |
Family
ID=12641455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04263499A Expired - Lifetime JP3473012B2 (ja) | 1999-02-22 | 1999-02-22 | Σδad変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3473012B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008035038A (ja) * | 2006-07-27 | 2008-02-14 | Yamatake Corp | Δς型d/a変換器 |
JP2008099350A (ja) * | 2006-10-06 | 2008-04-24 | Fuji Electric Fa Components & Systems Co Ltd | 誘導電動機のベクトル制御装置 |
US8134485B2 (en) | 2009-08-21 | 2012-03-13 | Denso Corporation | Device for converting analog signal into digital values and correcting the values |
JP2015047021A (ja) * | 2013-08-29 | 2015-03-12 | 株式会社明電舎 | 電力変換装置のデットタイム補償装置 |
-
1999
- 1999-02-22 JP JP04263499A patent/JP3473012B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008035038A (ja) * | 2006-07-27 | 2008-02-14 | Yamatake Corp | Δς型d/a変換器 |
JP2008099350A (ja) * | 2006-10-06 | 2008-04-24 | Fuji Electric Fa Components & Systems Co Ltd | 誘導電動機のベクトル制御装置 |
US8134485B2 (en) | 2009-08-21 | 2012-03-13 | Denso Corporation | Device for converting analog signal into digital values and correcting the values |
JP2015047021A (ja) * | 2013-08-29 | 2015-03-12 | 株式会社明電舎 | 電力変換装置のデットタイム補償装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3473012B2 (ja) | 2003-12-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102435336B (zh) | 具有双精度工作模式的可编程cmos温度传感器 | |
EP0989678B1 (en) | Sigma-delta analog-to-digital converter | |
CN101577549B (zh) | 多输出时间数字转换器 | |
US20050024250A1 (en) | Space efficient low power cyclic A/D converter | |
DE602004002565D1 (de) | Umsetzer von perioden zu digital | |
US6696843B1 (en) | Device and method for ultrasonic measurement of a fluid flow rate comprising a sigma-delta band pass analog-to-digital converter | |
JP2000244324A (ja) | Σδad変換器 | |
CN101217280B (zh) | 采用开关运放的逐次逼近模数转换器 | |
JP3551813B2 (ja) | Σδad変換器及びこれを用いた流量流速測定装置 | |
JP3593691B2 (ja) | Σδad変換器 | |
JPH04134269A (ja) | グリッチ検出装置 | |
JP3475837B2 (ja) | Σδad変換器 | |
JPS6184110A (ja) | 電圧比較器 | |
CN100561875C (zh) | 高精度模拟/数字转换方法及电路 | |
JP2000101435A (ja) | Σδad変換器 | |
JPH09181604A (ja) | 半導体集積回路装置およびその雑音低減方法 | |
JP4666776B2 (ja) | Adコンバータ | |
JP2000269817A (ja) | Σδad変換器及びこれを用いた流量流速測定装置 | |
JP2004510987A (ja) | Rf電力測定 | |
JP3238686B2 (ja) | エンコーダ信号処理方法及び装置 | |
JP2008187537A (ja) | A/d変換器 | |
RU2241236C1 (ru) | Преобразователь параметров электромагнитных датчиков | |
JPS58163099A (ja) | Ad変換装置 | |
Krüger et al. | Universal low power smart sensor interface using two-wires for data transmission and supply | |
JP2001165783A (ja) | 温度検出回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100919 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140919 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term |