JP2000243959A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【課題】 トレンチゲート型トランジスタにおいて、低
ＯＮ抵抗を得る。 【解決手段】 ドレイン電極１０上に、順次ｎ＋基板１
２、ｎドリフト領域１４、ｐ−チャネル領域１６、ｎ＋
ソース領域１７、トレンチゲート１８、及びソース電極
２２を形成する。ｐ−チャネル領域１６の濃度をｎドリ
フト領域１４の濃度以下と小さくし、比較的大きなゲー
ト間隔でゼロゲートバイアス状態でチャネル領域全体を
空乏化する。正バイアス印加時には、ｐ−チャネル領域
１６の全体がチャネルとなり、キャリアの移動度が大き
くＯＮ時の抵抗が減少する。
ＯＮ抵抗を得る。 【解決手段】 ドレイン電極１０上に、順次ｎ＋基板１
２、ｎドリフト領域１４、ｐ−チャネル領域１６、ｎ＋
ソース領域１７、トレンチゲート１８、及びソース電極
２２を形成する。ｐ−チャネル領域１６の濃度をｎドリ
フト領域１４の濃度以下と小さくし、比較的大きなゲー
ト間隔でゼロゲートバイアス状態でチャネル領域全体を
空乏化する。正バイアス印加時には、ｐ−チャネル領域
１６の全体がチャネルとなり、キャリアの移動度が大き
くＯＮ時の抵抗が減少する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特にゼ
ロゲート電圧で電流を遮断するトランジスタ及びダイオ
ードに関する。
ロゲート電圧で電流を遮断するトランジスタ及びダイオ
ードに関する。
【０００２】
【従来の技術】従来より、トレンチゲートを用いた半導
体装置が知られている。図９には、従来のトレンチゲー
ト型半導体装置の構成が示されている。図において、
（ａ）は平面図（但し、ソース電極は省略）、（ｂ）は
（ａ）のｂ−ｂ断面図である。ｎ＋基板１２０上にｎド
リフト領域１３０が設けられ、絶縁膜で被覆されたトレ
ンチゲート１６０の間にｐボディ領域１４０が設けられ
る。ｐボディ領域１４０にはトレンチゲート１６０に隣
接してｎ＋ソース領域１５０が形成され、このｎ＋ソー
ス領域にソース電極１９０が接続される。ソース電極１
９０とトレンチゲート１６０との間は絶縁膜１８０で絶
縁されており、ｎ＋基板１２０にはドレイン電極１１０
が設けられる。このような構成において、トレンチゲー
ト１６０に所定の正バイアスを印加すると、ｐボディ領
域１４０のトレンチゲート１６０との界面においてチャ
ネルが形成され、電流が流れる。
体装置が知られている。図９には、従来のトレンチゲー
ト型半導体装置の構成が示されている。図において、
（ａ）は平面図（但し、ソース電極は省略）、（ｂ）は
（ａ）のｂ−ｂ断面図である。ｎ＋基板１２０上にｎド
リフト領域１３０が設けられ、絶縁膜で被覆されたトレ
ンチゲート１６０の間にｐボディ領域１４０が設けられ
る。ｐボディ領域１４０にはトレンチゲート１６０に隣
接してｎ＋ソース領域１５０が形成され、このｎ＋ソー
ス領域にソース電極１９０が接続される。ソース電極１
９０とトレンチゲート１６０との間は絶縁膜１８０で絶
縁されており、ｎ＋基板１２０にはドレイン電極１１０
が設けられる。このような構成において、トレンチゲー
ト１６０に所定の正バイアスを印加すると、ｐボディ領
域１４０のトレンチゲート１６０との界面においてチャ
ネルが形成され、電流が流れる。
【０００３】また、図１０には、従来における他の半導
体装置が示されており、いわゆるショットキー型ダイオ
ードである。図において、ｎ＋カソード領域２２０上に
ｎ−カソード領域２３０が設けられ、このｎ−カソード
領域２３０にトレンチゲート類似のトレンチ領域２４０
が形成される。そして、ｎ−カソード領域２３０上にさ
らにアノード電極２６０が設けられる。アノード電極２
６０とトレンチ領域２４０とは接続されており、同電位
に設定される。したがって、トレンチ領域２４０は実質
的にアノードとして機能する。このような構成におい
て、順方向バイアスを印加すると、トレンチ領域２４０
間に形成されたｎ−カソード領域２３０にチャネルが形
成され、電流が流れる。
体装置が示されており、いわゆるショットキー型ダイオ
ードである。図において、ｎ＋カソード領域２２０上に
ｎ−カソード領域２３０が設けられ、このｎ−カソード
領域２３０にトレンチゲート類似のトレンチ領域２４０
が形成される。そして、ｎ−カソード領域２３０上にさ
らにアノード電極２６０が設けられる。アノード電極２
６０とトレンチ領域２４０とは接続されており、同電位
に設定される。したがって、トレンチ領域２４０は実質
的にアノードとして機能する。このような構成におい
て、順方向バイアスを印加すると、トレンチ領域２４０
間に形成されたｎ−カソード領域２３０にチャネルが形
成され、電流が流れる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、チャネル領域の濃度が比較的高く（例え
ば、図９の半導体装置においては、一般にイオン注入及
び拡散によりｐボディ領域を形成するためドリフト領域
よりもその濃度が高くなる）、正バイアス印加時にもト
レンチ領域との界面でのみ電流が流れるため、ＯＮ抵抗
が大きくなる問題があった。
来技術では、チャネル領域の濃度が比較的高く（例え
ば、図９の半導体装置においては、一般にイオン注入及
び拡散によりｐボディ領域を形成するためドリフト領域
よりもその濃度が高くなる）、正バイアス印加時にもト
レンチ領域との界面でのみ電流が流れるため、ＯＮ抵抗
が大きくなる問題があった。
【０００５】本発明は、上記従来技術の有する課題に鑑
みなされたものであり、その目的は、従来より低ＯＮ抵
抗の半導体装置を提供することにある。
みなされたものであり、その目的は、従来より低ＯＮ抵
抗の半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、第１導電型の基板と、前記基板上に
設けられた第１導電型のドリフト領域と、前記ドリフト
領域上であってトレンチゲート間に設けられた第２導電
型のチャネル領域と、前記チャネル領域上に設けられた
第２導電型のソース領域とを有し、前記チャネル領域の
濃度は前記ドリフト領域の濃度以下であり、前記トレン
チゲートにゼロバイアス電圧を印加した状態で前記チャ
ネル領域が前記トレンチゲート間全体で空乏化すること
を特徴とする。チャネル領域の濃度をドリフト領域以下
に設定することで、従来より濃度の低いチャネル領域が
得られ、ゼロバイアス状態で容易にチャネル領域全体を
空乏化することができる。なお、チャネル領域全体を空
乏化するために必要なトレンチゲート間隔は、チャネル
領域の濃度に応じて決定（濃度と間隔は負の相関にあ
る）され、従来より大きなゲート間隔で済むことにな
る。そして、ＯＮ動作時には、従来のようにトレンチゲ
ートとの界面のみにチャネルが形成されるのではなく、
チャネル領域全体にチャネルが形成されることになり、
キャリアの移動度が大きく、ＯＮ抵抗が低減される。
に、第１の発明は、第１導電型の基板と、前記基板上に
設けられた第１導電型のドリフト領域と、前記ドリフト
領域上であってトレンチゲート間に設けられた第２導電
型のチャネル領域と、前記チャネル領域上に設けられた
第２導電型のソース領域とを有し、前記チャネル領域の
濃度は前記ドリフト領域の濃度以下であり、前記トレン
チゲートにゼロバイアス電圧を印加した状態で前記チャ
ネル領域が前記トレンチゲート間全体で空乏化すること
を特徴とする。チャネル領域の濃度をドリフト領域以下
に設定することで、従来より濃度の低いチャネル領域が
得られ、ゼロバイアス状態で容易にチャネル領域全体を
空乏化することができる。なお、チャネル領域全体を空
乏化するために必要なトレンチゲート間隔は、チャネル
領域の濃度に応じて決定（濃度と間隔は負の相関にあ
る）され、従来より大きなゲート間隔で済むことにな
る。そして、ＯＮ動作時には、従来のようにトレンチゲ
ートとの界面のみにチャネルが形成されるのではなく、
チャネル領域全体にチャネルが形成されることになり、
キャリアの移動度が大きく、ＯＮ抵抗が低減される。
【０００７】また、第２の発明は、第１の発明におい
て、前記ソース領域は、前記トレンチゲートに隣接せ
ず、前記チャネル領域のほぼ中央に設けられることを特
徴とする。第１の発明によれば、チャネルはチャネル領
域全体に形成されるため、電子を供給するためのソース
領域を配置する自由度が生じ、従来のようにトレンチゲ
ートに隣接する位置ではなく、チャネル領域のほぼ中央
にも配置することが可能となる。これにより、チャネル
領域のトレンチゲートに隣接する領域に他の機能領域、
例えばチャネル領域から正孔を引く抜くための領域を形
成することも可能となる。
て、前記ソース領域は、前記トレンチゲートに隣接せ
ず、前記チャネル領域のほぼ中央に設けられることを特
徴とする。第１の発明によれば、チャネルはチャネル領
域全体に形成されるため、電子を供給するためのソース
領域を配置する自由度が生じ、従来のようにトレンチゲ
ートに隣接する位置ではなく、チャネル領域のほぼ中央
にも配置することが可能となる。これにより、チャネル
領域のトレンチゲートに隣接する領域に他の機能領域、
例えばチャネル領域から正孔を引く抜くための領域を形
成することも可能となる。
【０００８】また、第３の発明は、カソード領域と、前
記カソード領域上に設けられたチャネル領域と、前記チ
ャネル領域上に設けられたアノード領域とを有し、前記
チャネル領域の濃度は前記カソード領域の濃度以下であ
ることを特徴とする。チャネル領域を低濃度とすること
で、ゼロバイアス状態で容易にチャネル領域を空乏化で
き、高耐圧となる。
記カソード領域上に設けられたチャネル領域と、前記チ
ャネル領域上に設けられたアノード領域とを有し、前記
チャネル領域の濃度は前記カソード領域の濃度以下であ
ることを特徴とする。チャネル領域を低濃度とすること
で、ゼロバイアス状態で容易にチャネル領域を空乏化で
き、高耐圧となる。
【０００９】
【発明の実施の形態】以下、図面に基づき本発明の実施
形態について説明する。
形態について説明する。
【００１０】＜第１実施形態＞図１には、本実施形態の
構成図が示されている。本実施形態は、トレンチゲート
型トランジスタである。図において（ａ）は平面図（但
し、ソース電極は省略）、（ｂ）は（ａ）のｂ−ｂ断面
図である。図において、ｎ＋基板１２上にｎドリフト領
域１４が設けられ、ｎドリフト領域１４上であって絶縁
されたトレンチゲート１８間にｐ−チャネル領域１６が
設けられる。ｐ−チャネル領域１６上にはｎ＋ソース領
域１７が形成され、さらにこのｎ＋ソース領域１７にソ
ース電極２２が接続される。ソース電極２２は図に示す
ように断面形状がＴ字型であり、トレンチゲート１８と
の間には絶縁膜２０により絶縁されている。
構成図が示されている。本実施形態は、トレンチゲート
型トランジスタである。図において（ａ）は平面図（但
し、ソース電極は省略）、（ｂ）は（ａ）のｂ−ｂ断面
図である。図において、ｎ＋基板１２上にｎドリフト領
域１４が設けられ、ｎドリフト領域１４上であって絶縁
されたトレンチゲート１８間にｐ−チャネル領域１６が
設けられる。ｐ−チャネル領域１６上にはｎ＋ソース領
域１７が形成され、さらにこのｎ＋ソース領域１７にソ
ース電極２２が接続される。ソース電極２２は図に示す
ように断面形状がＴ字型であり、トレンチゲート１８と
の間には絶縁膜２０により絶縁されている。
【００１１】ここで、ｐ−チャネル領域１６は従来のよ
うにイオン注入ではなく、例えばエピタキシャル成長に
より形成され、その濃度はｎドリフト領域１４の濃度以
下に設定される。このようにｐ−チャネル領域１６の濃
度を低くすることで、トレンチゲート１８の間隔が比較
的大きくてもチャネル全体を空乏化し易くなり、ｐ−チ
ャネル領域１６の濃度に応じたゲート間隔とすること
で、トレンチゲート１８にゼロバイアスを印加した状態
でｐ−チャネル領域１６の全体を空乏化することができ
る（もちろん、ｐ−チャネル領域１６の濃度は従来のチ
ャネル領域の濃度よりも小さいため、本実施形態のゲー
ト間隔は従来のゲート間隔よりも大きく設定でき、製造
も容易となる）。
うにイオン注入ではなく、例えばエピタキシャル成長に
より形成され、その濃度はｎドリフト領域１４の濃度以
下に設定される。このようにｐ−チャネル領域１６の濃
度を低くすることで、トレンチゲート１８の間隔が比較
的大きくてもチャネル全体を空乏化し易くなり、ｐ−チ
ャネル領域１６の濃度に応じたゲート間隔とすること
で、トレンチゲート１８にゼロバイアスを印加した状態
でｐ−チャネル領域１６の全体を空乏化することができ
る（もちろん、ｐ−チャネル領域１６の濃度は従来のチ
ャネル領域の濃度よりも小さいため、本実施形態のゲー
ト間隔は従来のゲート間隔よりも大きく設定でき、製造
も容易となる）。
【００１２】そして、トレンチゲート１８に正のバイア
ス電圧を印加した場合には、従来のようにトレンチゲー
トとの界面のみにチャネルが形成されるのではなく、ｐ
−チャネル領域１６の全体、すなわちトレンチゲート１
８の間の全体に形成されることになるため、界面準位の
影響が少なく、チャネルの抵抗を従来以上に低く抑える
ことができる。
ス電圧を印加した場合には、従来のようにトレンチゲー
トとの界面のみにチャネルが形成されるのではなく、ｐ
−チャネル領域１６の全体、すなわちトレンチゲート１
８の間の全体に形成されることになるため、界面準位の
影響が少なく、チャネルの抵抗を従来以上に低く抑える
ことができる。
【００１３】なお、本実施形態において、ｐ−チャネル
領域１６からソース電極２２に正孔を引き抜けるように
ｐ−チャネル領域１６とソース電極２２との間にｐ＋ソ
ース領域１９（図１（ａ）参照）を形成することも好適
である。このｐ＋ソース領域１９は、図１（ａ）に示さ
れるように、ｎ＋ソース領域１７と交互に形成される。
領域１６からソース電極２２に正孔を引き抜けるように
ｐ−チャネル領域１６とソース電極２２との間にｐ＋ソ
ース領域１９（図１（ａ）参照）を形成することも好適
である。このｐ＋ソース領域１９は、図１（ａ）に示さ
れるように、ｎ＋ソース領域１７と交互に形成される。
【００１４】図２には、図１に示された半導体装置の製
造方法が示されている。まず、ｎ＋シリコン基板１２上
に順次ｎドリフト領域１４及びｐ−チャネル領域１６を
エピタキシャル成長させる。その後、ｎ＋ソース領域１
７を１μｍ程度（及び必要であればｐ＋ソース領域１
９）をイオン注入と拡散により形成する（ａ）。
造方法が示されている。まず、ｎ＋シリコン基板１２上
に順次ｎドリフト領域１４及びｐ−チャネル領域１６を
エピタキシャル成長させる。その後、ｎ＋ソース領域１
７を１μｍ程度（及び必要であればｐ＋ソース領域１
９）をイオン注入と拡散により形成する（ａ）。
【００１５】次に、表面を熱酸化して酸化膜２４を５０
ｎｍ程度形成する。その後、ＣＶＤ法を用いて窒化膜２
６を２００ｎｍ程度、酸化膜２８を２００ｎｍ程度形成
する（ｂ）。
ｎｍ程度形成する。その後、ＣＶＤ法を用いて窒化膜２
６を２００ｎｍ程度、酸化膜２８を２００ｎｍ程度形成
する（ｂ）。
【００１６】次に、フォトリソグラフィ工程を用いてレ
ジストマスクを形成し、このレジストマスクを用いて酸
化膜２８、窒化膜２６、酸化膜２４を順次ドライエッチ
ングする。レジストを除去した後、酸化膜２４、窒化膜
２６、酸化膜２８をマスクとしてシリコンを６μｍ程度
ドライエッチングし、トレンチ構造を形成する（ｃ）。
ジストマスクを形成し、このレジストマスクを用いて酸
化膜２８、窒化膜２６、酸化膜２４を順次ドライエッチ
ングする。レジストを除去した後、酸化膜２４、窒化膜
２６、酸化膜２８をマスクとしてシリコンを６μｍ程度
ドライエッチングし、トレンチ構造を形成する（ｃ）。
【００１７】次に、トレンチの側壁を熱酸化にて５０ｎ
ｍ程度酸化し、フッ酸で除去する。さらにトレンチ側壁
をケミカルドライエッチングにて５０ｎｍ程度エッチン
グする。その後、熱酸化にてゲート酸化膜を１００ｎｍ
程度形成する。さらに、多結晶シリコンでトレンチを埋
め、トレンチゲート１８を形成する。ドライエッチング
にて窒化膜２６のところまで全面エッチバックしてゲー
ト電極とする（ｄ）。
ｍ程度酸化し、フッ酸で除去する。さらにトレンチ側壁
をケミカルドライエッチングにて５０ｎｍ程度エッチン
グする。その後、熱酸化にてゲート酸化膜を１００ｎｍ
程度形成する。さらに、多結晶シリコンでトレンチを埋
め、トレンチゲート１８を形成する。ドライエッチング
にて窒化膜２６のところまで全面エッチバックしてゲー
ト電極とする（ｄ）。
【００１８】次に、表面の酸化膜２８をドライエッチン
グにて除去し、熱酸化にてゲート電極の表面を４００ｎ
ｍ程度酸化して酸化膜２０を形成する（ｅ）。このと
き、窒化膜２６の下は酸化されず、ゲート電極の表面の
みを酸化することができる。
グにて除去し、熱酸化にてゲート電極の表面を４００ｎ
ｍ程度酸化して酸化膜２０を形成する（ｅ）。このと
き、窒化膜２６の下は酸化されず、ゲート電極の表面の
みを酸化することができる。
【００１９】次に、ドライエッチングにて窒化膜２６及
び酸化膜２４を除去し（ｆ）、スパッタリング法を用い
てソース電極２２（例えばＡｌ）を形成し、フォトリソ
グラフィやエッチングを用いて所望の形状に加工する
（ｇ）。最後に、スパッタリング法を用いてドレイン電
極１０（例えばＴｉ／Ｎｉ／Ａｕ）を形成する（ｈ）。
び酸化膜２４を除去し（ｆ）、スパッタリング法を用い
てソース電極２２（例えばＡｌ）を形成し、フォトリソ
グラフィやエッチングを用いて所望の形状に加工する
（ｇ）。最後に、スパッタリング法を用いてドレイン電
極１０（例えばＴｉ／Ｎｉ／Ａｕ）を形成する（ｈ）。
【００２０】以上、本実施形態について説明したが、基
板はｎ型ではなくｐ型を用いることも可能である。この
場合、ドリフト領域やチャネル領域の導電型も基板に応
じて変更することが必要である。
板はｎ型ではなくｐ型を用いることも可能である。この
場合、ドリフト領域やチャネル領域の導電型も基板に応
じて変更することが必要である。
【００２１】また、基板をドリフト領域とは異なる導電
型としたＩＧＢＴ（絶縁ゲートバイポーラトランジス
タ）を構成することもできる。さらに図３に示すよう
に、基板とドリフト領域との間にバッファ領域２９を設
けることも可能である。この時、バッファ領域は基板と
は異なる導電型である。
型としたＩＧＢＴ（絶縁ゲートバイポーラトランジス
タ）を構成することもできる。さらに図３に示すよう
に、基板とドリフト領域との間にバッファ領域２９を設
けることも可能である。この時、バッファ領域は基板と
は異なる導電型である。
【００２２】＜第２実施形態＞上述した第１実施形態で
は、ｐ−チャネル領域１６の全体をチャネル化できるた
め、従来のようにソース電極から電子を供給するための
ｎ＋ソース領域１７を従来のようにトレンチゲート１８
に隣接するように配置する必要がなくなる。そこで、本
実施形態では、ソース領域の位置を従来と異なる位置、
すなわちトレンチゲート１８に隣接しない位置に設ける
場合について説明する。
は、ｐ−チャネル領域１６の全体をチャネル化できるた
め、従来のようにソース電極から電子を供給するための
ｎ＋ソース領域１７を従来のようにトレンチゲート１８
に隣接するように配置する必要がなくなる。そこで、本
実施形態では、ソース領域の位置を従来と異なる位置、
すなわちトレンチゲート１８に隣接しない位置に設ける
場合について説明する。
【００２３】図４には、本実施形態における半導体装置
の構成が示されている。（ａ）は一部平面図（但し、ソ
ース電極は省略）、（ｂ）は（ａ）のｂ−ｂ断面図であ
る。図１と同様に、ドレイン電極１０、ｎ＋基板１２、
ｎドリフト領域１４、ｐ−チャネル領域１６、トレンチ
ゲート１８及びソース電極２２が形成されているが、図
１と異なる点は、ｎ＋ソース領域２３がｐ−チャネル領
域１６のほぼ中央に形成され、トレンチゲート１８に隣
接していないことである。従来のトレンチゲート型半導
体装置においては、チャネル領域内のトレンチゲートと
の界面にチャネルが形成されるため、ソース領域はこの
チャネル領域に電子を供給すべくトレンチゲートに隣接
して設ける必要があったが、本実施形態ではチャネルは
ｐ−チャネル領域の全体にわたって形成されるため、ソ
ース領域をトレンチゲート１８に隣接して設ける必要が
なくなり、このようにチャネル領域の中央に配置するこ
とが可能となる。
の構成が示されている。（ａ）は一部平面図（但し、ソ
ース電極は省略）、（ｂ）は（ａ）のｂ−ｂ断面図であ
る。図１と同様に、ドレイン電極１０、ｎ＋基板１２、
ｎドリフト領域１４、ｐ−チャネル領域１６、トレンチ
ゲート１８及びソース電極２２が形成されているが、図
１と異なる点は、ｎ＋ソース領域２３がｐ−チャネル領
域１６のほぼ中央に形成され、トレンチゲート１８に隣
接していないことである。従来のトレンチゲート型半導
体装置においては、チャネル領域内のトレンチゲートと
の界面にチャネルが形成されるため、ソース領域はこの
チャネル領域に電子を供給すべくトレンチゲートに隣接
して設ける必要があったが、本実施形態ではチャネルは
ｐ−チャネル領域の全体にわたって形成されるため、ソ
ース領域をトレンチゲート１８に隣接して設ける必要が
なくなり、このようにチャネル領域の中央に配置するこ
とが可能となる。
【００２４】そして、このようにソース領域の位置をチ
ャネル領域の中央に配置することで、チャネル領域から
ソース電極２２に正孔を引き抜くためのｐ＋ソース領域
１９をトレンチゲート１８に隣接した位置に配置する
（中央部にｐ−チャネル領域１６が形成され、その周囲
にｐ＋ソース領域１９が形成される）ことが可能とな
り、迅速に正孔を引き抜いてＯＮ動作からＯＦＦ動作へ
の高速スイッチングが可能となる。さらにｐ＋ソース領
域の面積をｎ＋ソース領域の面積より大きくすることも
容易である。
ャネル領域の中央に配置することで、チャネル領域から
ソース電極２２に正孔を引き抜くためのｐ＋ソース領域
１９をトレンチゲート１８に隣接した位置に配置する
（中央部にｐ−チャネル領域１６が形成され、その周囲
にｐ＋ソース領域１９が形成される）ことが可能とな
り、迅速に正孔を引き抜いてＯＮ動作からＯＦＦ動作へ
の高速スイッチングが可能となる。さらにｐ＋ソース領
域の面積をｎ＋ソース領域の面積より大きくすることも
容易である。
【００２５】なお、図４において、ｐ−チャネル領域１
６やｎ＋ソース領域１７は平面形状が円形ではなく、矩
形でもよい。
６やｎ＋ソース領域１７は平面形状が円形ではなく、矩
形でもよい。
【００２６】＜第３実施形態＞図５には、本実施形態の
半導体装置の構成が示されている。本実施形態は、ショ
ットキー型ダイオードである。図において、（ａ）は平
面図（但し、アノード電極は省略）、（ｂ）は（ａ）の
ｂ−ｂ断面図である。ｎ＋カソード領域３２上にｎ−カ
ソード領域３４が設けられ、さらにｎ−チャネル領域３
６が設けられる。ｎ−チャネル領域３６は酸化膜４０で
絶縁されたトレンチ構造３８の間に設けられ、ｎ−チャ
ネル領域３６上にはアノード電極４２がショットキー接
合される。アノード電極４２とトレンチ構造３８はオー
ミックコンタクトにより接続されており、同電位であ
る。また、ｎ＋カソード領域３２にはカソード電極３０
が接続される。
半導体装置の構成が示されている。本実施形態は、ショ
ットキー型ダイオードである。図において、（ａ）は平
面図（但し、アノード電極は省略）、（ｂ）は（ａ）の
ｂ−ｂ断面図である。ｎ＋カソード領域３２上にｎ−カ
ソード領域３４が設けられ、さらにｎ−チャネル領域３
６が設けられる。ｎ−チャネル領域３６は酸化膜４０で
絶縁されたトレンチ構造３８の間に設けられ、ｎ−チャ
ネル領域３６上にはアノード電極４２がショットキー接
合される。アノード電極４２とトレンチ構造３８はオー
ミックコンタクトにより接続されており、同電位であ
る。また、ｎ＋カソード領域３２にはカソード電極３０
が接続される。
【００２７】このような構成において、ｎ−チャネル領
域３６の濃度はｎ−カソード領域３４の濃度以下であ
り、図１０に示された従来のｎ−カソード領域２３０よ
りも低い濃度である。したがって、トレンチ構造３８の
間隔が比較的大きくても従来に比べてチャネル全体を空
乏化し易くなり、ｎ−チャネル領域３６の濃度に応じた
ゲート間隔とすることで、トレンチ構造３８及びアノー
ド電極４２にゼロバイアスを印加した状態（短絡した状
態）でｎ−チャネル領域３６の全体を空乏化することが
でき（もちろん、ｎ−チャネル領域の濃度は従来のチャ
ネル領域の濃度よりも小さいため、本実施形態のトレン
チ構造３８の間隔は従来の間隔よりも大きく設定でき、
製造が容易化される）、高耐圧のショットキー型ダイオ
ードを得ることができる。
域３６の濃度はｎ−カソード領域３４の濃度以下であ
り、図１０に示された従来のｎ−カソード領域２３０よ
りも低い濃度である。したがって、トレンチ構造３８の
間隔が比較的大きくても従来に比べてチャネル全体を空
乏化し易くなり、ｎ−チャネル領域３６の濃度に応じた
ゲート間隔とすることで、トレンチ構造３８及びアノー
ド電極４２にゼロバイアスを印加した状態（短絡した状
態）でｎ−チャネル領域３６の全体を空乏化することが
でき（もちろん、ｎ−チャネル領域の濃度は従来のチャ
ネル領域の濃度よりも小さいため、本実施形態のトレン
チ構造３８の間隔は従来の間隔よりも大きく設定でき、
製造が容易化される）、高耐圧のショットキー型ダイオ
ードを得ることができる。
【００２８】なお、ｎ−チャネル領域３６の代わりにｐ
−チャネル領域を用いることも可能であり、この場合に
はトレンチ構造３８の間隔をより大きく設定することが
可能である。
−チャネル領域を用いることも可能であり、この場合に
はトレンチ構造３８の間隔をより大きく設定することが
可能である。
【００２９】図６には、本実施形態の半導体装置の製造
方法が示されている。まず、ｎ＋カソード領域３２上に
ｎ−カソード領域３４及びｎ−チャネル領域３６をエピ
タキシャル成長させる（ａ）。
方法が示されている。まず、ｎ＋カソード領域３２上に
ｎ−カソード領域３４及びｎ−チャネル領域３６をエピ
タキシャル成長させる（ａ）。
【００３０】次に、表面を熱酸化し、酸化膜４４を５０
０ｎｍ程度形成する（ｂ）。
０ｎｍ程度形成する（ｂ）。
【００３１】次に、フォトリソグラフィ工程を用いてレ
ジストマスクを作成し、このマスクを用いて酸化膜４４
をドライエッチングしトレンチを形成する（ｃ）。
ジストマスクを作成し、このマスクを用いて酸化膜４４
をドライエッチングしトレンチを形成する（ｃ）。
【００３２】次に、トレンチの側壁を熱酸化にて５０ｎ
ｍ程度酸化し、フッ酸にて除去する。さらに、トレンチ
側壁をケミカルドライエッチングにて５０ｎｍ程度エッ
チングし、熱酸化にて酸化膜４０を１００ｎｍ程度形成
し、ＣＶＤ法によりトレンチを多結晶シリコンで埋めて
トレンチ構造３８を形成する（ｄ）。
ｍ程度酸化し、フッ酸にて除去する。さらに、トレンチ
側壁をケミカルドライエッチングにて５０ｎｍ程度エッ
チングし、熱酸化にて酸化膜４０を１００ｎｍ程度形成
し、ＣＶＤ法によりトレンチを多結晶シリコンで埋めて
トレンチ構造３８を形成する（ｄ）。
【００３３】次に、ドライエッチングにより酸化膜４０
の表面を除去し（ｅ）、スパッタリング法を用いてアノ
ード電極４２（例えばＡｌ）を形成する。フォトリソグ
ラフィとエッチングにより所望の形状に加工し、４２０
℃３０分の熱処理にてｎ−チャネル領域３６とショット
キー接合を形成するとともに、トレンチ構造３８との間
にオーミックコンタクトを形成する（ｆ）。
の表面を除去し（ｅ）、スパッタリング法を用いてアノ
ード電極４２（例えばＡｌ）を形成する。フォトリソグ
ラフィとエッチングにより所望の形状に加工し、４２０
℃３０分の熱処理にてｎ−チャネル領域３６とショット
キー接合を形成するとともに、トレンチ構造３８との間
にオーミックコンタクトを形成する（ｆ）。
【００３４】最後に、スパッタリング法を用いてカソー
ド電極３０（例えばＴｉ／Ｎｉ／Ａｕ）を形成する
（ｇ）。
ド電極３０（例えばＴｉ／Ｎｉ／Ａｕ）を形成する
（ｇ）。
【００３５】なお、本実施形態において、ｎ−チャネル
（あるいはｐ−チャネル）領域３６は平面形状が矩形で
はなく、例えば図７に示すように円形でもよい。
（あるいはｐ−チャネル）領域３６は平面形状が矩形で
はなく、例えば図７に示すように円形でもよい。
【００３６】また、本実施形態では、ショットキー型ダ
イオードについて説明したが、接合ダイオードでも同様
に適用することができる。
イオードについて説明したが、接合ダイオードでも同様
に適用することができる。
【００３７】図８には、接合ダイオードに適用した場合
の構成図である。図において、（ａ）は平面図（但し、
アノード電極は省略）、（ｂ）は（ａ）のｂ−ｂ断面図
である。カソード電極３０上に、順次ｎ＋カソード領域
３２、ｎ−カソード領域３４、ｐ−アノード領域３７、
ｐ＋アノード領域４６が形成される。ｐ−アノード領域
３７及びｐ＋アノード領域４６はトレンチ構造３８の間
に形成される。ｐ＋アノード領域４６上とトレンチ構造
３８上にはアノード電極４２が形成され、短絡されてい
る。低濃度のｐ−アノード領域３７を設けることで、比
較的広いトレンチ構造３８間隔で逆バイアス時にｐ−ア
ノード領域３７の全体をピンチオフすることができ、高
耐圧を得ることができる。
の構成図である。図において、（ａ）は平面図（但し、
アノード電極は省略）、（ｂ）は（ａ）のｂ−ｂ断面図
である。カソード電極３０上に、順次ｎ＋カソード領域
３２、ｎ−カソード領域３４、ｐ−アノード領域３７、
ｐ＋アノード領域４６が形成される。ｐ−アノード領域
３７及びｐ＋アノード領域４６はトレンチ構造３８の間
に形成される。ｐ＋アノード領域４６上とトレンチ構造
３８上にはアノード電極４２が形成され、短絡されてい
る。低濃度のｐ−アノード領域３７を設けることで、比
較的広いトレンチ構造３８間隔で逆バイアス時にｐ−ア
ノード領域３７の全体をピンチオフすることができ、高
耐圧を得ることができる。
【００３８】なお、図８において、ｐ−アノード領域３
７の代わりに、ｎ−カソード領域３４以下の濃度を有す
るｎ−アノード領域を設けることも可能である。
７の代わりに、ｎ−カソード領域３４以下の濃度を有す
るｎ−アノード領域を設けることも可能である。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
低ＯＮ抵抗あるいは高耐圧の半導体装置を得ることがで
きる。
低ＯＮ抵抗あるいは高耐圧の半導体装置を得ることがで
きる。
【図１】 本発明の第１実施形態の構成図である。
【図２】 図１の半導体装置の製造方法を示す説明図で
ある。
ある。
【図３】 第１実施形態の変形例を示す断面図である。
【図４】 本発明の第２実施形態の構成図である。
【図５】 本発明の第３実施形態の構成図である。
【図６】 図５の半導体装置の製造方法を示す説明図で
ある。
ある。
【図７】 第３実施形態の変形例を示す平面図である。
【図８】 第３実施形態の他の変形例を示す構成図であ
る。
る。
【図９】 従来のトレンチゲート型トランジスタの構成
図である。
図である。
【図１０】 従来のショットキー型ダイオードの構成図
である。
である。
１０ ドレイン電極、１２ ｎ＋基板、１４ ｎドリフ
ト領域、１６ ｐ−チャネル領域、１７ ｎ＋ソース領
域、１８ トレンチゲート、１９ ｐ＋ソース領域、２
０ 酸化膜、２２ ソース電極、３０ カソード電極、
３２ ｎ＋カソード領域、３４ ｎ−カソード領域、３
６ ｎ−チャネル領域、３８ トレンチ構造、４０ 酸
化膜、４２ アノード電極。
ト領域、１６ ｐ−チャネル領域、１７ ｎ＋ソース領
域、１８ トレンチゲート、１９ ｐ＋ソース領域、２
０ 酸化膜、２２ ソース電極、３０ カソード電極、
３２ ｎ＋カソード領域、３４ ｎ−カソード領域、３
６ ｎ−チャネル領域、３８ トレンチ構造、４０ 酸
化膜、４２ アノード電極。
Claims (3)
- 【請求項１】 第１導電型の基板と、 前記基板上に設けられた第１導電型のドリフト領域と、 前記ドリフト領域上であってトレンチゲート間に設けら
れた第２導電型のチャネル領域と、 前記チャネル領域上に設けられた第２導電型のソース領
域と、 を有し、前記チャネル領域の濃度は前記ドリフト領域の
濃度以下であり、前記トレンチゲートにゼロバイアス電
圧を印加した状態で前記チャネル領域が前記トレンチゲ
ート間全体で空乏化することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の装置において、 前記ソース領域は、前記トレンチゲートに隣接せず、前
記チャネル領域のほぼ中央に設けられることを特徴とす
る半導体装置。 - 【請求項３】 カソード領域と、 前記カソード領域上に設けられたチャネル領域と、 前記チャネル領域上に設けられたアノード領域と、 を有し、前記チャネル領域の濃度は前記カソード領域の
濃度以下であることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04660799A JP3494063B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置 |
| US09/435,766 US6855983B1 (en) | 1998-11-10 | 1999-11-08 | Semiconductor device having reduced on resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04660799A JP3494063B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003153829A Division JP3744513B2 (ja) | 2003-05-30 | 2003-05-30 | ダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243959A true JP2000243959A (ja) | 2000-09-08 |
| JP3494063B2 JP3494063B2 (ja) | 2004-02-03 |
Family
ID=12752002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04660799A Expired - Fee Related JP3494063B2 (ja) | 1998-11-10 | 1999-02-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3494063B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014057093A (ja) * | 2013-11-15 | 2014-03-27 | Toshiba Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08512430A (ja) * | 1993-07-06 | 1996-12-24 | ノース カロライナ ステート ユニバーシティ | Ｍｏｓトレンチを有するショットキー障壁整流装置 |
| JPH09511876A (ja) * | 1995-03-31 | 1997-11-25 | シリコニックス・インコーポレイテッド | パンチスルー電界効果トランジスタ |
| JP2000511353A (ja) * | 1996-05-22 | 2000-08-29 | シリコニックス・インコーポレイテッド | 完全空乏領域化ボディ領域を有するロングチャネルトレンチゲート型パワーｍｏｓｆｅｔ |
-
1999
- 1999-02-24 JP JP04660799A patent/JP3494063B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08512430A (ja) * | 1993-07-06 | 1996-12-24 | ノース カロライナ ステート ユニバーシティ | Ｍｏｓトレンチを有するショットキー障壁整流装置 |
| JPH09511876A (ja) * | 1995-03-31 | 1997-11-25 | シリコニックス・インコーポレイテッド | パンチスルー電界効果トランジスタ |
| JP2000511353A (ja) * | 1996-05-22 | 2000-08-29 | シリコニックス・インコーポレイテッド | 完全空乏領域化ボディ領域を有するロングチャネルトレンチゲート型パワーｍｏｓｆｅｔ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014057093A (ja) * | 2013-11-15 | 2014-03-27 | Toshiba Corp | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3494063B2 (ja) | 2004-02-03 |
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