JP2000243959A - 半導体装置 - Google Patents
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Abstract
ON抵抗を得る。 【解決手段】 ドレイン電極10上に、順次n+基板1
2、nドリフト領域14、p−チャネル領域16、n+
ソース領域17、トレンチゲート18、及びソース電極
22を形成する。p−チャネル領域16の濃度をnドリ
フト領域14の濃度以下と小さくし、比較的大きなゲー
ト間隔でゼロゲートバイアス状態でチャネル領域全体を
空乏化する。正バイアス印加時には、p−チャネル領域
16の全体がチャネルとなり、キャリアの移動度が大き
くON時の抵抗が減少する。
Description
ロゲート電圧で電流を遮断するトランジスタ及びダイオ
ードに関する。
体装置が知られている。図9には、従来のトレンチゲー
ト型半導体装置の構成が示されている。図において、
(a)は平面図(但し、ソース電極は省略)、(b)は
(a)のb−b断面図である。n+基板120上にnド
リフト領域130が設けられ、絶縁膜で被覆されたトレ
ンチゲート160の間にpボディ領域140が設けられ
る。pボディ領域140にはトレンチゲート160に隣
接してn+ソース領域150が形成され、このn+ソー
ス領域にソース電極190が接続される。ソース電極1
90とトレンチゲート160との間は絶縁膜180で絶
縁されており、n+基板120にはドレイン電極110
が設けられる。このような構成において、トレンチゲー
ト160に所定の正バイアスを印加すると、pボディ領
域140のトレンチゲート160との界面においてチャ
ネルが形成され、電流が流れる。
体装置が示されており、いわゆるショットキー型ダイオ
ードである。図において、n+カソード領域220上に
n−カソード領域230が設けられ、このn−カソード
領域230にトレンチゲート類似のトレンチ領域240
が形成される。そして、n−カソード領域230上にさ
らにアノード電極260が設けられる。アノード電極2
60とトレンチ領域240とは接続されており、同電位
に設定される。したがって、トレンチ領域240は実質
的にアノードとして機能する。このような構成におい
て、順方向バイアスを印加すると、トレンチ領域240
間に形成されたn−カソード領域230にチャネルが形
成され、電流が流れる。
来技術では、チャネル領域の濃度が比較的高く(例え
ば、図9の半導体装置においては、一般にイオン注入及
び拡散によりpボディ領域を形成するためドリフト領域
よりもその濃度が高くなる)、正バイアス印加時にもト
レンチ領域との界面でのみ電流が流れるため、ON抵抗
が大きくなる問題があった。
みなされたものであり、その目的は、従来より低ON抵
抗の半導体装置を提供することにある。
に、第1の発明は、第1導電型の基板と、前記基板上に
設けられた第1導電型のドリフト領域と、前記ドリフト
領域上であってトレンチゲート間に設けられた第2導電
型のチャネル領域と、前記チャネル領域上に設けられた
第2導電型のソース領域とを有し、前記チャネル領域の
濃度は前記ドリフト領域の濃度以下であり、前記トレン
チゲートにゼロバイアス電圧を印加した状態で前記チャ
ネル領域が前記トレンチゲート間全体で空乏化すること
を特徴とする。チャネル領域の濃度をドリフト領域以下
に設定することで、従来より濃度の低いチャネル領域が
得られ、ゼロバイアス状態で容易にチャネル領域全体を
空乏化することができる。なお、チャネル領域全体を空
乏化するために必要なトレンチゲート間隔は、チャネル
領域の濃度に応じて決定(濃度と間隔は負の相関にあ
る)され、従来より大きなゲート間隔で済むことにな
る。そして、ON動作時には、従来のようにトレンチゲ
ートとの界面のみにチャネルが形成されるのではなく、
チャネル領域全体にチャネルが形成されることになり、
キャリアの移動度が大きく、ON抵抗が低減される。
て、前記ソース領域は、前記トレンチゲートに隣接せ
ず、前記チャネル領域のほぼ中央に設けられることを特
徴とする。第1の発明によれば、チャネルはチャネル領
域全体に形成されるため、電子を供給するためのソース
領域を配置する自由度が生じ、従来のようにトレンチゲ
ートに隣接する位置ではなく、チャネル領域のほぼ中央
にも配置することが可能となる。これにより、チャネル
領域のトレンチゲートに隣接する領域に他の機能領域、
例えばチャネル領域から正孔を引く抜くための領域を形
成することも可能となる。
記カソード領域上に設けられたチャネル領域と、前記チ
ャネル領域上に設けられたアノード領域とを有し、前記
チャネル領域の濃度は前記カソード領域の濃度以下であ
ることを特徴とする。チャネル領域を低濃度とすること
で、ゼロバイアス状態で容易にチャネル領域を空乏化で
き、高耐圧となる。
形態について説明する。
構成図が示されている。本実施形態は、トレンチゲート
型トランジスタである。図において(a)は平面図(但
し、ソース電極は省略)、(b)は(a)のb−b断面
図である。図において、n+基板12上にnドリフト領
域14が設けられ、nドリフト領域14上であって絶縁
されたトレンチゲート18間にp−チャネル領域16が
設けられる。p−チャネル領域16上にはn+ソース領
域17が形成され、さらにこのn+ソース領域17にソ
ース電極22が接続される。ソース電極22は図に示す
ように断面形状がT字型であり、トレンチゲート18と
の間には絶縁膜20により絶縁されている。
うにイオン注入ではなく、例えばエピタキシャル成長に
より形成され、その濃度はnドリフト領域14の濃度以
下に設定される。このようにp−チャネル領域16の濃
度を低くすることで、トレンチゲート18の間隔が比較
的大きくてもチャネル全体を空乏化し易くなり、p−チ
ャネル領域16の濃度に応じたゲート間隔とすること
で、トレンチゲート18にゼロバイアスを印加した状態
でp−チャネル領域16の全体を空乏化することができ
る(もちろん、p−チャネル領域16の濃度は従来のチ
ャネル領域の濃度よりも小さいため、本実施形態のゲー
ト間隔は従来のゲート間隔よりも大きく設定でき、製造
も容易となる)。
ス電圧を印加した場合には、従来のようにトレンチゲー
トとの界面のみにチャネルが形成されるのではなく、p
−チャネル領域16の全体、すなわちトレンチゲート1
8の間の全体に形成されることになるため、界面準位の
影響が少なく、チャネルの抵抗を従来以上に低く抑える
ことができる。
領域16からソース電極22に正孔を引き抜けるように
p−チャネル領域16とソース電極22との間にp+ソ
ース領域19(図1(a)参照)を形成することも好適
である。このp+ソース領域19は、図1(a)に示さ
れるように、n+ソース領域17と交互に形成される。
造方法が示されている。まず、n+シリコン基板12上
に順次nドリフト領域14及びp−チャネル領域16を
エピタキシャル成長させる。その後、n+ソース領域1
7を1μm程度(及び必要であればp+ソース領域1
9)をイオン注入と拡散により形成する(a)。
nm程度形成する。その後、CVD法を用いて窒化膜2
6を200nm程度、酸化膜28を200nm程度形成
する(b)。
ジストマスクを形成し、このレジストマスクを用いて酸
化膜28、窒化膜26、酸化膜24を順次ドライエッチ
ングする。レジストを除去した後、酸化膜24、窒化膜
26、酸化膜28をマスクとしてシリコンを6μm程度
ドライエッチングし、トレンチ構造を形成する(c)。
m程度酸化し、フッ酸で除去する。さらにトレンチ側壁
をケミカルドライエッチングにて50nm程度エッチン
グする。その後、熱酸化にてゲート酸化膜を100nm
程度形成する。さらに、多結晶シリコンでトレンチを埋
め、トレンチゲート18を形成する。ドライエッチング
にて窒化膜26のところまで全面エッチバックしてゲー
ト電極とする(d)。
グにて除去し、熱酸化にてゲート電極の表面を400n
m程度酸化して酸化膜20を形成する(e)。このと
き、窒化膜26の下は酸化されず、ゲート電極の表面の
みを酸化することができる。
び酸化膜24を除去し(f)、スパッタリング法を用い
てソース電極22(例えばAl)を形成し、フォトリソ
グラフィやエッチングを用いて所望の形状に加工する
(g)。最後に、スパッタリング法を用いてドレイン電
極10(例えばTi/Ni/Au)を形成する(h)。
板はn型ではなくp型を用いることも可能である。この
場合、ドリフト領域やチャネル領域の導電型も基板に応
じて変更することが必要である。
型としたIGBT(絶縁ゲートバイポーラトランジス
タ)を構成することもできる。さらに図3に示すよう
に、基板とドリフト領域との間にバッファ領域29を設
けることも可能である。この時、バッファ領域は基板と
は異なる導電型である。
は、p−チャネル領域16の全体をチャネル化できるた
め、従来のようにソース電極から電子を供給するための
n+ソース領域17を従来のようにトレンチゲート18
に隣接するように配置する必要がなくなる。そこで、本
実施形態では、ソース領域の位置を従来と異なる位置、
すなわちトレンチゲート18に隣接しない位置に設ける
場合について説明する。
の構成が示されている。(a)は一部平面図(但し、ソ
ース電極は省略)、(b)は(a)のb−b断面図であ
る。図1と同様に、ドレイン電極10、n+基板12、
nドリフト領域14、p−チャネル領域16、トレンチ
ゲート18及びソース電極22が形成されているが、図
1と異なる点は、n+ソース領域23がp−チャネル領
域16のほぼ中央に形成され、トレンチゲート18に隣
接していないことである。従来のトレンチゲート型半導
体装置においては、チャネル領域内のトレンチゲートと
の界面にチャネルが形成されるため、ソース領域はこの
チャネル領域に電子を供給すべくトレンチゲートに隣接
して設ける必要があったが、本実施形態ではチャネルは
p−チャネル領域の全体にわたって形成されるため、ソ
ース領域をトレンチゲート18に隣接して設ける必要が
なくなり、このようにチャネル領域の中央に配置するこ
とが可能となる。
ャネル領域の中央に配置することで、チャネル領域から
ソース電極22に正孔を引き抜くためのp+ソース領域
19をトレンチゲート18に隣接した位置に配置する
(中央部にp−チャネル領域16が形成され、その周囲
にp+ソース領域19が形成される)ことが可能とな
り、迅速に正孔を引き抜いてON動作からOFF動作へ
の高速スイッチングが可能となる。さらにp+ソース領
域の面積をn+ソース領域の面積より大きくすることも
容易である。
6やn+ソース領域17は平面形状が円形ではなく、矩
形でもよい。
半導体装置の構成が示されている。本実施形態は、ショ
ットキー型ダイオードである。図において、(a)は平
面図(但し、アノード電極は省略)、(b)は(a)の
b−b断面図である。n+カソード領域32上にn−カ
ソード領域34が設けられ、さらにn−チャネル領域3
6が設けられる。n−チャネル領域36は酸化膜40で
絶縁されたトレンチ構造38の間に設けられ、n−チャ
ネル領域36上にはアノード電極42がショットキー接
合される。アノード電極42とトレンチ構造38はオー
ミックコンタクトにより接続されており、同電位であ
る。また、n+カソード領域32にはカソード電極30
が接続される。
域36の濃度はn−カソード領域34の濃度以下であ
り、図10に示された従来のn−カソード領域230よ
りも低い濃度である。したがって、トレンチ構造38の
間隔が比較的大きくても従来に比べてチャネル全体を空
乏化し易くなり、n−チャネル領域36の濃度に応じた
ゲート間隔とすることで、トレンチ構造38及びアノー
ド電極42にゼロバイアスを印加した状態(短絡した状
態)でn−チャネル領域36の全体を空乏化することが
でき(もちろん、n−チャネル領域の濃度は従来のチャ
ネル領域の濃度よりも小さいため、本実施形態のトレン
チ構造38の間隔は従来の間隔よりも大きく設定でき、
製造が容易化される)、高耐圧のショットキー型ダイオ
ードを得ることができる。
−チャネル領域を用いることも可能であり、この場合に
はトレンチ構造38の間隔をより大きく設定することが
可能である。
方法が示されている。まず、n+カソード領域32上に
n−カソード領域34及びn−チャネル領域36をエピ
タキシャル成長させる(a)。
0nm程度形成する(b)。
ジストマスクを作成し、このマスクを用いて酸化膜44
をドライエッチングしトレンチを形成する(c)。
m程度酸化し、フッ酸にて除去する。さらに、トレンチ
側壁をケミカルドライエッチングにて50nm程度エッ
チングし、熱酸化にて酸化膜40を100nm程度形成
し、CVD法によりトレンチを多結晶シリコンで埋めて
トレンチ構造38を形成する(d)。
の表面を除去し(e)、スパッタリング法を用いてアノ
ード電極42(例えばAl)を形成する。フォトリソグ
ラフィとエッチングにより所望の形状に加工し、420
℃30分の熱処理にてn−チャネル領域36とショット
キー接合を形成するとともに、トレンチ構造38との間
にオーミックコンタクトを形成する(f)。
ド電極30(例えばTi/Ni/Au)を形成する
(g)。
(あるいはp−チャネル)領域36は平面形状が矩形で
はなく、例えば図7に示すように円形でもよい。
イオードについて説明したが、接合ダイオードでも同様
に適用することができる。
の構成図である。図において、(a)は平面図(但し、
アノード電極は省略)、(b)は(a)のb−b断面図
である。カソード電極30上に、順次n+カソード領域
32、n−カソード領域34、p−アノード領域37、
p+アノード領域46が形成される。p−アノード領域
37及びp+アノード領域46はトレンチ構造38の間
に形成される。p+アノード領域46上とトレンチ構造
38上にはアノード電極42が形成され、短絡されてい
る。低濃度のp−アノード領域37を設けることで、比
較的広いトレンチ構造38間隔で逆バイアス時にp−ア
ノード領域37の全体をピンチオフすることができ、高
耐圧を得ることができる。
7の代わりに、n−カソード領域34以下の濃度を有す
るn−アノード領域を設けることも可能である。
低ON抵抗あるいは高耐圧の半導体装置を得ることがで
きる。
ある。
ある。
る。
図である。
である。
ト領域、16 p−チャネル領域、17 n+ソース領
域、18 トレンチゲート、19 p+ソース領域、2
0 酸化膜、22 ソース電極、30 カソード電極、
32 n+カソード領域、34 n−カソード領域、3
6 n−チャネル領域、38 トレンチ構造、40 酸
化膜、42 アノード電極。
Claims (3)
- 【請求項1】 第1導電型の基板と、 前記基板上に設けられた第1導電型のドリフト領域と、 前記ドリフト領域上であってトレンチゲート間に設けら
れた第2導電型のチャネル領域と、 前記チャネル領域上に設けられた第2導電型のソース領
域と、 を有し、前記チャネル領域の濃度は前記ドリフト領域の
濃度以下であり、前記トレンチゲートにゼロバイアス電
圧を印加した状態で前記チャネル領域が前記トレンチゲ
ート間全体で空乏化することを特徴とする半導体装置。 - 【請求項2】 請求項1記載の装置において、 前記ソース領域は、前記トレンチゲートに隣接せず、前
記チャネル領域のほぼ中央に設けられることを特徴とす
る半導体装置。 - 【請求項3】 カソード領域と、 前記カソード領域上に設けられたチャネル領域と、 前記チャネル領域上に設けられたアノード領域と、 を有し、前記チャネル領域の濃度は前記カソード領域の
濃度以下であることを特徴とする半導体装置。
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Related Child Applications (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014057093A (ja) * | 2013-11-15 | 2014-03-27 | Toshiba Corp | 半導体装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH08512430A (ja) * | 1993-07-06 | 1996-12-24 | ノース カロライナ ステート ユニバーシティ | Mosトレンチを有するショットキー障壁整流装置 |
JPH09511876A (ja) * | 1995-03-31 | 1997-11-25 | シリコニックス・インコーポレイテッド | パンチスルー電界効果トランジスタ |
JP2000511353A (ja) * | 1996-05-22 | 2000-08-29 | シリコニックス・インコーポレイテッド | 完全空乏領域化ボディ領域を有するロングチャネルトレンチゲート型パワーmosfet |
-
1999
- 1999-02-24 JP JP04660799A patent/JP3494063B2/ja not_active Expired - Fee Related
Patent Citations (3)
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