JP2000236001A - フリップ・チップ半導体相互接続構造、インタポーザおよびそれを作成するための方法ならびに電子モジュールを組み立てるための方法 - Google Patents

フリップ・チップ半導体相互接続構造、インタポーザおよびそれを作成するための方法ならびに電子モジュールを組み立てるための方法

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JP2000236001A JP2000005442A JP2000005442A JP2000236001A JP 2000236001 A JP2000236001 A JP 2000236001A JP 2000005442 A JP2000005442 A JP 2000005442A JP 2000005442 A JP2000005442 A JP 2000005442A JP 2000236001 A JP2000236001 A JP 2000236001A
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chip
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interposer
aperture
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ジョーゼフ・エイ・ベネナティ
T Chen William
ウィリアム・ティー・チェン
A Fanti Lisa
ライザ・エイ・ファンティ
John Howel Wayne
ウェイン・ジョン・ハウエル
John U Knickerbocker
ジョン・ユー・ニッカーボッカー
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Abstract

(57)【要約】 （修正有） 【課題】 フリップチップ・パッケージの熱動力疲労を
最小限にする。 【解決手段】 フリップチップ実装に用いるインタポー
ザ４００は、導電性プラグ４３３を有するアパーチャ３
３を含む有機ポリマからなり、モジュール・コンポーネ
ントの熱サイクル温度の極植に適合させた熱膨張率を有
するチップと基板との間の最適間隔を提供するように選
択される。導電性プラグは、アパーチャの内部に配置さ
れる高温はんだ４０と、その外側に配置される低温はん
だ４５とからなり、リフロー時に、低温はんだはリフロ
ーされ、高温はんだ部は固体のままになる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子モジュールの
アセンブリに関し、特に、チップと基板をフリップチッ
プ配置で接合するときにチップと基板との熱膨張率の不
整合の結果として通常発生する熱動力疲労を最小限にす
るための構造および方法に関する。これは、非常に小さ
い接合部および非常に稠密に実装したアレイへの拡張を
含む、広範囲に応用可能である。
【０００２】
【従来の技術】本発明の諸態様は、本発明と同一日付で
出願され、本発明の譲受人に譲渡された米国特許出願番
号第２３３３８３号（代理人整理番号ＦＩ９−９７−０
６０）の「Process for Forming Cone Shaped Solder f
or Chip Interconnection」および米国特許出願番号第
２３３３８５号（代理人整理番号ＦＩ９−９８−１２
９）の「Dielectric Interposer for Chip to Substrat
e Soldering」という名称の同時係属出願に開示されて
いる主題に関するものである。
【０００３】多層セラミック電子コンポーネントは、通
常、１つの電子コンポーネントの表面上のパッドを他の
コンポーネントの表面上の対応するパッドにはんだ付け
することによって一緒に接合される。Ｃ４（Controlled
Collapse Chip Connection）は、ワイヤ・ボンディン
グに代わるものとしてＩＢＭが開発した相互接続技術で
ある。この技術は、一般に、Ｃ４技術またはフリップ・
チップ・パッケージングと呼ばれている。大まかに言え
ば、１つまたは複数の集積回路チップが単層または多層
セラミック基板上に装着され、チップ上のパッドがはん
だバンプなどの複数の電気接続部によって基板上の対応
するパッドに電気的および機械的に接続される。集積回
路チップは、多層セラミック表面上の１０×１０アレイ
などのアレイとして組み立てることができる。
【０００４】図１の典型的な電子モジュール１００は、
半導体チップ１１と、基板１３と、はんだ接合部１５と
を含む。はんだ接合部１５は、鉛／スズまたは他の合金
にすることができ、蒸着または電気めっきを含む、複数
の技術によって作成することができる。また、チップ１
１上のはんだ接合部１５に対応する基板１３上の金属受
入れパッド（図示せず）を形成するチップ１１上のはん
だバンプを付着することにより、はんだ接合部１５を形
成することができる。チップ１１が基板１３に位置合わ
せされ、アセンブリがはんだの融点より高い温度に曝さ
れると、接続が行われる。このようないわゆるリフロー
およびチップ接合の結果、完全組立てモジュール１００
が得られ、チップ１１の回路は基板１３に相互接続され
る。その後、基板は、チップとの間で入出力信号ととも
に電力をやりとりすることができる。
【０００５】通常動作中、モジュール全体は、チップ上
の回路の機能、はんだ接合部の抵抗加熱、チップ内の配
線、基板内の配線による温度の急上昇を被りやすい。こ
のような加熱の結果、温度が上昇したり下降するにつれ
て、すべてのコンポーネントが膨張したり収縮する。チ
ップは主にシリコンからなり、シリコンは約３．０ｐｐ
ｍ／℃の範囲内の熱膨張率を有する。それに対応してチ
ップが接合される基板は、通常、セラミックまたは有機
材料からできており、これらは約５〜７ｐｐｍ／℃およ
び約１２〜２０ｐｐｍ／℃の範囲内の熱膨張率をそれぞ
れ有する。その結果、チップおよび基板は熱サイクル中
に異なる率で膨張し収縮する。この不整合によってはん
だ接合部に応力が加わり、その結果、時間の経過につれ
てはんだ接合部が疲労する。最終的に、継続的な応力に
よって割れ目がはんだ接合部を完全に横切って広がり、
電子モジュールの電気的障害に至る。
【０００６】有用な製品設計では、フリップチップ・モ
ジュール内のはんだ接合部の疲れ寿命（疲労までの時
間）がコンポーネントの妥当な予想寿命をかなり上回る
ように指示している。フリップチップ・モジュールの寿
命を伸ばす方法と取り組んでいる従来技術はいくつもあ
る。たとえば、極端な熱によってもたらされる応力を最
小限にするために、はんだ量とともにチップ上および基
板上の両方のパッド・サイズを最適化するような経験的
データとモデリング・データの両方が存在する。さら
に、相互接続部の空間的構成またはレイアウトを操作し
て、熱疲労露出を最小限にすることができる。しかし、
多くの場合、この種の最適化は、有用な製品寿命を達成
するには不十分である。
【０００７】はんだ接合部に加わる応力を再配分するた
めの従来技術の方法は、図２に示すようにチップと基板
の間の空間をアンダフィル材料でアンダフィルすること
だった。図２は、はんだ接合部１５によって一緒に接続
された基板１３に接合されたチップ１１を有する電子モ
ジュール２００を示している。チップと基板の間の空間
を充填するために、充填エポキシ樹脂などの液体アンダ
フィル１７がチップ１１と基板１３の間に配置されてい
る。アンダフィル１７は、通常、硬化時にはんだとほぼ
等しい熱膨張率を有するように選択される。アンダフィ
ル１７は、本来ははんだ接合部１５の局部領域に集中す
ると思われる応力を分配する働きをする。はんだ接合部
１５は、製品要件を満足できる程度まで反復熱サイクル
を許容できるように、より固定化したものになる。
【０００８】それによってフリップチップの信頼性を高
めるための実証済み手段ではあるが、アンダフィル・プ
ロセスは、実行するのが極めて難しく費用がかかる場合
が多い。このプロセスは液体樹脂の材料流動性に対して
非常に敏感であり、その成功はモジュールの幾何形状に
大いに依存する。より大きいチップと非常に稠密に実装
されたアレイによって構築されたモジュールは、より小
さいチップによって構築されたものよりアンダフィルを
行うのが難しい。付着力およびボイドの問題は一般的な
ものであり、制御するのが難しい。さらに、この種の処
理は、より小さい寸法、たとえば、０．０６３ｍｍ
（２．５ミル）未満のチップと基板との間隔や、非常に
大きいチップ、たとえば、１つの側面で２０ｍｍを上回
るものには、容易に拡張できない。そのうえ、アンダフ
ィルはいったん硬化すると容易に除去されず、チップの
取外しおよび交換に関する重大な問題が発生する。
【０００９】
【発明が解決しようとする課題】したがって、従来技術
の問題および欠点を銘記すると、本発明の一目的は、基
板への半導体チップの接合を容易にし、その結果、機械
的および電気的障害を受けにくい電子モジュールを作成
する装置を提供することにある。
【００１０】本発明の他の目的は、はんだ接合部を使用
せずに基板への半導体チップの接合を容易にする装置を
提供することにある。
【００１１】本発明のさらに他の目的は、半導体チップ
の接合を容易にし、熱サイクル中のチップと基板の熱動
力膨張および収縮に対する許容度が改善された装置を提
供することにある。
【００１２】本発明のさらに他の目的は、はんだ接合部
を必要とせずに電子モジュールを組み立てるための方法
を提供することにある。
【００１３】本発明のさらに他の目的は、熱サイクル中
にその完全性を維持する電子モジュールを組み立てるた
めの方法を提供することにある。
【００１４】本発明のさらに他の目的および利点は、一
部は明白であり、一部は明細書から明らかになるだろ
う。
【００１５】
【課題を解決するための手段】はんだ接合部に付与され
る熱動力応力は、熱サイクル温度の極値と、２通りの相
互接続材料の熱膨張率の差と、２通りの相互接続材料同
士の間隔との関数である。本発明は、その間隔を変更す
るための容易かつ低コストの方法を提供するものであ
る。インタポーザの厚さは、最適間隔を提供し、応力の
低減とインタポーザの生産性および相互接続とのバラン
スをとるように選択することができる。従来（従来技
術）のはんだバンプとアンダフィルとの相互接続では、
このような間隔柔軟性の決定を行うことができない。
【００１６】上記その他の目的および利点は、当業者に
は明らかになり、本発明で達成されるが、その第１の態
様では、アパーチャを有する積層インタポーザとインタ
ポーザのアパーチャ内に配置されたはんだエレメントと
を含み、そのはんだエレメントが第１のはんだと第１の
はんだより高い融点を有する第２のはんだとを含む、フ
リップ・チップ半導体相互接続構造を対象とする。
【００１７】好ましいことに、積層インタポーザは、チ
ップを基板に接続するために積層インタポーザを使用す
る場合にチップと基板の熱膨張率に対応する熱膨張率を
有する材料を含む。最も好ましいことに、積層インタポ
ーザはポリイミドを含む。
【００１８】本発明のこの第１の態様の構造はアパーチ
ャの内部に配置された第１のはんだを有し、第２のはん
だは第１のはんだが第２のはんだの第１の部分と第２の
部分の間になるようにアパーチャの外部に配置される。
好ましいことに、第２のはんだはリフロー可能であり、
第１のはんだは固体のままである。
【００１９】好ましいことに、インタポーザは、チップ
と、導電性受入れパッドを有する基板との間に配置され
る。
【００２０】本発明は、他の態様では、複数のアパーチ
ャを有する内部コアと、対応するアパーチャを有する内
部コアの一表面上の第１の外部層と、対応するアパーチ
ャを有し、第１の外部層の反対側にある内部コアの第２
の表面上の第２の外部層とを含み、外部層のアパーチャ
内に導電性プラグが配置され、そのプラグが導電性接着
剤によって被覆された上面および下面を有する、フリッ
プ・チップ・インタポーザを対象とする。好ましいこと
に、導電性プラグは金属である。
【００２１】好ましいことに、内部コアは、電子パッケ
ージ内の基板にチップを装着しアンダフィルを行う際に
そのインタポーザを使用する場合にチップと基板の熱膨
張率の間の熱膨張率を有する。最も好ましいことに、内
部コアは有機ポリマーを含み、より好ましいことに、ポ
リイミドを含む。
【００２２】好ましいことに、第１および第２の外部層
は同じ組成のものではない。最も好ましいことに、第１
および第２の外部層は、電子パッケージ内のチップおよ
び基板に対するそれぞれの境界面での付着を促進するよ
うに個別に最適化される。
【００２３】さらに他の態様では、本発明は、半導体チ
ップを基板に装着しアンダフィルを行うためのインタポ
ーザであって、中心コア層と、中心コア層に取り付けら
れた第１の外部層と、第１の外部層の反対側の中心コア
層に取り付けられた第２の外部層とを有する積層シート
を含み、これらの層が対応するアパーチャを有し、アパ
ーチャ内に配置された導電性プラグが第１のはんだと第
１のはんだより低い融点を有する第２のはんだとを含
む、インタポーザを対象とする。
【００２４】好ましいことに、外部層は粘着性であり、
中心コア層は、チップと基板を接続するためにインタポ
ーザを使用する場合にチップと基板の熱膨張率に適合さ
れた熱膨張率を有する。
【００２５】好ましいことに、第１のはんだはアパーチ
ャの内部に配置され、第２のはんだは第１のはんだが第
２のはんだの第１の部分と第２の部分の間になるように
アパーチャの外部に配置される。最も好ましいことに、
第２のはんだはリフロー可能であり、第１のはんだは固
体のままである。
【００２６】さらに他の態様では、本発明は、半導体チ
ップを基板に装着し相互接続するためのインタポーザで
あって、アパーチャを有する単一積層シートとアパーチ
ャ内に配置されたはんだプラグとを含み、そのプラグが
導電性接着剤によって被覆された上面および下面を有す
る、インタポーザを対象とする。最も好ましいことに、
積層シートは、チップと基板を装着しアンダフィルを行
うためにインタポーザを使用する場合にチップと基板に
適合した熱膨張率を有する材料を含む。
【００２７】さらに他の態様では、本発明は、電子モジ
ュールを組み立てるための方法であって、（ａ）半導体
チップを設けるステップと、（ｂ）チップを装着するた
めに基板を設けるステップと、（ｃ）チップを基板に接
続するために、アパーチャを有する積層シートと、積層
シートのアパーチャ内に配置されたはんだプラグとを含
み、はんだプラグが第１のはんだと第１のはんだより低
い融点を有する第２のはんだとを含むインタポーザを設
けるステップと、（ｄ）チップと基板との間にインタポ
ーザを位置合わせするステップと、（ｅ）チップ、基
板、インタポーザを加熱して電子モジュールを形成する
ステップとを含む方法を対象とする。
【００２８】好ましいことに、半導体チップと基板は対
応するボンディング・パッドを有し、ステップ（ｄ）で
は、はんだプラグがチップと基板のボンディング・パッ
ドに対応するように、インタポーザがチップと基板の間
に位置合わせされる。
【００２９】好ましいことに、ステップ（ｃ）では、第
１のはんだはアパーチャの内部に配置され、第２のはん
だは第１のはんだが第２のはんだの第１の部分と第２の
部分の間になるようにアパーチャの外部に配置される。
また、ステップ（ｃ）では、積層シートは、チップの熱
膨張率と基板の熱膨張率との間の熱膨張率を有する。
【００３０】好ましいことに、ステップ（ｅ）では、チ
ップ、基板、インタポーザの加熱中に第２のはんだがリ
フローされ、第１のはんだが固体のままである間にチッ
プを基板に電気的に接続する。
【００３１】さらに他の態様では、本発明は、電子モジ
ュールを組み立てるための方法であって、（ａ）半導体
チップを設けるステップと、（ｂ）チップを装着するた
めに基板を設けるステップと、（ｃ）チップを基板に接
続するために、中心コア層と、中心コア層に取り付けら
れた第１の外部層と、第１の外部層の反対側の中心コア
層に取り付けられた第２の外部層とを有する積層シート
を含み、これらの層が対応するアパーチャを有し、さら
にアパーチャ内に配置された導電性プラグを含み、その
プラグが導電性接着剤によって被覆された上面および下
面を有する、インタポーザを設けるステップと、（ｄ）
チップと基板との間にインタポーザを位置合わせするス
テップと、（ｅ）チップ、基板、インタポーザを加熱し
て電子モジュールを形成するステップとを含む方法を対
象とする。
【００３２】半導体チップと基板は対応するボンディン
グ・パッドを有することができ、ステップ（ｄ）では、
はんだプラグがチップと基板のボンディング・パッドに
対応するように、チップと基板の間にインタポーザを位
置合わせすることができる。
【００３３】好ましいことに、ステップ（ｃ）では、積
層シートの中心コアは、チップの熱膨張率と基板の熱膨
張率との間の熱膨張率を有する。最も好ましいことに、
外部層は粘着性である。
【００３４】さらに他の態様では、本発明は、電子モジ
ュールを組み立てるための方法であって、（ａ）半導体
チップを設けるステップと、（ｂ）チップを装着するた
めに基板を設けるステップと、（ｃ）チップを基板に接
続するために、中心コア層と、第１の外部層と、第１の
外部層の反対側の第２の外部層と、これらの層全体にわ
たるアパーチャとを有する積層シートと、積層シートの
アパーチャ内に配置されたはんだプラグとを含み、その
はんだプラグが第１のはんだと第１のはんだより低い融
点を有する第２のはんだとを含む、インタポーザを設け
るステップと、（ｄ）チップと基板との間にインタポー
ザを位置合わせするステップと、（ｅ）チップ、基板、
インタポーザを加熱して電子モジュールを形成するステ
ップとを含む方法を対象とする。
【００３５】好ましいことに、ステップ（ｃ）では、積
層シートの中心コアは、チップの熱膨張率と基板の熱膨
張率との間の熱膨張率を有し、最も好ましいことに、外
部層は粘着性である。また、好ましいことに、ステップ
（ｃ）では、第１のはんだはアパーチャの内部に配置さ
れ、第２のはんだは第１のはんだが第２のはんだの第１
の部分と第２の部分の間になるようにアパーチャの外部
に配置される。
【００３６】半導体チップと基板は対応するボンディン
グ・パッドを有することができ、ステップ（ｄ）では、
はんだプラグがチップと基板のボンディング・パッドに
対応するように、チップと基板の間にインタポーザを位
置合わせすることができる。
【００３７】好ましいことに、ステップ（ｅ）では、チ
ップ、基板、インタポーザの加熱中に第２のはんだがリ
フローされ、第１のはんだが固体のままである間にチッ
プを基板に電気的に接続する。
【００３８】さらに他の態様では、本発明は、電子モジ
ュールを組み立てるための方法であって、（ａ）半導体
チップを設けるステップと、（ｂ）チップを装着するた
めに基板を設けるステップと、（ｃ）チップを基板に接
続するために、アパーチャを有する積層シートと、アパ
ーチャ内に配置された導電性プラグとを含み、そのプラ
グが導電性接着剤によって被覆された上面および下面を
有する、インタポーザを設けるステップと、（ｄ）チッ
プと基板との間にインタポーザを位置合わせするステッ
プと、（ｅ）チップ、基板、インタポーザを加熱して電
子モジュールを形成するステップとを含む方法を対象と
する。
【００３９】好ましいことに、半導体チップと基板は対
応するボンディング・パッドを有し、ステップ（ｄ）で
は、はんだプラグがチップと基板のボンディング・パッ
ドに対応するように、インタポーザがチップと基板の間
に位置合わせされる。
【００４０】好ましいことに、ステップ（ｃ）では、積
層シートは、チップの熱膨張率と基板の熱膨張率との間
の熱膨張率を有する。
【００４１】さらに他の態様では、本発明は、電子パッ
ケージングで使用するためのインタポーザを作成するた
めの方法であって、（ａ）積層シートを設けるステップ
と、（ｂ）シート内に複数のアパーチャを形成するステ
ップと、（ｃ）アパーチャ内に第１および第２のはんだ
を付着し、第２のはんだが第１のはんだより低い融点を
有するステップとを含む方法を対象とする。
【００４２】本発明の本態様の方法は、ステップ（ａ）
の前に、結果として得られる電子モジュール内のチップ
と基板の熱膨張率の間の熱膨張率を有する積層シートを
選択するステップをさらに含むことができる。
【００４３】好ましいことに、ステップ（ａ）では、積
層シートは有機ポリマーを含み、最も好ましいことにポ
リイミドを含む。好ましいことに、ステップ（ａ）で
は、積層シートは、内部コアと、内部コア上に配置され
た第１の外部層と、第１の外部層の反対側の内部コア上
に配置された第２の外部層とを含む。最も好ましいこと
に、内部コアは、結果として得られる電子モジュール内
のチップの熱膨張率と基板の熱膨張率との間の熱膨張率
を有する。
【００４４】ステップ（ｂ）は、好ましいことに、レー
ザ・アブレーション、精密ドリリング、またはフォトリ
ソグラフィを使用して、積層シート内に複数のアパーチ
ャを形成することを含む。
【００４５】ステップ（ｃ）では、（ａ）積層シートの
表面上に薄い導電性フィルムをスパッタリングするステ
ップと、（ｂ）第２のはんだの層をめっきするステップ
と、（ｃ）第２のはんだの上に第１のはんだの層をめっ
きするステップと、（ｄ）第２のはんだの最終層をめっ
きするステップとを含む電気めっきによって第１および
第２のはんだが付着される。第１および第２のはんだを
電気めっきする方法は、スパッタリングした導電性フィ
ルムを除去するステップをさらに含むことができる。
【００４６】好ましいことに、第１のはんだは鉛９５％
とスズ５％の合金あるいは銅を含む。好ましいことに、
第２のはんだは鉛／スズの共晶合金を含む。
【００４７】さらに他の態様では、本発明は、電子パッ
ケージングで使用するためのインタポーザを作成するた
めの方法であって、（ａ）積層シートを設けるステップ
と、（ｂ）シート内に複数のアパーチャを形成するステ
ップと、（ｃ）アパーチャ内に導電性金属プラグを付着
し、そのプラグが導電性接着剤によって被覆された上面
および下面を有するステップとを含む方法を対象とす
る。この方法は、ステップ（ａ）の前に、結果として得
られる電子モジュール内のチップと基板の熱膨張率の間
の熱膨張率を有する積層シートを選択するステップをさ
らに含むことができる。
【００４８】好ましいことに、ステップ（ａ）では、積
層シートは有機ポリマーを含み、最も好ましいことにポ
リイミドを含む。また、ステップ（ａ）では、積層シー
トは、内部コアと、内部コア上に配置された第１の外部
層と、第１の外部層の反対側の内部コア上に配置された
第２の外部層とを含む。最も好ましいことに、内部コア
は、結果として得られる電子モジュール内のチップの熱
膨張率と基板の熱膨張率との間の熱膨張率を有する。
【００４９】ステップ（ｂ）は、好ましいことに、レー
ザ・アブレーション、精密ドリリング、またはフォトリ
ソグラフィを使用して、積層シート内に複数のアパーチ
ャを形成することを含む。
【００５０】新規であると思われる本発明の特徴ならび
に本発明に特有の諸要素については、特許請求の範囲に
詳細に記載する。添付図面は例示のみを目的とし、一定
の縮尺で描かれているわけではない。しかし、構成と操
作方法の両方に関する本発明そのものは、添付図面に関
連して以下の詳細な説明を参照することによって、最も
よく理解することができる。
【００５１】
【発明の実施の形態】本発明の好ましい実施の形態を説
明する際に、添付図面の図１〜図８を参照するが、これ
らの図では同様の番号は本発明の同様の特徴を指し示
す。本発明の特徴は、添付図面では必ずしも一定の縮尺
で示されているわけではない。
【００５２】本発明は、図３〜図５に示すようにフリッ
プ・チップ応用のためにチップと基板との接続を行うた
めに薄膜インタポーザの使用を伴うものである。インタ
ポーザ３００は予備成形した積層シート３０からなり、
この積層シートは図３に示すように複数のアパーチャま
たはスルーホール３３とともに作成される。積層シート
３０は、ポリイミド、Ｋａｐｔｏｎ(R)、Ｍｙｌａ
ｒ(R)、またはインタポーザをチップおよび基板に結合
するかまたは通常動作中にチップ／基板の組合せに電力
供給するために必要な温度で安定状態になるその他の材
料などの有機ポリマーからなることができる。
【００５３】アパーチャ３３は積層シート３０の厚さ全
体を横断する。アパーチャ３３は、レーザ・アブレーシ
ョン、精密ドリリング、またはフォトリソグラフィを含
みかつこれらに限定されない当技術分野で既知のいくつ
かの方法で形成することができる。アパーチャ３３は、
金属、合金、または導電性ポリマーなどの導電性材料で
充填されて、導電性プラグ３３３を形成する（図４を参
照）。導電性プラグ３３３は、結果として得られる電子
モジュール３１０内のチップ上と基板上の両方の金属受
入れパッド（図示せず）に対応するように空間的に配置
されている。プラグ３３３は、蒸着、めっき、スクリー
ニング、またはアパーチャのサイズおよび付着する材料
に適したその他の方法を使用して形成することができ
る。
【００５４】好ましいことに、アパーチャ３３は、複数
タイプの金属またははんだで充填することができる。図
６に示すように、インタポーザ４００は、結合プロセス
中にプラグ４３３全体が溶融しないようにアパーチャ３
３の内部に付着された高融点はんだ４０とアパーチャ３
３の外部に付着された低融点はんだ４５とを含む導電性
プラグ４３３を有する。プラグ４３３は、好ましいこと
に、まず積層板の一方の側に銅などの薄い導電性フィル
ムをスパッタリングすることによって形成することがで
きる。次にアパーチャ３３は、鉛／スズの共晶合金など
の低融点はんだの薄い層でめっきし、続いて銅または鉛
９５％／スズ５％の合金などの高融点コアと低融点はん
だの最終層をめっきすることができる。プラグ冶金の電
着後、選択ウェット・エッチングによって過剰にスパッ
タリングした導電性フィルムを除去することができる。
【００５５】また、図７に示すように、インタポーザ５
００は、アパーチャ３３の内部の金属またははんだプラ
グ５３３とプラグ５３３の上面および下面の導電性接着
剤５０で充填されたアパーチャ３３を有する。この実施
の形態では、金属またははんだプラグ５３３は、結合プ
ロセス中に溶融する必要はない。
【００５６】図５に戻ると、チップ１１と基板１３の間
にインタポーザ３００を位置合わせし、３つの要素を一
緒にプレスして電子モジュール３１０を形成する。次
に、導電性プラグ３３３をチップ１１上と基板１３上の
両方の受入れパッド（図示せず）に結合するのに十分な
高温まで電子モジュール３１０を加熱する。さらに、こ
の温度は、チップ１１と基板１３の両方の表面まで積層
シート３０を融解するのに十分なものである。その結
果、完全組立て電子モジュール３１０が得られるが、そ
のインタポーザ３００はチップ１１と基板１３との間の
ギャップを充填することによって信頼性を高める働きを
する。熱膨張および収縮中に発生した応力は再配分さ
れ、電子モジュールの寿命を増大する。
【００５７】図８は、インタポーザ６００が内部コア６
０と２つの薄い外部層６３、６５という３つの層からな
る、他の好ましい実施の形態を示している。内部コア６
０は、電子モジュールで使用されるチップと基板の熱膨
張率の間の熱膨張率を有する。外部層６３、６５は、好
ましいことに粘着性であって、チップとインタポーザ６
００との間ならびにインタポーザ６００と基板との間で
最適ボンディングを行う。粘着性外部層６３、６５は、
同じ組成である必要はなく、それぞれの境界面で良好な
付着を促進するように個別に最適化することができる。
内部コア６０の厚さは、モジュールのチップと基板との
間隔を調整できるように適切に制御されている。粘着性
の構成層６３および６５は、チップの取外しや交換を容
易にするように選択することができる。より具体的に
は、接着剤は、熱処理時に再び溶解できるように、熱可
塑性の物質にすることができる。あるいは、永久接着結
合が必要な状況では、熱硬化性材料を使用することがで
きる。
【００５８】また、この実施の形態では、アパーチャ６
３３はレーザ・アブレーションによって作成されるが、
これはインタポーザの最小限の処理によって精密な位置
に非常に小さい穴を設けることができる。アパーチャ
は、図６に示すように、低融点はんだと高融点はんだの
両方で充填される。同様に、まず、積層板の一方の側に
銅などの薄い導電性フィルムをスパッタリングすること
によって、金属を付着することができる。次にアパーチ
ャ３３は、鉛／スズの共晶合金などの低融点はんだの薄
い層でめっきし、続いて銅または鉛９５％／スズ５％の
合金などの高融点コアと低融点はんだの最終層をめっき
することができる。プラグ冶金の電着後、選択ウェット
・エッチングによってスパッタリングした導電性フィル
ムを除去することができる。
【００５９】この実施の形態は、十分に付着したモジュ
ールに小さい相互接続部を高密度で設ける能力において
極度の柔軟性を提供し、セラミックおよび有機を含む広
範囲のパッケージに適用可能である。
【００６０】他の実施の形態では、インタポーザ６００
の層６０、６３、６５は、チップの熱膨張率を基板の熱
膨張率に調節するのに適切と思われる様々な熱膨張率を
有することができる。
【００６１】本発明は上記の目的を達成するものであ
る。本発明のインタポーザは、従来のアンダフィル・プ
ロセスより制約がかなり少ない。これは、非常に小さい
相互接続部、非常に小さいチップと基板の間隔、ならび
に非常に大きいチップに大いに拡張可能である。積層フ
ィルムの厚さを厳しく制御することにより、本発明は、
チップと基板の間に非常に明確な間隔を設ける機会を提
供する。熱除去器具に関連してこのモジュールを使用す
る場合、チップと基板の高度の共平面性（co-planarit
y）が望ましいことが非常に多い。
【００６２】また、本発明は、シリコン・ウェハ上また
は基板上に直接、はんだバンプを形成する必要性を除去
する。従来のバンピング・プロセスは、通常、ゆがみま
たはサイズが不適当なバンプなどの欠陥を被りやすい。
このようなバンピング欠陥は、電子モジュールの組立て
前に検査によって検出された場合でも、通常、影響を受
けたチップの損失という結果になる。対照的に、本発明
のインタポーザは、組立て前に検査し、欠陥に気づいた
ときは使用前に廃棄することができる。
【００６３】本発明は、予備成形積層インタポーザを使
用してフリップチップ相互接続構造を形成するための構
造および方法を提供するものである。本発明は、熱膨張
率が異なるコンポーネント間にはんだバンプを使用して
電気的かつ機械的相互接続を行うようなすべての状況で
応用することができる。代替応用例としては、セラミッ
ク基板／有機積層プリント配線板、チップ／有機積層プ
リント配線板（通常はチップ・オン・ボードという）、
チップ／フレックス回路（通常はチップ・オン・フレッ
クスという）、２枚のプリント配線板が異なる材料から
構築されている有機プリント配線板／有機プリント配線
板などがある。積層板は、その後、導電材料で充填され
るアパーチャを有する独立したフィルムとして作成され
る。このフィルムはチップと基板との間に配置され、ど
ちらも導電性受入れパッドを含む。アセンブリ全体を熱
処理して、パフォーマンスと完全性が向上した完全アン
ダフィル済み完全相互接続モジュールを形成する。本発
明の方法を使用して形成されたモジュールの予想外の利
点としては熱サイクル中の安定性の増大があげられる。
というのは、熱サイクル中に発生した応力が均等に分配
されるからである。
【００６４】本発明はセラミック基板上のチップという
応用例に限定されないことに留意することは重要であ
る。また、有機積層材料からなる基板は直接応用するこ
ともできる。事実、このような応用例は、セラミック基
板の場合と比較して有機積層基板の方が熱膨張率が高い
ことによって主に推進されるこの技術の使用を必要とす
る。さらに、有機積層基板の最大結合温度は、セラミッ
ク基板に比べ、制限されている。したがって、本発明で
実施されるより低い温度を可能にするような相互接続材
料を結合する際の変動は有機積層基板に直接適用可能で
ある。
【００６５】特定の好ましい実施の形態に関連して本発
明を具体的に説明してきたが、上記の説明を考慮すると
当業者には多くの代替態様、変更態様、および変形態様
が明白になることは明らかである。したがって、特許請
求の範囲は、本発明の真の範囲および精神に該当するよ
うな代替態様、変更態様、および変形態様をすべて包含
することを企図するものである。
【００６６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００６７】（１）アパーチャを有する積層インタポー
ザと、前記インタポーザのアパーチャ内に配置されたは
んだエレメントとを含み、前記はんだエレメントが第１
のはんだと前記第１のはんだより高い融点を有する第２
のはんだとを含む、フリップ・チップ半導体相互接続構
造。 （２）前記積層インタポーザがポリイミドを含む、上記
（１）に記載の構造。 （３）前記積層インタポーザが、チップを基板に接続す
るために前記積層インタポーザを使用する場合にチップ
と基板の熱膨張率に対応する熱膨張率を有する材料を含
む、上記（１）に記載の構造。 （４）前記第１のはんだが前記アパーチャの内部に配置
され、前記第１のはんだが前記第２のはんだの第１の部
分と第２の部分の間になるように前記第２のはんだが前
記アパーチャの外部に配置される、上記（１）に記載の
構造。 （５）前記第２のはんだがリフロー可能であり、前記第
１のはんだが固体のままである、上記（４）に記載の構
造。 （６）前記インタポーザが、チップと、導電性受入れパ
ッドを有する基板との間に配置される、上記（１）に記
載の構造。 （７）複数のアパーチャを有する内部コアと、対応する
アパーチャを有する前記内部コアの一表面上の第１の外
部層と、対応するアパーチャを有し、前記第１の外部層
の反対側にある前記内部コアの第２の表面上の第２の外
部層とを含み、前記外部層のアパーチャ内に導電性プラ
グが配置され、前記プラグが導電性接着剤によって被覆
された上面および下面を有する、フリップ・チップ・イ
ンタポーザ。 （８）前記導電性プラグが金属である、上記（７）に記
載のインタポーザ。 （９）前記内部コアが、電子パッケージ内の基板にチッ
プを装着しアンダフィルを行う際に前記インタポーザを
使用する場合にチップと基板の熱膨張率の間の熱膨張率
を有する、上記（７）に記載のインタポーザ。 （１０）前記内部コアが有機ポリマーを含む、上記
（７）に記載のインタポーザ。 （１１）前記内部コアがポリイミドを含む、上記（７）
に記載のインタポーザ。 （１２）前記第１および第２の外部層が同じ組成のもの
ではない、上記（７）に記載のインタポーザ。 （１３）前記第１および第２の外部層が、電子パッケー
ジ内のチップおよび基板に対するそれぞれの境界面での
付着を促進するように適合される、上記（１２）に記載
のインタポーザ。 （１４）半導体チップを基板に装着しアンダフィルを行
うためのインタポーザであって、中心コア層と、前記中
心コア層に取り付けられた第１の外部層と、前記第１の
外部層の反対側の前記中心コア層に取り付けられた第２
の外部層とを有する積層シートを含み、前記層が対応す
るアパーチャを有し、前記アパーチャ内に配置された導
電性プラグが第１のはんだと前記第１のはんだより低い
融点を有する第２のはんだとを含む、インタポーザ。 （１５）前記外部層が粘着性である、上記（１４）に記
載のインタポーザ。 （１６）前記中心コア層が、チップと基板を接続するた
めに前記インタポーザを使用する場合にチップと基板の
熱膨張率に適合された熱膨張率を有する、上記（１４）
に記載のインタポーザ。 （１７）前記第１のはんだが前記アパーチャの内部に配
置され、前記第１のはんだが前記第２のはんだの第１の
部分と第２の部分の間になるように前記第２のはんだが
前記アパーチャの外部に配置される、上記（１４）に記
載のインタポーザ。 （１８）前記第２のはんだがリフロー可能であり、前記
第１のはんだが固体のままである、上記（１４）に記載
のインタポーザ。 （１９）半導体チップを基板に装着し相互接続するため
のインタポーザであって、アパーチャを有する単一積層
シートと、前記アパーチャ内に配置されたはんだプラグ
とを含み、前記プラグが導電性接着剤によって被覆され
た上面および下面を有する、インタポーザ。 （２０）前記積層シートが、前記チップと前記基板を装
着しアンダフィルを行うために前記インタポーザを使用
する場合に前記チップと前記基板に適合した熱膨張率を
有する材料を含む、上記（１９）に記載のインタポー
ザ。 （２１）電子モジュールを組み立てるための方法であっ
て、（ａ）半導体チップを設けるステップと、（ｂ）前
記チップを装着するために基板を設けるステップと、
（ｃ）前記チップを前記基板に接続するために、アパー
チャを有する積層シートと、前記積層シートの前記アパ
ーチャ内に配置されたはんだプラグとを含み、前記はん
だプラグが第１のはんだと前記第１のはんだより低い融
点を有する第２のはんだとを含むインタポーザを設ける
ステップと、（ｄ）前記チップと前記基板との間に前記
インタポーザを位置合わせするステップと、（ｅ）前記
チップ、基板、インタポーザを加熱して電子モジュール
を形成するステップとを含む方法。 （２２）前記半導体チップと前記基板が対応するボンデ
ィング・パッドを有し、ステップ（ｄ）では、前記はん
だプラグが前記チップと前記基板のボンディング・パッ
ドに対応するように、前記インタポーザが前記チップと
前記基板の間に位置合わせされる、上記（２１）に記載
の方法。 （２３）ステップ（ｃ）では、前記第１のはんだが前記
アパーチャの内部に配置され、前記第１のはんだが前記
第２のはんだの第１の部分と第２の部分の間になるよう
に前記第２のはんだが前記アパーチャの外部に配置され
る、上記（２１）に記載の方法。 （２４）ステップ（ｅ）では、前記チップ、基板、イン
タポーザの加熱中に前記第２のはんだがリフローされ、
前記第１のはんだが固体のままである間に前記チップを
前記基板に電気的に接続する、上記（２１）に記載の方
法。 （２５）ステップ（ｃ）では、前記積層シートが前記チ
ップの熱膨張率と前記基板の熱膨張率との間の熱膨張率
を有する、上記（２１）に記載の方法。 （２６）電子モジュールを組み立てるための方法であっ
て、（ａ）半導体チップを設けるステップと、（ｂ）前
記チップを装着するために基板を設けるステップと、
（ｃ）前記チップを前記基板に接続するために、中心コ
ア層と、前記中心コア層に取り付けられた第１の外部層
と、前記第１の外部層の反対側の前記中心コア層に取り
付けられた第２の外部層とを有する積層シートであっ
て、前記層が対応するアパーチャを有する積層シート
と、前記アパーチャ内に配置された導電性プラグであっ
て、前記プラグが導電性接着剤によって被覆された上面
および下面を有する導電性プラグとを含むインタポーザ
を設けるステップと、（ｄ）前記チップと前記基板との
間に前記インタポーザを位置合わせするステップと、
（ｅ）前記チップ、基板、インタポーザを加熱して電子
モジュールを形成するステップとを含む方法。 （２７）前記半導体チップと前記基板が対応するボンデ
ィング・パッドを有し、ステップ（ｄ）では、前記はん
だプラグが前記チップと前記基板のボンディング・パッ
ドに対応するように、前記インタポーザが前記チップと
前記基板の間に位置合わせされる、上記（２６）に記載
の方法。 （２８）ステップ（ｃ）では、前記積層シートの前記中
心コアが前記チップの熱膨張率と前記基板の熱膨張率と
の間の熱膨張率を有する、上記（２６）に記載の方法。 （２９）ステップ（ｃ）では、前記外部層が粘着性であ
る、上記（２６）に記載の方法。 （３０）電子モジュールを組み立てるための方法であっ
て、（ａ）半導体チップを設けるステップと、（ｂ）前
記チップを装着するために基板を設けるステップと、
（ｃ）前記チップを前記基板に接続するために、中心コ
ア層と、第１の外部層と、前記第１の外部層の反対側の
第２の外部層と、前記層全体にわたるアパーチャとを有
する積層シートと、前記積層シートの前記アパーチャ内
に配置されたはんだプラグであって、前記はんだプラグ
が第１のはんだと前記第１のはんだより低い融点を有す
る第２のはんだとを含むはんだプラグとを含むインタポ
ーザを設けるステップと、（ｄ）前記チップと前記基板
との間に前記インタポーザを位置合わせするステップ
と、（ｅ）前記チップ、基板、インタポーザを加熱して
電子モジュールを形成するステップとを含む方法。 （３１）ステップ（ｃ）では、前記積層シートの前記中
心コアが前記チップの熱膨張率と前記基板の熱膨張率と
の間の熱膨張率を有する、上記（３０）に記載の方法。 （３２）ステップ（ｃ）では、前記第１のはんだが前記
アパーチャの内部に配置され、前記第１のはんだが前記
第２のはんだの第１の部分と第２の部分の間になるよう
に前記第２のはんだが前記アパーチャの外部に配置され
る、上記（３０）に記載の方法。 （３３）ステップ（ｃ）では、前記外部層が粘着性であ
る、上記（３０）に記載の方法。 （３４）前記半導体チップと前記基板が対応するボンデ
ィング・パッドを有し、ステップ（ｄ）では、前記はん
だプラグが前記チップと前記基板のボンディング・パッ
ドに対応するように、前記インタポーザが前記チップと
前記基板の間に位置合わせされる、上記（３０）に記載
の方法。 （３５）ステップ（ｅ）では、前記チップ、基板、イン
タポーザの加熱中に前記第２のはんだがリフローされ、
前記第１のはんだが固体のままである間に前記チップを
前記基板に電気的に接続する、上記（３０）に記載の方
法。 （３６）電子モジュールを組み立てるための方法であっ
て、（ａ）半導体チップを設けるステップと、（ｂ）前
記チップを装着するために基板を設けるステップと、
（ｃ）前記チップを前記基板に接続するために、アパー
チャを有する積層シートと、前記アパーチャ内に配置さ
れた導電性プラグであって、前記プラグが導電性接着剤
によって被覆された上面および下面を有する導電性プラ
グとを含むインタポーザを設けるステップと、（ｄ）前
記チップと前記基板との間に前記インタポーザを位置合
わせするステップと、（ｅ）前記チップ、基板、インタ
ポーザを加熱して電子モジュールを形成するステップと
を含む方法。 （３７）前記半導体チップと前記基板が対応するボンデ
ィング・パッドを有し、ステップ（ｄ）では、前記はん
だプラグが前記チップと前記基板のボンディング・パッ
ドに対応するように、前記インタポーザが前記チップと
前記基板の間に位置合わせされる、上記（３６）に記載
の方法。 （３８）ステップ（ｃ）では、前記積層シートが前記チ
ップの熱膨張率と前記基板の熱膨張率との間の熱膨張率
を有する、上記（３６）に記載の方法。 （３９）電子パッケージングで使用するためのインタポ
ーザを作成するための方法であって、（ａ）積層シート
を設けるステップと、（ｂ）前記シート内に複数のアパ
ーチャを形成するステップと、（ｃ）前記アパーチャ内
に第１および第２のはんだを付着し、前記第２のはんだ
が前記第１のはんだより低い融点を有するステップとを
含む方法。 （４０）ステップ（ａ）の前に、結果として得られる電
子モジュール内のチップと基板の熱膨張率の間の熱膨張
率を有する前記積層シートを選択するステップをさらに
含む、上記（３９）に記載の方法。 （４１）ステップ（ａ）では、前記積層シートが有機ポ
リマーを含む、上記（３９）に記載の方法。 （４２）ステップ（ａ）では、前記積層シートがポリイ
ミドを含む、上記（３９）に記載の方法。 （４３）ステップ（ａ）では、前記積層シートが、内部
コアと、前記内部コア上に配置された第１の外部層と、
前記第１の外部層の反対側の前記内部コア上に配置され
た第２の外部層とを含む、上記（３９）に記載の方法。 （４４）前記内部コアが、結果として得られる電子モジ
ュール内のチップの熱膨張率と基板の熱膨張率との間の
熱膨張率を有する、上記（４３）に記載の方法。 （４５）ステップ（ｂ）が、レーザ・アブレーションを
使用して前記積層シート内に複数のアパーチャを形成す
ることを含む、上記（３９）に記載の方法。 （４６）ステップ（ｂ）が、ドリリングによって前記積
層シート内に複数のアパーチャを形成することを含む、
上記（３９）に記載の方法。 （４７）ステップ（ｂ）が、フォトリソグラフィを使用
して前記積層シート内に複数のアパーチャを形成するこ
とを含む、上記（３９）に記載の方法。 （４８）ステップ（ｃ）では、（ａ）前記積層シートの
表面上に薄い導電性フィルムをスパッタリングするステ
ップと、（ｂ）前記第２のはんだの層をめっきするステ
ップと、（ｃ）前記第２のはんだの上に前記第１のはん
だの層をめっきするステップと、（ｄ）前記第２のはん
だの最終層をめっきするステップとを含む電気めっきに
よって前記第１および第２のはんだが付着される、上記
（３９）に記載の方法。 （４９）前記スパッタリングした導電性フィルムを除去
するステップをさらに含む、上記（４８）に記載の方
法。 （５０）前記第１のはんだが鉛９５％とスズ５％の合金
を含む、上記（４８）に記載の方法。 （５１）前記第１のはんだが銅を含む、上記（４８）に
記載の方法。 （５２）前記第２のはんだが鉛／スズの共晶合金を含
む、上記（４８）に記載の方法。 （５３）電子パッケージングで使用するためのインタポ
ーザを作成するための方法であって、（ａ）積層シート
を設けるステップと、（ｂ）前記シート内に複数のアパ
ーチャを形成するステップと、（ｃ）前記アパーチャ内
に導電性金属プラグを付着し、前記プラグが導電性接着
剤によって被覆された上面および下面を有するステップ
とを含む方法。 （５４）ステップ（ａ）の前に、結果として得られる電
子モジュール内のチップと基板の熱膨張率の間の熱膨張
率を有する前記積層シートを選択するステップをさらに
含む、上記（５３）に記載の方法。 （５５）ステップ（ａ）では、前記積層シートが有機ポ
リマーを含む、上記（５３）に記載の方法。 （５６）ステップ（ａ）では、前記積層シートがポリイ
ミドを含む、上記（５３）に記載の方法。 （５７）ステップ（ａ）では、前記積層シートが、内部
コアと、前記内部コア上に配置された第１の外部層と、
前記第１の外部層の反対側の前記内部コア上に配置され
た第２の外部層とを含む、上記（５３）に記載の方法。 （５８）前記内部コアが、結果として得られる電子モジ
ュール内のチップの熱膨張率と基板の熱膨張率との間の
熱膨張率を有する、上記（５７）に記載の方法。 （５９）ステップ（ｂ）が、レーザ・アブレーションを
使用して前記積層シート内に複数のアパーチャを形成す
ることを含む、上記（５３）に記載の方法。 （６０）ステップ（ｂ）が、ドリリングによって前記積
層シート内に複数のアパーチャを形成することを含む、
上記（５３）に記載の方法。 （６１）ステップ（ｂ）が、フォトリソグラフィを使用
して前記積層シート内に複数のアパーチャを形成するこ
とを含む、上記（５３）に記載の方法。
【図面の簡単な説明】
【図１】従来技術のフリップチップ・モジュールの断面
立面図である。
【図２】従来技術で既知のフリップチップ・モジュール
用の液体アンダフィル分配プロセスの断面立面図であ
る。
【図３】積層シートを示す本発明の断面立面図である。
【図４】充填済みアパーチャを有する積層シートを示す
本発明の断面立面図である。
【図５】電子モジュールでインタポーザを使用する方法
を示す本発明の断面立面図である。
【図６】導電性プラグが複数のはんだ層からなる、本発
明のインタポーザの断面立面図である。
【図７】導電性プラグが導電性接着剤によって被覆され
ている、本発明のインタポーザの断面立面図である。
【図８】積層シートが複数の層を含む、本発明の好まし
い実施の形態の斜視図である。
【符号の説明】
１１ 半導体チップ １３ 基板 １５ はんだ接合部 １７ アンダフィル ３０ 積層シート ３３ スルーホール ３３ アパーチャ ６３３ アパーチャ ４０ 高融点はんだ ４５ 低融点はんだ ５０ 導電性接着剤 ６０ 内部コア ６３ 外部層 ６５ 外部層 １００ 電子モジュール ２００ 電子モジュール ３１０ 電子モジュール ３００ インタポーザ ４００ インタポーザ ５００ インタポーザ ６００ インタポーザ ３３３ 導電性プラグ ４３３ 導電性プラグ ５３３ 導電性プラグ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョーゼフ・エイ・ベネナティ アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション ラーチモン ト・ドライブ ５ (72)発明者 ウィリアム・ティー・チェン シンガポール119260 ケント・リッジ・ク レッセント 10 (72)発明者 ライザ・エイ・ファンティ アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション ウォーレ ン・ファーム・ロード 43 (72)発明者 ウェイン・ジョン・ハウエル アメリカ合衆国05495 バーモント州ウィ リストン タマラック・ドライブ ４ (72)発明者 ジョン・ユー・ニッカーボッカー アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション クリーマリ ー・ロード 53

Claims (61)

    【特許請求の範囲】
  1. 【請求項１】アパーチャを有する積層インタポーザと、 前記インタポーザのアパーチャ内に配置されたはんだエ
    レメントとを含み、前記はんだエレメントが第１のはん
    だと前記第１のはんだより高い融点を有する第２のはん
    だとを含む、フリップ・チップ半導体相互接続構造。
  2. 【請求項２】前記積層インタポーザがポリイミドを含
    む、請求項１に記載の構造。
  3. 【請求項３】前記積層インタポーザが、チップを基板に
    接続するために前記積層インタポーザを使用する場合に
    チップと基板の熱膨張率に対応する熱膨張率を有する材
    料を含む、請求項１に記載の構造。
  4. 【請求項４】前記第１のはんだが前記アパーチャの内部
    に配置され、前記第１のはんだが前記第２のはんだの第
    １の部分と第２の部分の間になるように前記第２のはん
    だが前記アパーチャの外部に配置される、請求項１に記
    載の構造。
  5. 【請求項５】前記第２のはんだがリフロー可能であり、
    前記第１のはんだが固体のままである、請求項４に記載
    の構造。
  6. 【請求項６】前記インタポーザが、チップと、導電性受
    入れパッドを有する基板との間に配置される、請求項１
    に記載の構造。
  7. 【請求項７】複数のアパーチャを有する内部コアと、 対応するアパーチャを有する前記内部コアの一表面上の
    第１の外部層と、 対応するアパーチャを有し、前記第１の外部層の反対側
    にある前記内部コアの第２の表面上の第２の外部層とを
    含み、 前記外部層のアパーチャ内に導電性プラグが配置され、
    前記プラグが導電性接着剤によって被覆された上面およ
    び下面を有する、フリップ・チップ・インタポーザ。
  8. 【請求項８】前記導電性プラグが金属である、請求項７
    に記載のインタポーザ。
  9. 【請求項９】前記内部コアが、電子パッケージ内の基板
    にチップを装着しアンダフィルを行う際に前記インタポ
    ーザを使用する場合にチップと基板の熱膨張率の間の熱
    膨張率を有する、請求項７に記載のインタポーザ。
  10. 【請求項１０】前記内部コアが有機ポリマーを含む、請
    求項７に記載のインタポーザ。
  11. 【請求項１１】前記内部コアがポリイミドを含む、請求
    項７に記載のインタポーザ。
  12. 【請求項１２】前記第１および第２の外部層が同じ組成
    のものではない、請求項７に記載のインタポーザ。
  13. 【請求項１３】前記第１および第２の外部層が、電子パ
    ッケージ内のチップおよび基板に対するそれぞれの境界
    面での付着を促進するように適合される、請求項１２に
    記載のインタポーザ。
  14. 【請求項１４】半導体チップを基板に装着しアンダフィ
    ルを行うためのインタポーザであって、 中心コア層と、前記中心コア層に取り付けられた第１の
    外部層と、前記第１の外部層の反対側の前記中心コア層
    に取り付けられた第２の外部層とを有する積層シートを
    含み、前記層が対応するアパーチャを有し、 前記アパーチャ内に配置された導電性プラグが第１のは
    んだと前記第１のはんだより低い融点を有する第２のは
    んだとを含む、インタポーザ。
  15. 【請求項１５】前記外部層が粘着性である、請求項１４
    に記載のインタポーザ。
  16. 【請求項１６】前記中心コア層が、チップと基板を接続
    するために前記インタポーザを使用する場合にチップと
    基板の熱膨張率に適合された熱膨張率を有する、請求項
    １４に記載のインタポーザ。
  17. 【請求項１７】前記第１のはんだが前記アパーチャの内
    部に配置され、前記第１のはんだが前記第２のはんだの
    第１の部分と第２の部分の間になるように前記第２のは
    んだが前記アパーチャの外部に配置される、請求項１４
    に記載のインタポーザ。
  18. 【請求項１８】前記第２のはんだがリフロー可能であ
    り、前記第１のはんだが固体のままである、請求項１４
    に記載のインタポーザ。
  19. 【請求項１９】半導体チップを基板に装着し相互接続す
    るためのインタポーザであって、 アパーチャを有する単一積層シートと、 前記アパーチャ内に配置されたはんだプラグとを含み、
    前記プラグが導電性接着剤によって被覆された上面およ
    び下面を有する、インタポーザ。
  20. 【請求項２０】前記積層シートが、前記チップと前記基
    板を装着しアンダフィルを行うために前記インタポーザ
    を使用する場合に前記チップと前記基板に適合した熱膨
    張率を有する材料を含む、請求項１９に記載のインタポ
    ーザ。
  21. 【請求項２１】電子モジュールを組み立てるための方法
    であって、 （ａ）半導体チップを設けるステップと、 （ｂ）前記チップを装着するために基板を設けるステッ
    プと、 （ｃ）前記チップを前記基板に接続するために、 アパーチャを有する積層シートと、 前記積層シートの前記アパーチャ内に配置されたはんだ
    プラグとを含み、前記はんだプラグが第１のはんだと前
    記第１のはんだより低い融点を有する第２のはんだとを
    含むインタポーザを設けるステップと、 （ｄ）前記チップと前記基板との間に前記インタポーザ
    を位置合わせするステップと、 （ｅ）前記チップ、基板、インタポーザを加熱して電子
    モジュールを形成するステップとを含む方法。
  22. 【請求項２２】前記半導体チップと前記基板が対応する
    ボンディング・パッドを有し、ステップ（ｄ）では、前
    記はんだプラグが前記チップと前記基板のボンディング
    ・パッドに対応するように、前記インタポーザが前記チ
    ップと前記基板の間に位置合わせされる、請求項２１に
    記載の方法。
  23. 【請求項２３】ステップ（ｃ）では、前記第１のはんだ
    が前記アパーチャの内部に配置され、前記第１のはんだ
    が前記第２のはんだの第１の部分と第２の部分の間にな
    るように前記第２のはんだが前記アパーチャの外部に配
    置される、請求項２１に記載の方法。
  24. 【請求項２４】ステップ（ｅ）では、前記チップ、基
    板、インタポーザの加熱中に前記第２のはんだがリフロ
    ーされ、前記第１のはんだが固体のままである間に前記
    チップを前記基板に電気的に接続する、請求項２１に記
    載の方法。
  25. 【請求項２５】ステップ（ｃ）では、前記積層シートが
    前記チップの熱膨張率と前記基板の熱膨張率との間の熱
    膨張率を有する、請求項２１に記載の方法。
  26. 【請求項２６】電子モジュールを組み立てるための方法
    であって、 （ａ）半導体チップを設けるステップと、 （ｂ）前記チップを装着するために基板を設けるステッ
    プと、 （ｃ）前記チップを前記基板に接続するために、 中心コア層と、前記中心コア層に取り付けられた第１の
    外部層と、前記第１の外部層の反対側の前記中心コア層
    に取り付けられた第２の外部層とを有する積層シートで
    あって、前記層が対応するアパーチャを有する積層シー
    トと、 前記アパーチャ内に配置された導電性プラグであって、
    前記プラグが導電性接着剤によって被覆された上面およ
    び下面を有する導電性プラグとを含むインタポーザを設
    けるステップと、 （ｄ）前記チップと前記基板との間に前記インタポーザ
    を位置合わせするステップと、 （ｅ）前記チップ、基板、インタポーザを加熱して電子
    モジュールを形成するステップとを含む方法。
  27. 【請求項２７】前記半導体チップと前記基板が対応する
    ボンディング・パッドを有し、ステップ（ｄ）では、前
    記はんだプラグが前記チップと前記基板のボンディング
    ・パッドに対応するように、前記インタポーザが前記チ
    ップと前記基板の間に位置合わせされる、請求項２６に
    記載の方法。
  28. 【請求項２８】ステップ（ｃ）では、前記積層シートの
    前記中心コアが前記チップの熱膨張率と前記基板の熱膨
    張率との間の熱膨張率を有する、請求項２６に記載の方
    法。
  29. 【請求項２９】ステップ（ｃ）では、前記外部層が粘着
    性である、請求項２６に記載の方法。
  30. 【請求項３０】電子モジュールを組み立てるための方法
    であって、 （ａ）半導体チップを設けるステップと、 （ｂ）前記チップを装着するために基板を設けるステッ
    プと、 （ｃ）前記チップを前記基板に接続するために、 中心コア層と、第１の外部層と、前記第１の外部層の反
    対側の第２の外部層と、前記層全体にわたるアパーチャ
    とを有する積層シートと、 前記積層シートの前記アパーチャ内に配置されたはんだ
    プラグであって、前記はんだプラグが第１のはんだと前
    記第１のはんだより低い融点を有する第２のはんだとを
    含むはんだプラグとを含むインタポーザを設けるステッ
    プと、 （ｄ）前記チップと前記基板との間に前記インタポーザ
    を位置合わせするステップと、 （ｅ）前記チップ、基板、インタポーザを加熱して電子
    モジュールを形成するステップとを含む方法。
  31. 【請求項３１】ステップ（ｃ）では、前記積層シートの
    前記中心コアが前記チップの熱膨張率と前記基板の熱膨
    張率との間の熱膨張率を有する、請求項３０に記載の方
    法。
  32. 【請求項３２】ステップ（ｃ）では、前記第１のはんだ
    が前記アパーチャの内部に配置され、前記第１のはんだ
    が前記第２のはんだの第１の部分と第２の部分の間にな
    るように前記第２のはんだが前記アパーチャの外部に配
    置される、請求項３０に記載の方法。
  33. 【請求項３３】ステップ（ｃ）では、前記外部層が粘着
    性である、請求項３０に記載の方法。
  34. 【請求項３４】前記半導体チップと前記基板が対応する
    ボンディング・パッドを有し、ステップ（ｄ）では、前
    記はんだプラグが前記チップと前記基板のボンディング
    ・パッドに対応するように、前記インタポーザが前記チ
    ップと前記基板の間に位置合わせされる、請求項３０に
    記載の方法。
  35. 【請求項３５】ステップ（ｅ）では、前記チップ、基
    板、インタポーザの加熱中に前記第２のはんだがリフロ
    ーされ、前記第１のはんだが固体のままである間に前記
    チップを前記基板に電気的に接続する、請求項３０に記
    載の方法。
  36. 【請求項３６】電子モジュールを組み立てるための方法
    であって、 （ａ）半導体チップを設けるステップと、 （ｂ）前記チップを装着するために基板を設けるステッ
    プと、 （ｃ）前記チップを前記基板に接続するために、 アパーチャを有する積層シートと、 前記アパーチャ内に配置された導電性プラグであって、
    前記プラグが導電性接着剤によって被覆された上面およ
    び下面を有する導電性プラグとを含むインタポーザを設
    けるステップと、 （ｄ）前記チップと前記基板との間に前記インタポーザ
    を位置合わせするステップと、 （ｅ）前記チップ、基板、インタポーザを加熱して電子
    モジュールを形成するステップとを含む方法。
  37. 【請求項３７】前記半導体チップと前記基板が対応する
    ボンディング・パッドを有し、ステップ（ｄ）では、前
    記はんだプラグが前記チップと前記基板のボンディング
    ・パッドに対応するように、前記インタポーザが前記チ
    ップと前記基板の間に位置合わせされる、請求項３６に
    記載の方法。
  38. 【請求項３８】ステップ（ｃ）では、前記積層シートが
    前記チップの熱膨張率と前記基板の熱膨張率との間の熱
    膨張率を有する、請求項３６に記載の方法。
  39. 【請求項３９】電子パッケージングで使用するためのイ
    ンタポーザを作成するための方法であって、 （ａ）積層シートを設けるステップと、 （ｂ）前記シート内に複数のアパーチャを形成するステ
    ップと、 （ｃ）前記アパーチャ内に第１および第２のはんだを付
    着し、前記第２のはんだが前記第１のはんだより低い融
    点を有するステップとを含む方法。
  40. 【請求項４０】ステップ（ａ）の前に、結果として得ら
    れる電子モジュール内のチップと基板の熱膨張率の間の
    熱膨張率を有する前記積層シートを選択するステップを
    さらに含む、請求項３９に記載の方法。
  41. 【請求項４１】ステップ（ａ）では、前記積層シートが
    有機ポリマーを含む、請求項３９に記載の方法。
  42. 【請求項４２】ステップ（ａ）では、前記積層シートが
    ポリイミドを含む、請求項３９に記載の方法。
  43. 【請求項４３】ステップ（ａ）では、前記積層シート
    が、内部コアと、前記内部コア上に配置された第１の外
    部層と、前記第１の外部層の反対側の前記内部コア上に
    配置された第２の外部層とを含む、請求項３９に記載の
    方法。
  44. 【請求項４４】前記内部コアが、結果として得られる電
    子モジュール内のチップの熱膨張率と基板の熱膨張率と
    の間の熱膨張率を有する、請求項４３に記載の方法。
  45. 【請求項４５】ステップ（ｂ）が、レーザ・アブレーシ
    ョンを使用して前記積層シート内に複数のアパーチャを
    形成することを含む、請求項３９に記載の方法。
  46. 【請求項４６】ステップ（ｂ）が、ドリリングによって
    前記積層シート内に複数のアパーチャを形成することを
    含む、請求項３９に記載の方法。
  47. 【請求項４７】ステップ（ｂ）が、フォトリソグラフィ
    を使用して前記積層シート内に複数のアパーチャを形成
    することを含む、請求項３９に記載の方法。
  48. 【請求項４８】ステップ（ｃ）では、 （ａ）前記積層シートの表面上に薄い導電性フィルムを
    スパッタリングするステップと、 （ｂ）前記第２のはんだの層をめっきするステップと、 （ｃ）前記第２のはんだの上に前記第１のはんだの層を
    めっきするステップと、 （ｄ）前記第２のはんだの最終層をめっきするステップ
    とを含む電気めっきによって前記第１および第２のはん
    だが付着される、請求項３９に記載の方法。
  49. 【請求項４９】前記スパッタリングした導電性フィルム
    を除去するステップをさらに含む、請求項４８に記載の
    方法。
  50. 【請求項５０】前記第１のはんだが鉛９５％とスズ５％
    の合金を含む、請求項４８に記載の方法。
  51. 【請求項５１】前記第１のはんだが銅を含む、請求項４
    ８に記載の方法。
  52. 【請求項５２】前記第２のはんだが鉛／スズの共晶合金
    を含む、請求項４８に記載の方法。
  53. 【請求項５３】電子パッケージングで使用するためのイ
    ンタポーザを作成するための方法であって、 （ａ）積層シートを設けるステップと、 （ｂ）前記シート内に複数のアパーチャを形成するステ
    ップと、 （ｃ）前記アパーチャ内に導電性金属プラグを付着し、
    前記プラグが導電性接着剤によって被覆された上面およ
    び下面を有するステップとを含む方法。
  54. 【請求項５４】ステップ（ａ）の前に、結果として得ら
    れる電子モジュール内のチップと基板の熱膨張率の間の
    熱膨張率を有する前記積層シートを選択するステップを
    さらに含む、請求項５３に記載の方法。
  55. 【請求項５５】ステップ（ａ）では、前記積層シートが
    有機ポリマーを含む、請求項５３に記載の方法。
  56. 【請求項５６】ステップ（ａ）では、前記積層シートが
    ポリイミドを含む、請求項５３に記載の方法。
  57. 【請求項５７】ステップ（ａ）では、前記積層シート
    が、内部コアと、前記内部コア上に配置された第１の外
    部層と、前記第１の外部層の反対側の前記内部コア上に
    配置された第２の外部層とを含む、請求項５３に記載の
    方法。
  58. 【請求項５８】前記内部コアが、結果として得られる電
    子モジュール内のチップの熱膨張率と基板の熱膨張率と
    の間の熱膨張率を有する、請求項５７に記載の方法。
  59. 【請求項５９】ステップ（ｂ）が、レーザ・アブレーシ
    ョンを使用して前記積層シート内に複数のアパーチャを
    形成することを含む、請求項５３に記載の方法。
  60. 【請求項６０】ステップ（ｂ）が、ドリリングによって
    前記積層シート内に複数のアパーチャを形成することを
    含む、請求項５３に記載の方法。
  61. 【請求項６１】ステップ（ｂ）が、フォトリソグラフィ
    を使用して前記積層シート内に複数のアパーチャを形成
    することを含む、請求項５３に記載の方法。
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