JP2000235984A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2000235984A JP2000235984A JP3810099A JP3810099A JP2000235984A JP 2000235984 A JP2000235984 A JP 2000235984A JP 3810099 A JP3810099 A JP 3810099A JP 3810099 A JP3810099 A JP 3810099A JP 2000235984 A JP2000235984 A JP 2000235984A
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Abstract
(57)【要約】
【目的】 ＧａＡｓ基板を用いた電界効果トランジスタ
において、他の性能を損なうことなくドレイン耐圧の向
上を図る。 【構成】 このＦＥＴは、ｎ+ 高濃度層（３ａ、３ｂ）
とゲート電極７端との間の基板表面に、Ｐ（リン）を含
む層４を備えている。この領域ではＰ原子がＡｓ空孔と
置き換わり、Ａｓ空孔による表面準位の形成を抑制し、
安定なＧａＰ化合物を形成している。その結果、この領
域を介するリーク電流が減少し、高いドレイン耐圧が得
られる。また、Ｓｉ原子がＡｓ空孔と置換する作用も抑
制されるため、相互コンダクタンス等のＦＥＴの他の特
性を損なうことがない。
において、他の性能を損なうことなくドレイン耐圧の向
上を図る。 【構成】 このＦＥＴは、ｎ+ 高濃度層（３ａ、３ｂ）
とゲート電極７端との間の基板表面に、Ｐ（リン）を含
む層４を備えている。この領域ではＰ原子がＡｓ空孔と
置き換わり、Ａｓ空孔による表面準位の形成を抑制し、
安定なＧａＰ化合物を形成している。その結果、この領
域を介するリーク電流が減少し、高いドレイン耐圧が得
られる。また、Ｓｉ原子がＡｓ空孔と置換する作用も抑
制されるため、相互コンダクタンス等のＦＥＴの他の特
性を損なうことがない。
Description
【０００１】
【産業上の利用分野】本発明はＧａＡｓをベース材料と
する化合物半導体電界効果トランジスタ（ＦＥＴ）の特
性向上に関し、なかんずく、高出力ＦＥＴの耐圧向上
と、ゲートコンダクタンス特性の改善に関する。
する化合物半導体電界効果トランジスタ（ＦＥＴ）の特
性向上に関し、なかんずく、高出力ＦＥＴの耐圧向上
と、ゲートコンダクタンス特性の改善に関する。
【０００２】
【従来の技術】ＰＨＳ等の高周波通信分野において高出
力、低歪型のＦＥＴが切望されている。超薄層の動作層
を有する、いわゆるパルスドープＦＥＴは、低歪動作が
比較的低電力条件で達成できるため、これらの用途に適
するデバイスである。しかしながら、一般にＦＥＴで高
出力を得るためには、ドレインバイアス電圧を高い値に
保持する必要があり、そのためゲート−ドレイン間の耐
圧を高くしなければならない。従来、このゲート−ドレ
イン間の耐圧を高める方法としては、半導体基板表面
のゲート電極形成部をエッチングによりリセス形状と
し、ゲート−ドレイン間の半導体表面に存在する表面準
位の影響を避ける、ゲート−ドレイン間の電極距離を
ゲート−ソース間の電極距離に比較し広く設定した、い
わゆるオフセットゲート構造を採用する、ドレイン電
極直下にあって、ドレイン電極とオーミック接続をとる
ための高濃度領域である、ドレインｎ+ 領域の抵抗値を
高める、すなわちこの領域のキャリア濃度を低める、等
の方法が採用されてきた。
力、低歪型のＦＥＴが切望されている。超薄層の動作層
を有する、いわゆるパルスドープＦＥＴは、低歪動作が
比較的低電力条件で達成できるため、これらの用途に適
するデバイスである。しかしながら、一般にＦＥＴで高
出力を得るためには、ドレインバイアス電圧を高い値に
保持する必要があり、そのためゲート−ドレイン間の耐
圧を高くしなければならない。従来、このゲート−ドレ
イン間の耐圧を高める方法としては、半導体基板表面
のゲート電極形成部をエッチングによりリセス形状と
し、ゲート−ドレイン間の半導体表面に存在する表面準
位の影響を避ける、ゲート−ドレイン間の電極距離を
ゲート−ソース間の電極距離に比較し広く設定した、い
わゆるオフセットゲート構造を採用する、ドレイン電
極直下にあって、ドレイン電極とオーミック接続をとる
ための高濃度領域である、ドレインｎ+ 領域の抵抗値を
高める、すなわちこの領域のキャリア濃度を低める、等
の方法が採用されてきた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記
の方法では、溶液エッチングによりリセス形状を作成す
るための不均一性から逃れることができず、ウェハー
内、異なるウェハー間での、ＦＥＴ特性のばらつきが大
きかった。また、ゲート電極形成工程前のエッチング工
程が必須となることから、ＦＥＴゲート電極をｎ+ 領域
に対して自己整合的に形成することができず、この面で
も不均一性を伴うものであった。のオフセットゲート
構造を採用する方法では、プロセス工程が増加すること
に加え、ゲート−ドレイン間距離が伸びるため、ドレイ
ン抵抗が高くなってしまう。さらに、で問題となって
いる、半導体の表面状態の影響を受ける区間も長くなっ
てしまうため、耐圧向上のための効果は小さかった。
のｎ+ 層の抵抗値を高めることは、ドレイン、あるいは
ソース領域の抵抗を高めてしまうため、相互コンダクタ
ンス等の他のＦＥＴ特性を犠牲にしていた。
の方法では、溶液エッチングによりリセス形状を作成す
るための不均一性から逃れることができず、ウェハー
内、異なるウェハー間での、ＦＥＴ特性のばらつきが大
きかった。また、ゲート電極形成工程前のエッチング工
程が必須となることから、ＦＥＴゲート電極をｎ+ 領域
に対して自己整合的に形成することができず、この面で
も不均一性を伴うものであった。のオフセットゲート
構造を採用する方法では、プロセス工程が増加すること
に加え、ゲート−ドレイン間距離が伸びるため、ドレイ
ン抵抗が高くなってしまう。さらに、で問題となって
いる、半導体の表面状態の影響を受ける区間も長くなっ
てしまうため、耐圧向上のための効果は小さかった。
のｎ+ 層の抵抗値を高めることは、ドレイン、あるいは
ソース領域の抵抗を高めてしまうため、相互コンダクタ
ンス等の他のＦＥＴ特性を犠牲にしていた。
【０００４】
【課題を解決するための手段】本発明は、ＦＥＴの諸特
性の低下を招くことなく、ゲート−ドレイン耐圧を向上
させる構造およびその形成方法を提供するものであり、
ゲート電極とソース電極、ドレイン電極下の高濃度不純
物層との間の表面領域に、Ｐを含む層を備えたことを特
徴とする。また、このＰを含む表面層中にはドナー不純
物を含んでいてもよく、さらに、Ｐ原子とこのドナー不
純物との正味の数としてＰ原子が多く含まれることが好
ましい。
性の低下を招くことなく、ゲート−ドレイン耐圧を向上
させる構造およびその形成方法を提供するものであり、
ゲート電極とソース電極、ドレイン電極下の高濃度不純
物層との間の表面領域に、Ｐを含む層を備えたことを特
徴とする。また、このＰを含む表面層中にはドナー不純
物を含んでいてもよく、さらに、Ｐ原子とこのドナー不
純物との正味の数としてＰ原子が多く含まれることが好
ましい。
【０００５】本発明のＦＥＴの製造方法は、活性層とな
る層が形成された半導体基板上に、ソース電極、ドレイ
ン電極の各高濃度不純物層に対応する開口部を有するマ
スクパターンを形成し、このマスクパターンをマスクと
して、ドナー不純物を選択イオン注入する。その後、こ
の開口部を広げ、広がったパターンをマスクとしてＰを
イオン注入することを特徴とする。また、このマスクパ
ターンを形成する前に、基板上に絶縁膜を形成して、こ
の絶縁膜上にマスクパターンを形成する方法であっても
よく、その場合の以後工程は、全く同様に行うことが可
能である。
る層が形成された半導体基板上に、ソース電極、ドレイ
ン電極の各高濃度不純物層に対応する開口部を有するマ
スクパターンを形成し、このマスクパターンをマスクと
して、ドナー不純物を選択イオン注入する。その後、こ
の開口部を広げ、広がったパターンをマスクとしてＰを
イオン注入することを特徴とする。また、このマスクパ
ターンを形成する前に、基板上に絶縁膜を形成して、こ
の絶縁膜上にマスクパターンを形成する方法であっても
よく、その場合の以後工程は、全く同様に行うことが可
能である。
【０００６】
【作用】ＧａＡｓ中のＡｓ（砒素）は蒸気圧が高く容易
に解離してしまう。ＧａＡｓ表面近傍はその為Ａｓの空
格子が非常に多いと考えられ、このＡｓ空格子に起因す
る表面準位が、ＦＥＴの耐圧向上を阻害する要因になっ
ていると考えられる。一方、ＰはＧａＡｓ中ではＡｓ原
子位置（サイト）に入り込み、非常に安定な状態を形成
する。故に、ＧａＡｓ表面近傍にＰ原子を注入すると、
この注入されたＰ原子の多くは最終的にはＡｓサイトに
入り安定な状態を形成する。したがって、Ａｓ空格子に
起因する表面準位の数が抑制され、ＦＥＴの耐圧を向上
させることが可能となる。
に解離してしまう。ＧａＡｓ表面近傍はその為Ａｓの空
格子が非常に多いと考えられ、このＡｓ空格子に起因す
る表面準位が、ＦＥＴの耐圧向上を阻害する要因になっ
ていると考えられる。一方、ＰはＧａＡｓ中ではＡｓ原
子位置（サイト）に入り込み、非常に安定な状態を形成
する。故に、ＧａＡｓ表面近傍にＰ原子を注入すると、
この注入されたＰ原子の多くは最終的にはＡｓサイトに
入り安定な状態を形成する。したがって、Ａｓ空格子に
起因する表面準位の数が抑制され、ＦＥＴの耐圧を向上
させることが可能となる。
【０００７】
【発明の実施の形態】以下図面をもとに本発明の実施の
形態を説明する。
形態を説明する。
【０００８】（実施例１）図１は本発明によるＦＥＴの
断面構造を表している。１は半絶縁性ＧａＡｓ基板であ
り、比抵抗がほぼ１．０×１０7 Ωｃｍで不純物を故意
にはドープしていないアンドープ基板である。この時の
半絶縁性はＥＬ２と呼ばれる深いドナー準位が基板中に
自然形成されることで達成される。このＥＬ２は過剰Ａ
ｓ原子がＧａサイトに入り込んだ状態であると考えられ
ている。
断面構造を表している。１は半絶縁性ＧａＡｓ基板であ
り、比抵抗がほぼ１．０×１０7 Ωｃｍで不純物を故意
にはドープしていないアンドープ基板である。この時の
半絶縁性はＥＬ２と呼ばれる深いドナー準位が基板中に
自然形成されることで達成される。このＥＬ２は過剰Ａ
ｓ原子がＧａサイトに入り込んだ状態であると考えられ
ている。
【０００９】２はこの半絶縁性ＧａＡｓ基板中に形成さ
れた活性層であり、本実施例においては、Ｓｉ原子を加
速度３０ｋｅＶ、ドーズ量２．０×１０12ｃｍ-2の条件
で基板に直接選択イオン注入することにより形成した。
この時のＳｉ原子の注入プロファイルは、図２で示され
るように、最高濃度位置（Ｒｐ）が表面から３０ｎｍの
位置にあり、そこから基板中の深浅両方向にわたってガ
ウス関数状の分布を有する。最高濃度は約８．０×１０
17ｃｍ-3であり、この時の基板表面での濃度は６．０×
１０17ｃｍ-3となっている。
れた活性層であり、本実施例においては、Ｓｉ原子を加
速度３０ｋｅＶ、ドーズ量２．０×１０12ｃｍ-2の条件
で基板に直接選択イオン注入することにより形成した。
この時のＳｉ原子の注入プロファイルは、図２で示され
るように、最高濃度位置（Ｒｐ）が表面から３０ｎｍの
位置にあり、そこから基板中の深浅両方向にわたってガ
ウス関数状の分布を有する。最高濃度は約８．０×１０
17ｃｍ-3であり、この時の基板表面での濃度は６．０×
１０17ｃｍ-3となっている。
【００１０】活性層の両脇にある層３は所謂ｎ+ 層であ
りＳｉイオンをＳｉＮ膜５を介してスルー注入すること
で形成されたものである。すなわち、ＳｉＮ膜５上にｎ
+ 領域に相当する開口部を有するレジストパターンを形
成し、このレジストパターンをマスクとして選択イオン
注入により形成したものである。注入の条件としては、
加速電圧１２０ｋｅＶで、ドーズ量２．０×１０13ｃｍ
-2である。絶縁膜５はプラズマＣＶＤ法により形成され
た窒化シリコン（ＳｉＮ）膜であり、その厚さは０．８
ｎｍである。ｎ+ 層はこのＳｉＮ膜を介するスルー注入
を行っている故に、ｎ+ 層中のＳｉ原子の分布は図２で
示されるように、表面で最も濃度が高く、基板深い方向
に向かいガウス関数に従って次第に濃度が小さくなるプ
ロファイルとなる。すなわち、活性層のプロファイルと
比較すると、基板表面が等価的に深い位置に移動したも
のとなる。絶縁膜５の膜厚と、注入加速電圧の関係でこ
の見かけ上の表面位置は左右される。ｎ+ 層に求められ
る注入条件として、表面で最も濃度が高くなるように、
注入加速電圧と絶縁膜厚件が適宜選択される。先の加速
電圧１２０ｋｅＶ、ドーズ量２．０×１０13ｃｍ-2の条
件では、表面でのＳｉイオン濃度として１．０×１０18
ｃｍ-3であり、深さ１００ｎｍの領域では、これが８．
０×１０17ｃｍ-3となる。
りＳｉイオンをＳｉＮ膜５を介してスルー注入すること
で形成されたものである。すなわち、ＳｉＮ膜５上にｎ
+ 領域に相当する開口部を有するレジストパターンを形
成し、このレジストパターンをマスクとして選択イオン
注入により形成したものである。注入の条件としては、
加速電圧１２０ｋｅＶで、ドーズ量２．０×１０13ｃｍ
-2である。絶縁膜５はプラズマＣＶＤ法により形成され
た窒化シリコン（ＳｉＮ）膜であり、その厚さは０．８
ｎｍである。ｎ+ 層はこのＳｉＮ膜を介するスルー注入
を行っている故に、ｎ+ 層中のＳｉ原子の分布は図２で
示されるように、表面で最も濃度が高く、基板深い方向
に向かいガウス関数に従って次第に濃度が小さくなるプ
ロファイルとなる。すなわち、活性層のプロファイルと
比較すると、基板表面が等価的に深い位置に移動したも
のとなる。絶縁膜５の膜厚と、注入加速電圧の関係でこ
の見かけ上の表面位置は左右される。ｎ+ 層に求められ
る注入条件として、表面で最も濃度が高くなるように、
注入加速電圧と絶縁膜厚件が適宜選択される。先の加速
電圧１２０ｋｅＶ、ドーズ量２．０×１０13ｃｍ-2の条
件では、表面でのＳｉイオン濃度として１．０×１０18
ｃｍ-3であり、深さ１００ｎｍの領域では、これが８．
０×１０17ｃｍ-3となる。
【００１１】４はＰを含む表面層である。この層は、先
のｎ+ 層の注入の後、選択注入に用いたレジストパター
ンの開口部領域を、エッチングにより広めた後に絶縁膜
５を介してスルー注入により形成された。その時の条件
は、加速電圧１２０ｋｅＶで、ドーズ量が５．０×１０
12ｃｍ-2である。この層のプロファイルは図２に示され
るものとなる。ＰとＳｉは原子番号、質量とも類似の物
質であるためり、その注入プロファイルもｎ+ 層に類似
のものとなる。ｎ+ 層と重なった領域では、この層中の
Ｓｉ濃度が圧倒的に高いため、Ｐの効果は明瞭には検知
できないものとなるが、ｎ+ 層とは重ならずに活性層と
のみ重なる領域（ｎ+ 層とゲート電極端の間の領域）で
は、注入されたＰイオンのうち表面側ではこれが明瞭に
識別可能となる。すなわち、Ｐ注入はＳｉＮ膜のスルー
注入を行っているため、表面での濃度が最大で、基板深
さ方向に向かってガウス関数的に減少するプロファイル
を示す。これに対し、活性層のＳｉは、基板表面から深
さＲｐの地点で最大値が存在するプロファイルを示すか
らである。
のｎ+ 層の注入の後、選択注入に用いたレジストパター
ンの開口部領域を、エッチングにより広めた後に絶縁膜
５を介してスルー注入により形成された。その時の条件
は、加速電圧１２０ｋｅＶで、ドーズ量が５．０×１０
12ｃｍ-2である。この層のプロファイルは図２に示され
るものとなる。ＰとＳｉは原子番号、質量とも類似の物
質であるためり、その注入プロファイルもｎ+ 層に類似
のものとなる。ｎ+ 層と重なった領域では、この層中の
Ｓｉ濃度が圧倒的に高いため、Ｐの効果は明瞭には検知
できないものとなるが、ｎ+ 層とは重ならずに活性層と
のみ重なる領域（ｎ+ 層とゲート電極端の間の領域）で
は、注入されたＰイオンのうち表面側ではこれが明瞭に
識別可能となる。すなわち、Ｐ注入はＳｉＮ膜のスルー
注入を行っているため、表面での濃度が最大で、基板深
さ方向に向かってガウス関数的に減少するプロファイル
を示す。これに対し、活性層のＳｉは、基板表面から深
さＲｐの地点で最大値が存在するプロファイルを示すか
らである。
【００１２】本実施例においては、Ｐを含む層をイオン
注入により形成した。イオン注入によるＰ原子は、Ａｓ
空格子を埋めることにより、ドナー不純物であるＳｉ原
子がこのＡｓ空格子に入り込む確率を低下させることが
できる。Ｓｉ原子はＧａＡｓ中のＧａサイトに置換する
ことでドナーとしての機能を果たすが、その一方でＡｓ
サイトと置換することも可能である。Ａｓサイトに置換
したＳｉ原子はアクセプタとして機能し、伝導電子の数
を減らす役割を果たしてしまう。本発明で用いたＰ原子
が、Ａｓサイトに入り込むことで、アクセプタとしての
Ｓｉ原子濃度を低下させることになり、Ｐ原子を注入し
た領域の抵抗を低下させることが可能となる。本発明の
Ｓｉ原子、Ｐ原子の注入条件で形成されたｎ+ 層のシー
ト抵抗は、Ｐ注入の有無で３００Ω／□から２５０Ω／
□に減少した。このことは上に説明した作用を裏付ける
結果である。
注入により形成した。イオン注入によるＰ原子は、Ａｓ
空格子を埋めることにより、ドナー不純物であるＳｉ原
子がこのＡｓ空格子に入り込む確率を低下させることが
できる。Ｓｉ原子はＧａＡｓ中のＧａサイトに置換する
ことでドナーとしての機能を果たすが、その一方でＡｓ
サイトと置換することも可能である。Ａｓサイトに置換
したＳｉ原子はアクセプタとして機能し、伝導電子の数
を減らす役割を果たしてしまう。本発明で用いたＰ原子
が、Ａｓサイトに入り込むことで、アクセプタとしての
Ｓｉ原子濃度を低下させることになり、Ｐ原子を注入し
た領域の抵抗を低下させることが可能となる。本発明の
Ｓｉ原子、Ｐ原子の注入条件で形成されたｎ+ 層のシー
ト抵抗は、Ｐ注入の有無で３００Ω／□から２５０Ω／
□に減少した。このことは上に説明した作用を裏付ける
結果である。
【００１３】また、Ａｓサイトに置換したＰ原子はミク
ロ的にみると、ＧａＰという非常に安定した化合物を形
成する。したがって、ＧａＡｓ基板の表面で、ＡｓとＰ
が置換すると、その表面はＧａＰという非常に安定した
化合物で被われることになり、表面の欠陥に起因するＦ
ＥＴの耐圧低下を招くことがない。
ロ的にみると、ＧａＰという非常に安定した化合物を形
成する。したがって、ＧａＡｓ基板の表面で、ＡｓとＰ
が置換すると、その表面はＧａＰという非常に安定した
化合物で被われることになり、表面の欠陥に起因するＦ
ＥＴの耐圧低下を招くことがない。
【００１４】さらに、本実施例ではＳｉＮを介するスル
ー注入によりＰ原子をＧａＡｓ基板中に打ち込んでい
る。Ｐ原子は当然ＳｉＮ膜中にも残留することになる
が、このＳｉＮ膜中の不完全な（Ｓｉ−Ｈ）結合、すな
わち、水素原子がこの結合から外れた状態の（Ｓｉ−）
結合に対し、Ｈ原子に代わってＰ原子がＳｉと結びつき
安定な状態を形成する。ＳｉＮ膜中の不完全な結合は、
ＧａＡｓ基板の表面にも影響を及ぼすために、この不完
全な（Ｓｉ−）結合をＰが補償することは、ＧａＡｓ基
板表面にも好結果をもたらすことになる。
ー注入によりＰ原子をＧａＡｓ基板中に打ち込んでい
る。Ｐ原子は当然ＳｉＮ膜中にも残留することになる
が、このＳｉＮ膜中の不完全な（Ｓｉ−Ｈ）結合、すな
わち、水素原子がこの結合から外れた状態の（Ｓｉ−）
結合に対し、Ｈ原子に代わってＰ原子がＳｉと結びつき
安定な状態を形成する。ＳｉＮ膜中の不完全な結合は、
ＧａＡｓ基板の表面にも影響を及ぼすために、この不完
全な（Ｓｉ−）結合をＰが補償することは、ＧａＡｓ基
板表面にも好結果をもたらすことになる。
【００１５】この効果は、ＳｉＮ膜に限らずＳｉＯ2
膜、ＳｉＯＮ膜などの他のＧａＡｓ基板表面に形成され
る膜についても同様であり、かつこれらの膜の成膜方法
に作用されない一般的な効果である。
膜、ＳｉＯＮ膜などの他のＧａＡｓ基板表面に形成され
る膜についても同様であり、かつこれらの膜の成膜方法
に作用されない一般的な効果である。
【００１６】次に本発明に係るＦＥＴの製造方法につい
て、図３の工程図を基に説明する。まず、半絶縁性のＧ
ａＡｓ基板上１に、活性層となる領域を開口部とするレ
ジストパターン９を通常のフォトリソグラフィ法により
形成する（図３ａ）。このレジストパターンをマスクと
して、29Ｓｉ+ イオンを加速電圧３０ｋｅＶ、ドーズ量
２．０×１０12ｃｍ-2の条件で選択注入する。Ｓｉイオ
ンは一般に28Ｓｉ+が主要イオンであるが、その同位体
として１０％ほど29Ｓｉ+ を含んでいる。この29Ｓｉ+
を用いるのは、29Ｓｉ+ を用いた場合には、28Ｎ2 +、28
ＣＯ+ などの同重核イオンの混入を避ける目的がある。
て、図３の工程図を基に説明する。まず、半絶縁性のＧ
ａＡｓ基板上１に、活性層となる領域を開口部とするレ
ジストパターン９を通常のフォトリソグラフィ法により
形成する（図３ａ）。このレジストパターンをマスクと
して、29Ｓｉ+ イオンを加速電圧３０ｋｅＶ、ドーズ量
２．０×１０12ｃｍ-2の条件で選択注入する。Ｓｉイオ
ンは一般に28Ｓｉ+が主要イオンであるが、その同位体
として１０％ほど29Ｓｉ+ を含んでいる。この29Ｓｉ+
を用いるのは、29Ｓｉ+ を用いた場合には、28Ｎ2 +、28
ＣＯ+ などの同重核イオンの混入を避ける目的がある。
【００１７】注入後にレジストパターンを除去し、Ｇａ
Ａｓ基板表面全面にＳｉＮ膜５を厚さ８０ｎｍでプラズ
マＣＶＤ法により形成する（図３ｂ）。プラズマＣＶＤ
は、基板温度３２０℃とし、Ｓｉ原料がＳｉＨ4 で、Ｎ
原料がＮＨ3 の混合ガスを用い、１３．５６ＭＨｚの高
周波を印加して、プラズマ状態を形成することにより行
った。この絶縁膜は以下に説明する注入イオンを活性化
する際のアニール膜としての機能を兼ねるため、ＧａＡ
ｓ基板との密着性が良好でなければならない。
Ａｓ基板表面全面にＳｉＮ膜５を厚さ８０ｎｍでプラズ
マＣＶＤ法により形成する（図３ｂ）。プラズマＣＶＤ
は、基板温度３２０℃とし、Ｓｉ原料がＳｉＨ4 で、Ｎ
原料がＮＨ3 の混合ガスを用い、１３．５６ＭＨｚの高
周波を印加して、プラズマ状態を形成することにより行
った。この絶縁膜は以下に説明する注入イオンを活性化
する際のアニール膜としての機能を兼ねるため、ＧａＡ
ｓ基板との密着性が良好でなければならない。
【００１８】ＳｉＮ絶縁膜形成後、この膜の上にｎ+ 層
３に対応した開口部を有するレジストパターン９を、通
常のフォトリソグラフィー法により形成する（図３
ｃ）。このパターンはゲート電極が形成される領域を挟
んで二つの開口部を有するパターンとなっている。この
レジストパターンをマスクにしてＳｉイオンを、加速電
圧１２０ｋｅＶ、ドーズ量２．０×１０13ｃｍ-2の条件
で、ＳｉＮを介してスルー注入する。Ｓｉイオンは先の
活性層と同様に29Ｓｉ+ を用いるのが好ましい。
３に対応した開口部を有するレジストパターン９を、通
常のフォトリソグラフィー法により形成する（図３
ｃ）。このパターンはゲート電極が形成される領域を挟
んで二つの開口部を有するパターンとなっている。この
レジストパターンをマスクにしてＳｉイオンを、加速電
圧１２０ｋｅＶ、ドーズ量２．０×１０13ｃｍ-2の条件
で、ＳｉＮを介してスルー注入する。Ｓｉイオンは先の
活性層と同様に29Ｓｉ+ を用いるのが好ましい。
【００１９】このｎ+ 層３の注入プロファイルは、前述
したようにＳｉＮ膜を介するスルー注入を行っているた
め、その最高濃度位置（Ｒｐ）がほぼＧａＡｓ基板表面
にあり、基板深さ方向に向かってガウス関数状の分布と
なっていて、オーミック金属との接触抵抗を低減させて
いる。Ｓｉイオン注入後、レジストパターンの開口部を
エッチングにより広める（図３ｄ）。エッチングは酸素
プラズマを用いたＲＩＥ（反応性イオンエッチング）に
より行う。この時、ＧａＡｓ基板表面はＳｉＮ絶縁膜に
被われているため、この酸素プラズマの影響を全く受け
ることがない。従って、活性層、ｎ+ 層の両注入層は酸
素プラズマに晒されることがなく、基板表面がプラズマ
ダメージから保護される。ＲＩＥによるエッチングは、
レジスト開口部を広げることと同時にレジストの厚さも
薄くする作用がある。この時の縦（厚さの減少）と横
（開口部の広がり）のエッチング速度は、大よそ１：１
となる。従って、開口部の横方向に広がりを大きくした
い場合には、予め最初に設けるレジスト層の厚さを厚く
してｎ+ 層の注入パターンを作製しておく必要がある。
今回の横方向の広がり量は０．３μｍとした。
したようにＳｉＮ膜を介するスルー注入を行っているた
め、その最高濃度位置（Ｒｐ）がほぼＧａＡｓ基板表面
にあり、基板深さ方向に向かってガウス関数状の分布と
なっていて、オーミック金属との接触抵抗を低減させて
いる。Ｓｉイオン注入後、レジストパターンの開口部を
エッチングにより広める（図３ｄ）。エッチングは酸素
プラズマを用いたＲＩＥ（反応性イオンエッチング）に
より行う。この時、ＧａＡｓ基板表面はＳｉＮ絶縁膜に
被われているため、この酸素プラズマの影響を全く受け
ることがない。従って、活性層、ｎ+ 層の両注入層は酸
素プラズマに晒されることがなく、基板表面がプラズマ
ダメージから保護される。ＲＩＥによるエッチングは、
レジスト開口部を広げることと同時にレジストの厚さも
薄くする作用がある。この時の縦（厚さの減少）と横
（開口部の広がり）のエッチング速度は、大よそ１：１
となる。従って、開口部の横方向に広がりを大きくした
い場合には、予め最初に設けるレジスト層の厚さを厚く
してｎ+ 層の注入パターンを作製しておく必要がある。
今回の横方向の広がり量は０．３μｍとした。
【００２０】次いで広がった開口部のパターンをマスク
としてＰを加速電圧１２０ｋｅＶ、ドーズ量５．０×１
０12ｃｍ-2で注入する（図３ｄ）。Ｐのプロファイルは
先に説明した様に、Ｓｉのｎ+ 層のそれとほとんど異な
ることはない。ドーズ量がＳｉの１／４であるため、ｎ
+ 層に重なった領域ではＰの効果は明瞭には検知されな
いが、エッチングによりレジストマスクパターンが広が
った領域は、ｎ+ 層のＳｉイオンは注入されていないの
で、Ｐの層が識別可能となる。
としてＰを加速電圧１２０ｋｅＶ、ドーズ量５．０×１
０12ｃｍ-2で注入する（図３ｄ）。Ｐのプロファイルは
先に説明した様に、Ｓｉのｎ+ 層のそれとほとんど異な
ることはない。ドーズ量がＳｉの１／４であるため、ｎ
+ 層に重なった領域ではＰの効果は明瞭には検知されな
いが、エッチングによりレジストマスクパターンが広が
った領域は、ｎ+ 層のＳｉイオンは注入されていないの
で、Ｐの層が識別可能となる。
【００２１】Ｐ注入後にレジストパターンの開口部にＳ
ｉＯ2 膜８をスパッタリングにより形成する（図４
ａ）。スパッタリングによるＳｉＯ2 膜８の膜質は異方
性の非常に強い膜であり、レジストパターンの側壁面に
付着した膜の性質と、基板開口部、あるいはレジストパ
ターン上に形成した膜の膜質とでは、前者がはるかに疎
の状態にある。希フッ酸に対し前者は容易に溶解するも
のの、後者の溶解度は非常に小さい。故に、ＳｉＯ2 膜
８形成後に希フッ酸溶液に浸潤させると、レジストパタ
ーン側壁部に付着した膜のみが除去され、開口部、レジ
ストパターン上部にはＳｉＯ2 膜８が除去されないで残
る（図４ｂ）。次いで、有機溶剤系の溶液によりレジス
トパターンを除去すると、ＳｉＮ絶縁膜５上に、ＳｉＯ
2 パターン８がｎ+ 開口部のみに残される（図４ｃ）。
そしてそのパターンの周囲形状は、Ｐ注入を行った際の
レジストマスクパターンを再現したものとなっている。
ｉＯ2 膜８をスパッタリングにより形成する（図４
ａ）。スパッタリングによるＳｉＯ2 膜８の膜質は異方
性の非常に強い膜であり、レジストパターンの側壁面に
付着した膜の性質と、基板開口部、あるいはレジストパ
ターン上に形成した膜の膜質とでは、前者がはるかに疎
の状態にある。希フッ酸に対し前者は容易に溶解するも
のの、後者の溶解度は非常に小さい。故に、ＳｉＯ2 膜
８形成後に希フッ酸溶液に浸潤させると、レジストパタ
ーン側壁部に付着した膜のみが除去され、開口部、レジ
ストパターン上部にはＳｉＯ2 膜８が除去されないで残
る（図４ｂ）。次いで、有機溶剤系の溶液によりレジス
トパターンを除去すると、ＳｉＮ絶縁膜５上に、ＳｉＯ
2 パターン８がｎ+ 開口部のみに残される（図４ｃ）。
そしてそのパターンの周囲形状は、Ｐ注入を行った際の
レジストマスクパターンを再現したものとなっている。
【００２２】その後、注入イオンを活性化するための熱
処理を基板全体に施す。熱処理条件は、温度８００℃に
２０分保持する条件とした。熱処理後、オーミック金属
６をｎ+ 層上に、そして２つのＳｉＯ2 膜をマスクとし
てＳｉＮ膜をエッチング除去した後、露出したＧａＡｓ
基板表面領域にゲート金属７を形成してＦＥＴを完成す
る（図４ｄ）。オーミック金属としては、ＡｕＧｅ／Ｎ
ｉの２層金属を、各々８０ｎｍ、３０ｎｍ連続的に形成
し、これを４５０℃で６０秒熱処理して合金化した。一
方、ゲート金属としては、Ｔｉ／Ｐｔ／Ａｕの３層の金
属を、それぞれ１００ｎｍ、４０ｎｍ、１５０ｎｍの厚
さで形成したものと用いた。
処理を基板全体に施す。熱処理条件は、温度８００℃に
２０分保持する条件とした。熱処理後、オーミック金属
６をｎ+ 層上に、そして２つのＳｉＯ2 膜をマスクとし
てＳｉＮ膜をエッチング除去した後、露出したＧａＡｓ
基板表面領域にゲート金属７を形成してＦＥＴを完成す
る（図４ｄ）。オーミック金属としては、ＡｕＧｅ／Ｎ
ｉの２層金属を、各々８０ｎｍ、３０ｎｍ連続的に形成
し、これを４５０℃で６０秒熱処理して合金化した。一
方、ゲート金属としては、Ｔｉ／Ｐｔ／Ａｕの３層の金
属を、それぞれ１００ｎｍ、４０ｎｍ、１５０ｎｍの厚
さで形成したものと用いた。
【００２３】（実施例２）以上説明したＦＥＴの構造お
よびその製造方法は、活性層をＳｉの選択イオン注入で
形成したＦＥＴに係る例であるが、本発明はこの種の活
性層に止まるものではない。例えば、活性層をエピタキ
シャル成長により形成することも可能である。図４はこ
のようなＦＥＴの例である。
よびその製造方法は、活性層をＳｉの選択イオン注入で
形成したＦＥＴに係る例であるが、本発明はこの種の活
性層に止まるものではない。例えば、活性層をエピタキ
シャル成長により形成することも可能である。図４はこ
のようなＦＥＴの例である。
【００２４】図４において、２１は半絶縁性のＧａＡｓ
基板であり、この基板上にバッファー層１８としてアン
ドープＧａＡｓ層を１０００ｎｍ、活性層１２としてＳ
ｉを２．０×１０18ｃｍ-3ドープし、厚さ１５ｎｍのパ
ルスドープ層、アンドープＧａＡｓキャップ層１９を４
０ｎｍ、連続的に形成した。その後、基板表面にＳｉＮ
膜１５を形成しｎ+ 層に該当する開口部を有するレジス
トパターン１９を形成して、ｎ+ 層のＳｉイオン注入を
行う。ＳｉＮ膜の形成条件、厚み、イオン注入と条件は
全て第１の実施の形態と同様である。Ｓｉイオン注入後
にレジストパターンの開口部をエッチングにより０．３
μｍ程度広め、その後Ｐを第１の実施例と同様の条件に
てイオン注入を行う。Ｐはｎ+ 層と重なる領域では注入
ドーズ量が小さいため陽にその構造は現れないが、エッ
チングにより広められた領域では、基板表面のＰ濃度が
背景のＳｉ濃度よりも高くなり、顕著な構造となって識
別できる。
基板であり、この基板上にバッファー層１８としてアン
ドープＧａＡｓ層を１０００ｎｍ、活性層１２としてＳ
ｉを２．０×１０18ｃｍ-3ドープし、厚さ１５ｎｍのパ
ルスドープ層、アンドープＧａＡｓキャップ層１９を４
０ｎｍ、連続的に形成した。その後、基板表面にＳｉＮ
膜１５を形成しｎ+ 層に該当する開口部を有するレジス
トパターン１９を形成して、ｎ+ 層のＳｉイオン注入を
行う。ＳｉＮ膜の形成条件、厚み、イオン注入と条件は
全て第１の実施の形態と同様である。Ｓｉイオン注入後
にレジストパターンの開口部をエッチングにより０．３
μｍ程度広め、その後Ｐを第１の実施例と同様の条件に
てイオン注入を行う。Ｐはｎ+ 層と重なる領域では注入
ドーズ量が小さいため陽にその構造は現れないが、エッ
チングにより広められた領域では、基板表面のＰ濃度が
背景のＳｉ濃度よりも高くなり、顕著な構造となって識
別できる。
【００２５】次いで、基板全体を高温で熱処理し、注入
イオンの活性化を図る。熱処理条件は、８６０℃で２秒
とする。時間を短く設定するのは、本実施の形態におい
ては活性層を非常に薄く形成しているため、この活性層
の不純物イオンが熱処理により再分布し、活性層の厚み
が大きくなるのを防ぐためである。このような短時間の
熱処理には、ハロゲンランプを光源とするランプアニー
ルが効果的となる。
イオンの活性化を図る。熱処理条件は、８６０℃で２秒
とする。時間を短く設定するのは、本実施の形態におい
ては活性層を非常に薄く形成しているため、この活性層
の不純物イオンが熱処理により再分布し、活性層の厚み
が大きくなるのを防ぐためである。このような短時間の
熱処理には、ハロゲンランプを光源とするランプアニー
ルが効果的となる。
【００２６】熱処理後ＦＥＴを形成する周辺の領域を半
絶縁性基板までエッチングして、ＦＥＴ間の素子分離を
行いＦＥＴを完成する。なお、オーミック１６、ゲート
１７の電極金属は第１の実施の形態と同様なものを用い
た。
絶縁性基板までエッチングして、ＦＥＴ間の素子分離を
行いＦＥＴを完成する。なお、オーミック１６、ゲート
１７の電極金属は第１の実施の形態と同様なものを用い
た。
【００２７】（実施例３）以上の実施の形態において
は、ゲート電極と二つのｎ+ 層との間の距離が、互いに
等しいＦＥＴの場合についてのものであるが、本発明は
その一方の距離が他方に比較し長い、いわゆるオフセッ
トゲートＦＥＴに対しては更に効果的となる。オフセッ
トゲートＦＥＴにおいては、ゲート電極端とドレイン側
ｎ+ 層端との距離が、ソース側のそれに比較し長いもの
であるが、このことは、ドレイン側で基板の表面状態の
影響を受ける領域が増大したことを意味する。この増大
した領域に対し、Ｐ注入を行い表面状態を補償すること
は、ＦＥＴ特性の改善、特にドレイン耐圧の改善に直結
する。以下に本発明を用いるオフセットゲートの製造方
法について説明する。
は、ゲート電極と二つのｎ+ 層との間の距離が、互いに
等しいＦＥＴの場合についてのものであるが、本発明は
その一方の距離が他方に比較し長い、いわゆるオフセッ
トゲートＦＥＴに対しては更に効果的となる。オフセッ
トゲートＦＥＴにおいては、ゲート電極端とドレイン側
ｎ+ 層端との距離が、ソース側のそれに比較し長いもの
であるが、このことは、ドレイン側で基板の表面状態の
影響を受ける領域が増大したことを意味する。この増大
した領域に対し、Ｐ注入を行い表面状態を補償すること
は、ＦＥＴ特性の改善、特にドレイン耐圧の改善に直結
する。以下に本発明を用いるオフセットゲートの製造方
法について説明する。
【００２８】図５は本発明によるオフセットゲートＦＥ
Ｔの製造方法を示す工程フロー図である。
Ｔの製造方法を示す工程フロー図である。
【００２９】半絶縁性ＧａＡｓ基板２１に活性層２２を
イオン注入し、その注入後に基板全面にＳｉＮ膜２５を
形成しｎ+ 層２３の注入を行う工程までは、先に説明し
たものと全く同様である（図５ａ）。オフセットゲート
ＦＥＴでは、ｎ+ 層２３注入後にこのマスクパターンを
一旦除去し、その後改めてｎ' 層注入用のレジストパタ
ーン２９を形成する（図５ｂ）。このｎ' 注入用のパタ
ーン２９は一部がｎ+層２３と重なる二つの開口部を備
え、両開口部の中間の領域が、ｎ+ 層２３の中間領域の
間にあって、かつ一方のｎ+ 層に偏ったものとなってい
る。このｎ' 層のレジストパターンをマスクとして、
ｎ' 層２９をイオン注入する。この時の条件は29Ｓｉ+
を用い、加速電圧６０ｋｅＶでドーズ量５．０×１０12
ｃｍ-2である。イオン注入されたｎ' 層２９は同じＳｉ
Ｎスルー注入でも加速電圧がｎ+ よりも低いためさらに
基板表面側に偏った層になり、半導体の表面空乏層の拡
大を抑制する作用を有する。
イオン注入し、その注入後に基板全面にＳｉＮ膜２５を
形成しｎ+ 層２３の注入を行う工程までは、先に説明し
たものと全く同様である（図５ａ）。オフセットゲート
ＦＥＴでは、ｎ+ 層２３注入後にこのマスクパターンを
一旦除去し、その後改めてｎ' 層注入用のレジストパタ
ーン２９を形成する（図５ｂ）。このｎ' 注入用のパタ
ーン２９は一部がｎ+層２３と重なる二つの開口部を備
え、両開口部の中間の領域が、ｎ+ 層２３の中間領域の
間にあって、かつ一方のｎ+ 層に偏ったものとなってい
る。このｎ' 層のレジストパターンをマスクとして、
ｎ' 層２９をイオン注入する。この時の条件は29Ｓｉ+
を用い、加速電圧６０ｋｅＶでドーズ量５．０×１０12
ｃｍ-2である。イオン注入されたｎ' 層２９は同じＳｉ
Ｎスルー注入でも加速電圧がｎ+ よりも低いためさらに
基板表面側に偏った層になり、半導体の表面空乏層の拡
大を抑制する作用を有する。
【００３０】その後、ｎ' 層２９の開口部をエッチング
により０．３μｍ広げ、Ｐを加速電圧１２０ｋｅＶで
５．０×１０12ｃｍ-2の条件で注入する（図５ｃ）。活
性層２２、ｎ+ 層２３、ｎ' 層２９、Ｐ注入層２４の注
入プロファイルは図６のようになっている。オーミック
電極直下の領域はすべての層が多重注入されているが、
最も注入ドーズ量が多く、加速電圧が高いｎ+ 層２３が
支配的となる。ゲート電極直下は活性層のみが注入され
ている。そして、ゲート電極とｎ+ 層２３との中間領域
には、ｎ' 層２９、Ｐ注入層２４、活性層２２の３層が
多重注入されているｎ+ 層側の領域と、Ｐ注入層と活性
層が多重注入されているゲート電極側の領域が存在す
る。後者の領域では、基板表面側から、まずＰ注入層２
４があり、ついで活性層のＳｉ注入層２２が存在し、さ
らに基板深い側では再びＰ注入層２４が現れる。そして
表面側のＰ注入層内においては、Ｐ原子がＡｓサイトに
置換することで安定な状態を形成し表面準位を補償す
る。さらに、活性層、基板深い側のＰ注入層内ではＳｉ
原子がＡｓサイトに入ってアクセプター準位を形成する
ことを補償している。
により０．３μｍ広げ、Ｐを加速電圧１２０ｋｅＶで
５．０×１０12ｃｍ-2の条件で注入する（図５ｃ）。活
性層２２、ｎ+ 層２３、ｎ' 層２９、Ｐ注入層２４の注
入プロファイルは図６のようになっている。オーミック
電極直下の領域はすべての層が多重注入されているが、
最も注入ドーズ量が多く、加速電圧が高いｎ+ 層２３が
支配的となる。ゲート電極直下は活性層のみが注入され
ている。そして、ゲート電極とｎ+ 層２３との中間領域
には、ｎ' 層２９、Ｐ注入層２４、活性層２２の３層が
多重注入されているｎ+ 層側の領域と、Ｐ注入層と活性
層が多重注入されているゲート電極側の領域が存在す
る。後者の領域では、基板表面側から、まずＰ注入層２
４があり、ついで活性層のＳｉ注入層２２が存在し、さ
らに基板深い側では再びＰ注入層２４が現れる。そして
表面側のＰ注入層内においては、Ｐ原子がＡｓサイトに
置換することで安定な状態を形成し表面準位を補償す
る。さらに、活性層、基板深い側のＰ注入層内ではＳｉ
原子がＡｓサイトに入ってアクセプター準位を形成する
ことを補償している。
【００３１】前者の領域ではｎ+ 層２３が存在するた
め、表面側でのＰ注入層２４は顕著には認められない。
ｎ+ 層のＳｉ原子とＰ原子との数が同程度になるためで
ある。しかし、この領域のＰ原子も表面準位の補償、Ｓ
ｉ原子のＡｓサイトへの置換抑制効果を持つため、デバ
イス特性の改善に効果がある。特に、本実施例で示され
るオフセットゲートＦＥＴの場合には、Ｐ注入層、活性
層、ｎ' 層、ｎ+ 層の多重注入領域の長さが伸びるた
め、この領域にＰを注入して、ＧａＡｓ基板表面の特性
を改善することは、デバイスの耐圧、高周波特性に非常
に効果的となる。
め、表面側でのＰ注入層２４は顕著には認められない。
ｎ+ 層のＳｉ原子とＰ原子との数が同程度になるためで
ある。しかし、この領域のＰ原子も表面準位の補償、Ｓ
ｉ原子のＡｓサイトへの置換抑制効果を持つため、デバ
イス特性の改善に効果がある。特に、本実施例で示され
るオフセットゲートＦＥＴの場合には、Ｐ注入層、活性
層、ｎ' 層、ｎ+ 層の多重注入領域の長さが伸びるた
め、この領域にＰを注入して、ＧａＡｓ基板表面の特性
を改善することは、デバイスの耐圧、高周波特性に非常
に効果的となる。
【００３２】注入後は図３（ｅ）以降に示されるものと
全く同様な製造工程に従いＦＥＴを作製することが可能
である。さらに、本実施例のオフセットゲート構造は活
性層をイオン注入で作製したＦＥＴに限らず、エピタキ
シャル成長によるパルスドープ構造を有する図４のＦＥ
Ｔに対しても全く同様に適用することが可能である。
全く同様な製造工程に従いＦＥＴを作製することが可能
である。さらに、本実施例のオフセットゲート構造は活
性層をイオン注入で作製したＦＥＴに限らず、エピタキ
シャル成長によるパルスドープ構造を有する図４のＦＥ
Ｔに対しても全く同様に適用することが可能である。
【００３３】
【発明の効果】本発明によるＦＥＴでは、ｎ+ 層とゲー
ト金属端との間の半導体基板表面に、Ｐ原子を含む表面
層が形成されるため、この領域のＡｓ空孔に起因する表
面準位が少なく、高耐圧特性を得ることが可能となる。
またＰをＳｉ多重注入したｎ+領域では、Ｓｉイオンが
Ａｓ空孔に置換する反応が抑制され、Ｇａ空孔と置換す
る割合が高くなり、ドナーイオンへの活性化率を高める
ことが可能となる。
ト金属端との間の半導体基板表面に、Ｐ原子を含む表面
層が形成されるため、この領域のＡｓ空孔に起因する表
面準位が少なく、高耐圧特性を得ることが可能となる。
またＰをＳｉ多重注入したｎ+領域では、Ｓｉイオンが
Ａｓ空孔に置換する反応が抑制され、Ｇａ空孔と置換す
る割合が高くなり、ドナーイオンへの活性化率を高める
ことが可能となる。
【図１】本発明によるＦＥＴの断面構造を表す図であ
る。
る。
【図２】活性層Ｓｉ、ｎ+ 層ＳｉとＰの注入プロファイ
ルを表す図である。
ルを表す図である。
【図３】本発明によるＦＥＴの製造工程前半部を表すフ
ロー図である。
ロー図である。
【図４】本発明によるＦＥＴの製造工程後半部を表すフ
ロー図である。
ロー図である。
【図５】本発明の第２の実施の形態を表す図である。
【図６】本発明のによるオフセットゲートＦＥＴの製造
工程フロー図である。
工程フロー図である。
【図７】活性層、ｎ+ 層、ｎ' 層、Ｐ注入層の注入プロ
ファイルを示す図である。
ファイルを示す図である。
１、１１、２１：半絶縁性ＧａＡｓ基板 ２、２２：活性層 ３、１３，２３：ｎ+ 層 ４、１４、２４：Ｐ注入層 ５、１５、２５：ＳｉＮ膜 ６、１６、２６：オーミック電極 ７、１７、２７：ゲート電極 ８：ＳｉＯ2 膜 ９：レジストパターン １２：パルスドープ層 １８：バッファー層 １９：キャップ層 ２９：ｎ' 層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１月１７日（２０００．１．１
７）
７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】次いで広がった開口部のパターンをマスク
としてＰを加速電圧１２０ｋｅＶ、ドーズ量５．０×１
０12ｃｍ-2で注入する（図３ｄ）。Ｐのプロファイルは
先に説明した様に、Ｓｉのｎ+ 層のそれとほとんど異な
ることはない。ドーズ量がＳｉの１／４であるため、ｎ
+ 層に重なった領域ではＰの効果は明瞭には検知されな
いが、エッチングによりレジストマスクパターンが広が
った領域は、ｎ+ 層のＳｉイオンは注入されていないの
で、Ｐの層が識別可能となる。この時、エッチングによ
り広がった領域の抵抗値を低下させるために、Ｓｉを加
速電圧５０ｋｅＶでドーズ量２×１０12 ｃｍ-2 程度注入
することも効果的である。
としてＰを加速電圧１２０ｋｅＶ、ドーズ量５．０×１
０12ｃｍ-2で注入する（図３ｄ）。Ｐのプロファイルは
先に説明した様に、Ｓｉのｎ+ 層のそれとほとんど異な
ることはない。ドーズ量がＳｉの１／４であるため、ｎ
+ 層に重なった領域ではＰの効果は明瞭には検知されな
いが、エッチングによりレジストマスクパターンが広が
った領域は、ｎ+ 層のＳｉイオンは注入されていないの
で、Ｐの層が識別可能となる。この時、エッチングによ
り広がった領域の抵抗値を低下させるために、Ｓｉを加
速電圧５０ｋｅＶでドーズ量２×１０12 ｃｍ-2 程度注入
することも効果的である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】実施例２ 以上説明したＦＥＴの構造およびその製造方法は、活性
層をＳｉの選択イオン注入で形成したＦＥＴに係る例で
あるが、本発明はこの種の活性層に止まるものではな
い。例えば、活性層をエピタキシャル成長により形成す
ることも可能である。図５はこのようなＦＥＴの例であ
る。
層をＳｉの選択イオン注入で形成したＦＥＴに係る例で
あるが、本発明はこの種の活性層に止まるものではな
い。例えば、活性層をエピタキシャル成長により形成す
ることも可能である。図５はこのようなＦＥＴの例であ
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】図５において、２１は半絶縁性のＧａＡｓ
基板であり、この基板上にバッファー層１８としてアン
ドープＧａＡｓ層を１０００ｎｍ、活性層１２としてＳ
ｉを２．０×１０18ｃｍ-3ドープし、厚さ１５ｎｍのパ
ルスドープ層、アンドープＧａＡｓキャップ層１９を４
０ｎｍ、連続的に形成した。その後、基板表面にＳｉＮ
膜１５を形成しｎ+ 層に該当する開口部を有するレジス
トパターン１９を形成して、ｎ+ 層のＳｉイオン注入を
行う。ＳｉＮ膜の形成条件、厚み、イオン注入と条件は
全て第１の実施の形態と同様である。Ｓｉイオン注入後
にレジストパターンの開口部をエッチングにより０．３
μｍ程度広め、その後Ｐを第１の実施例と同様の条件に
てイオン注入を行う。Ｐはｎ+ 層と重なる領域では注入
ドーズ量が小さいため陽にその構造は現れないが、エッ
チングにより広められた領域では、基板表面のＰ濃度が
背景のＳｉ濃度よりも高くなり、顕著な構造となって識
別できる。この時エッチングにより広がった領域の抵抗
値を低下させるために、Ｓｉを加速電圧５０ｋｅＶ、ド
ーズ量２×１０12 ｃｍ-2 程度の条件で注入することも効
果的である。
基板であり、この基板上にバッファー層１８としてアン
ドープＧａＡｓ層を１０００ｎｍ、活性層１２としてＳ
ｉを２．０×１０18ｃｍ-3ドープし、厚さ１５ｎｍのパ
ルスドープ層、アンドープＧａＡｓキャップ層１９を４
０ｎｍ、連続的に形成した。その後、基板表面にＳｉＮ
膜１５を形成しｎ+ 層に該当する開口部を有するレジス
トパターン１９を形成して、ｎ+ 層のＳｉイオン注入を
行う。ＳｉＮ膜の形成条件、厚み、イオン注入と条件は
全て第１の実施の形態と同様である。Ｓｉイオン注入後
にレジストパターンの開口部をエッチングにより０．３
μｍ程度広め、その後Ｐを第１の実施例と同様の条件に
てイオン注入を行う。Ｐはｎ+ 層と重なる領域では注入
ドーズ量が小さいため陽にその構造は現れないが、エッ
チングにより広められた領域では、基板表面のＰ濃度が
背景のＳｉ濃度よりも高くなり、顕著な構造となって識
別できる。この時エッチングにより広がった領域の抵抗
値を低下させるために、Ｓｉを加速電圧５０ｋｅＶ、ド
ーズ量２×１０12 ｃｍ-2 程度の条件で注入することも効
果的である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】図６は本発明によるオフセットゲートＦＥ
Ｔの製造方法を示す工程フロー図である。
Ｔの製造方法を示す工程フロー図である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】半絶縁性ＧａＡｓ基板２１に活性層２２を
イオン注入し、その注入後に基板全面にＳｉＮ膜２５を
形成しｎ+ 層２３の注入を行う工程までは、先に説明し
たものと全く同様である（図６ａ）。オフセットゲート
ＦＥＴでは、ｎ+ 層２３注入後にこのマスクパターンを
一旦除去し、その後改めてｎ' 層注入用のレジストパタ
ーン２９を形成する（図６ｂ）。このｎ' 注入用のパタ
ーン２９は一部がｎ+層２３と重なる二つの開口部を備
え、両開口部の中間の領域が、ｎ+ 層２３の中間領域の
間にあって、かつ一方のｎ+ 層に偏ったものとなってい
る。このｎ' 層のレジストパターンをマスクとして、
ｎ' 層２９をイオン注入する。この時の条件は29Ｓｉ+
を用い、加速電圧６０ｋｅＶでドーズ量５．０×１０12
ｃｍ-2である。イオン注入されたｎ' 層２９は同じＳｉ
Ｎスルー注入でも加速電圧がｎ+ よりも低いためさらに
基板表面側に偏った層になり、半導体の表面空乏層の拡
大を抑制する作用を有する。
イオン注入し、その注入後に基板全面にＳｉＮ膜２５を
形成しｎ+ 層２３の注入を行う工程までは、先に説明し
たものと全く同様である（図６ａ）。オフセットゲート
ＦＥＴでは、ｎ+ 層２３注入後にこのマスクパターンを
一旦除去し、その後改めてｎ' 層注入用のレジストパタ
ーン２９を形成する（図６ｂ）。このｎ' 注入用のパタ
ーン２９は一部がｎ+層２３と重なる二つの開口部を備
え、両開口部の中間の領域が、ｎ+ 層２３の中間領域の
間にあって、かつ一方のｎ+ 層に偏ったものとなってい
る。このｎ' 層のレジストパターンをマスクとして、
ｎ' 層２９をイオン注入する。この時の条件は29Ｓｉ+
を用い、加速電圧６０ｋｅＶでドーズ量５．０×１０12
ｃｍ-2である。イオン注入されたｎ' 層２９は同じＳｉ
Ｎスルー注入でも加速電圧がｎ+ よりも低いためさらに
基板表面側に偏った層になり、半導体の表面空乏層の拡
大を抑制する作用を有する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】その後、ｎ' 層２９の開口部をエッチング
により０．３μｍ広げ、Ｐを加速電圧１２０ｋｅＶで
５．０×１０12ｃｍ-2の条件で注入する（図６ｃ）。活
性層２２、ｎ+ 層２３、ｎ' 層２９、Ｐ注入層２４の注
入プロファイルは図７のようになっている。オーミック
電極直下の領域はすべての層が多重注入されているが、
最も注入ドーズ量が多く、加速電圧が高いｎ+ 層２３が
支配的となる。ゲート電極直下は活性層のみが注入され
ている。そして、ゲート電極とｎ+ 層２３との中間領域
には、ｎ' 層２９、Ｐ注入層２４、活性層２２の３層が
多重注入されているｎ+ 層側の領域と、Ｐ注入層と活性
層が多重注入されているゲート電極側の領域が存在す
る。後者の領域では、基板表面側から、まずＰ注入層２
４があり、ついで活性層のＳｉ注入層２２が存在し、さ
らに基板深い側では再びＰ注入層２４が現れる。そして
表面側のＰ注入層内においては、Ｐ原子がＡｓサイトに
置換することで安定な状態を形成し表面準位を補償す
る。さらに、活性層、基板深い側のＰ注入層内ではＳｉ
原子がＡｓサイトに入ってアクセプター準位を形成する
ことを補償している。ここで、エッチングにより広げら
れた領域の抵抗を低下させるために、Ｓｉを加速電圧５
０ｋｅＶ、ドーズ量２×１０12 ｃｍ-2 程度注入すること
も効果的である。
により０．３μｍ広げ、Ｐを加速電圧１２０ｋｅＶで
５．０×１０12ｃｍ-2の条件で注入する（図６ｃ）。活
性層２２、ｎ+ 層２３、ｎ' 層２９、Ｐ注入層２４の注
入プロファイルは図７のようになっている。オーミック
電極直下の領域はすべての層が多重注入されているが、
最も注入ドーズ量が多く、加速電圧が高いｎ+ 層２３が
支配的となる。ゲート電極直下は活性層のみが注入され
ている。そして、ゲート電極とｎ+ 層２３との中間領域
には、ｎ' 層２９、Ｐ注入層２４、活性層２２の３層が
多重注入されているｎ+ 層側の領域と、Ｐ注入層と活性
層が多重注入されているゲート電極側の領域が存在す
る。後者の領域では、基板表面側から、まずＰ注入層２
４があり、ついで活性層のＳｉ注入層２２が存在し、さ
らに基板深い側では再びＰ注入層２４が現れる。そして
表面側のＰ注入層内においては、Ｐ原子がＡｓサイトに
置換することで安定な状態を形成し表面準位を補償す
る。さらに、活性層、基板深い側のＰ注入層内ではＳｉ
原子がＡｓサイトに入ってアクセプター準位を形成する
ことを補償している。ここで、エッチングにより広げら
れた領域の抵抗を低下させるために、Ｓｉを加速電圧５
０ｋｅＶ、ドーズ量２×１０12 ｃｍ-2 程度注入すること
も効果的である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂本 良二 神奈川県横浜市栄区田谷町１番地 住友電 気工業株式会社横浜製作所内 Ｆターム(参考） 5F102 FA01 GB01 GC01 GD01 GJ05 GK05 GL05 GR07 GR12 GR13 GR16 GS02 GS04 GT03 GV08 HC01 HC07 HC11 HC15 HC21
Claims (6)
- 【請求項１】半絶縁性ＧａＡｓ基板、 ドナー不純物を含む該基板中に形成された活性層、 前記活性層のキャリア濃度を制御するゲート電極とこの
ゲート電極を挟むソース、ドレインの各電極、 前記ソース、ドレインの各電極下に設けられ、前記活性
層よりも不純物濃度が高く、かつ前記基板の表面から前
記活性層よりも深く形成された高濃度不純物層、とを少
なくとも備える電界効果トランジスタにおいて、少なく
とも前記ゲート電極と、前記高濃度不純物層との間の前
記基板表面にＰ（リン）を含む表面層を備えることを特
徴とする、電界効果トランジスタ。 - 【請求項２】 前記表面層におけるＰ濃度が、前記基板
表面でのドナー不純物の濃度よりも高い、請求項１に記
載の電界効果トランジスタ。 - 【請求項３】 前記Ｐの表面層が絶縁物を介するスルー
注入により形成されたことを特徴とする、請求項１に記
載の電界効果トランジスタ。 - 【請求項４】 前記絶縁膜が、シリコン窒化膜、シリコ
ン酸化膜、シリコン窒化酸化膜の群より選択されたいず
れかの膜である、請求項３に記載の電界効果トランジス
タ。 - 【請求項５】 活性層となる層が形成された半導体基板
上に、ドレイン電極、ソース電極に対応する開口部を有
するマスクパターンを形成し、このパターンをマスクと
してドナー不純物を選択イオン注入することにより高濃
度不純物層を形成する第１の工程と、前記パターンの開
口部を広げ、この広がったパターンをマスクとしてＰを
選択イオン注入する第２の工程とを含む、電界効果トラ
ンジスタの製造方法。 - 【請求項６】 前記マスクパターンが半導体基板上の絶
縁膜の上に形成され、前記高濃度不純物層のドナー不純
物のイオン注入、および、前記Ｐの注入が前記絶縁膜を
介して行われる、請求項５に記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03810099A JP3277910B2 (ja) | 1999-02-17 | 1999-02-17 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03810099A JP3277910B2 (ja) | 1999-02-17 | 1999-02-17 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000235984A true JP2000235984A (ja) | 2000-08-29 |
| JP3277910B2 JP3277910B2 (ja) | 2002-04-22 |
Family
ID=12516067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03810099A Expired - Fee Related JP3277910B2 (ja) | 1999-02-17 | 1999-02-17 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3277910B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006120886A (ja) * | 2004-10-22 | 2006-05-11 | Kobe Steel Ltd | ダイヤモンド半導体素子及びその製造方法 |
| JP2007189213A (ja) * | 2005-12-13 | 2007-07-26 | Cree Inc | 注入領域および保護層を含む半導体デバイスおよびそれを形成する方法 |
| JP2009239230A (ja) * | 2008-03-28 | 2009-10-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1999
- 1999-02-17 JP JP03810099A patent/JP3277910B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006120886A (ja) * | 2004-10-22 | 2006-05-11 | Kobe Steel Ltd | ダイヤモンド半導体素子及びその製造方法 |
| JP4694172B2 (ja) * | 2004-10-22 | 2011-06-08 | 株式会社神戸製鋼所 | ダイヤモンド半導体素子及びその製造方法 |
| JP2007189213A (ja) * | 2005-12-13 | 2007-07-26 | Cree Inc | 注入領域および保護層を含む半導体デバイスおよびそれを形成する方法 |
| US9318594B2 (en) | 2005-12-13 | 2016-04-19 | Cree, Inc. | Semiconductor devices including implanted regions and protective layers |
| JP2009239230A (ja) * | 2008-03-28 | 2009-10-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3277910B2 (ja) | 2002-04-22 |
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