JP2000224062A

JP2000224062A - デジタル音声放送の受信機

Info

Publication number: JP2000224062A
Application number: JP11023486A
Authority: JP
Inventors: Yoichi Uramoto; 洋一浦本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-02-01
Filing date: 1999-02-01
Publication date: 2000-08-11
Also published as: US6498960B1; EP1026844A2

Abstract

(57)【要約】【課題】ＤＡＢ受信機において、デジタルオーディオ
データとＤＲＣデータとのタイミングを合わせる。【解決手段】デコード回路１６、１７から取り出され
たデジタルオーディオデータおよびＤＲＣデータを、メ
モリ１８、３４に書き込むとともに、その書き込みアド
レスをデジタルオーディオデータのサンプリング周期で
順に変更していく。メモリ１８、３４に書き込まれたデ
ータを、書き込みアドレスに対して所定のアドレスの差
を有する読み出しアドレスをもって順に読み出す。この
読み出したデータを使用してＤＲＣデータによるアナロ
グオーディオ信号のダイナミックレンジの制御を実行す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、デジタル音声放
送の受信機に関する。

【０００２】

【従来の技術】デジタル音声放送としてＤＡＢ（Ｅｕｒ
ｅｋａ１４７規格にしたがったデジタル音声放送）があ
るが、このＤＡＢには、放送局がＤＡＢ受信機における
オーディオ信号ラインの利得を制御する機能が用意され
ている。

【０００３】この機能はＤＲＣ（ダイナミック・レンジ
・コントロール）と呼ばれている。そして、このＤＲＣ
を実現するため、放送局はＤＲＣデータと呼ばれる制御
データを、本来のデジタルオーディオデータに付加して
送出している。

【０００４】すなわち、図４Ａは、送信された１つのサ
ービスにおけるＤＡＢデータの構造を示すもので、この
ＤＡＢデータは複数のフレームから構成されている。そ
して、各フレームの先頭には、ヘッダが配置され、続い
てオーディオデータおよびＳＣＦなどのデータが配置さ
れている。この場合、オーディオデータは、もとのリニ
アなデジタルオーディオデータが、ＭＰＥＧオーディオ
のレイヤーIIにしたがってデータ圧縮されたデータ（以
下、ＭＰＥＧオーディオデータと呼ぶ）であり、ＳＣＦ
は、そのデータ圧縮時のスケールファクタである。

【０００５】そして、フレームの最後にＰＡＤと呼ばれ
る領域が用意され、このＰＡＤの一部にＤＲＣデータが
配置される。ただし、この場合、任意のフレームを第ｎ
フレームとすれば、その第ｎフレームにおけるＤＲＣデ
ータは、次の第（ｎ＋１）フレームにおけるデジタルオ
ーディオデータに対して有効となるように定義されてい
る。

【０００６】そして、例えばモードIIの場合、フレーム
周期は24m 秒であり、したがって、ＤＲＣデータも24m
秒ごとに送出される。また、ＤＲＣデータとオーディオ
信号ラインの利得との関係は、とされている。

【０００７】したがって、放送局からＤＲＣデータとし
て、例えば“００００１１”が送られると、ＤＡＢ受信
機のオーディオ信号ラインの利得が0.75dBだけ大きくな
り、この結果、ＤＡＢ受信機の音量はユーザの設定した
音量よりも0.75dBだけ大きくなる。

【０００８】したがって、例えば、ニュースを放送して
いるとき、ＤＲＣデータによりＡＧＣのようにＤＡＢ受
信機の音量を制御すれば、受信された音声の明瞭度を上
げることができる。あるいは、緊急放送の場合、ＤＡＢ
受信機の音量を強制的に大きくすることにより、リスナ
がその緊急放送を確実に聴けるようにすることができ
る。

【０００９】

【発明が解決しようとする課題】ところが、これまでの
手法でＤＡＢ受信機を開発したところ、ＤＲＣデータに
よる利得制御に、時間的なずれを生じることが判明し
た。

【００１０】すなわち、ＤＡＢにおいては、デジタルオ
ーディオデータおよびＤＲＣデータはフレーム単位で処
理されているので、ＤＡＢ受信機において、図４ＡのＤ
ＡＢデータからＭＰＥＧオーディオデータを取り出して
デジタルオーディオデータにデコードするとき、そのデ
ジタルオーディオデータが得られるようになるのは、図
４Ｂにも示すように、次のフレームの開始時点から見て
例えば８m 秒後となる。

【００１１】また、図４ＡのＤＡＢデータのＰＡＤのデ
ータを解析してＤＲＣデータを取り出すとき、そのＤＲ
Ｃデータが得られるのは、図４Ｃにも示すように、次の
フレームの開始時点から見て例えば22.8m 秒後となる。

【００１２】そして、ＤＡＢ受信機においては、デジタ
ルオーディオデータにＤＲＣデータを乗算して利得制御
を行うが、ＤＲＣデータが乗算回路にセットされるまで
に、図４Ｄに示すように、例えば2.2m秒の時間が必要と
される。

【００１３】したがって、上記の数値例の場合、図４
Ｂ、Ｄに示すように、デジタルオーディオデータと、乗
算回路にセットされたＤＲＣデータとの間に、７m 秒の
時間差を生じてしまう。そして、このとき、あるフレー
ムのＤＲＣデータは、次のフレームのデジタルオーディ
オデータに対応しているので、ＤＲＣデータによる音量
制御が、本来よりも７m 秒ほど早く実行されてしまう。

【００１４】そして、回路の設計によってデジタルオー
ディオデータとＤＲＣデータとの時間差は異なり、場合
によってはデジタルオーディオデータがＤＲＣデータよ
りも遅くなることも考えられる。

【００１５】このデジタルオーディオデータとＤＲＣデ
ータとの時間差は、それぞれの信号処理に必要とされる
時間を計算し、その計算値にしたがって一方のデータを
遅延させることにより補正できるが、それぞれの信号処
理が複雑なので、その時間差を正確に知ることができな
い。

【００１６】したがって、上記のようにデジタルオーデ
ィオデータとＤＲＣデータとの間に、時間差を生じてし
まい、ＤＲＣデータによる音量制御が時間的にずれてし
まう。

【００１７】この発明は、このような問題点を解決しよ
うとするものである。

【００１８】

【課題を解決するための手段】このため、この発明にお
いては、デジタルオーディオデータと、このデジタルオ
ーディオデータに付随する制御データとを送出するよう
にしたデジタル音声放送を受信する受信機において、上
記デジタル音声放送を受信する受信回路と、この受信回
路の受信した信号から上記デジタルオーディオデータお
よび上記制御データを取り出すデコーダ回路と、この取
り出されたデジタルオーディオデータをアナログオーデ
ィオ信号にＤ／Ａ変換して出力するＤ／Ａコンバータ回
路と、上記取り出された制御データにしたがって上記ア
ナログオーディオ信号の特性を制御する回路と、メモリ
とを有し、上記取り出されたデジタルオーディオデータ
および上記制御データのうち、タイミングの早いほうの
データを、上記メモリに書き込むとともに、その書き込
みアドレスを上記デジタルオーディオデータのサンプリ
ング周期で順に変更していき、上記メモリに書き込まれ
たデータを、上記書き込みアドレスに対して所定のアド
レスの差を有する読み出しアドレスをもって順に読み出
し、この読み出したデータを使用することにより、上記
取り出された制御データによる上記アナログオーディオ
信号の特性の制御を実行するとするものである。したが
って、メモリによりデジタルオーディオデータと上記制
御データとのタイミングが補正される。

【００１９】

【発明の実施の形態】図１において、ＤＡＢの放送波信
号がアンテナ１１により受信され、この受信信号がチュ
ーナ回路１２に供給される。このチューナ回路１２は、
ＰＬＬを有してスーパーヘテロダイン形式に構成され、
そのＰＬＬの可変分周回路の分周比を変更することによ
り、受信周波数を変更できるようにされている。そし
て、このチューナ回路１２からはＤＡＢのベースバンド
信号が取り出され、このベースバンド信号がＡ／Ｄコン
バータ回路１３に供給されてデジタル信号にＡ／Ｄ変換
される。

【００２０】そして、このデジタル信号が直交復調回路
１４に供給されて同相成分（実軸成分）および直交成分
（虚軸成分）のデータが復調され、これらデータがＦＦ
Ｔ回路１５において複素フーリエ変換されてシンボルご
とに周波数成分が出力され、その出力がビタビデコーダ
回路１６に供給されてデインターリーブおよびエラー訂
正が行われるとともに、目的とするサービスコンポーネ
ントのＭＰＥＧオーディオデータが選択される。

【００２１】続いて、この選択されたデータがＭＰＥＧ
デコーダ回路１７に供給されてＭＰＥＧデータ伸長など
のデコード処理が行われ、デコーダ回路１７からは、目
的とする番組のデジタルオーディオデータが取り出され
る。なお、このデジタルオーディオデータは、例えば図
４Ｂに示すタイミングの信号である。

【００２２】そして、このデジタルオーディオデータが
メモリ１８に供給されて所定の期間ＴA だけ遅延され、
この遅延されたデジタルオーディオデータが乗算回路１
９に供給される。この乗算回路１９は、デジタルオーデ
ィオデータにＤＲＣデータを乗算してＤＲＣを実現する
ためのものであり、乗算回路１９からＤＲＣによる利得
制御の実行されたデジタルオーディオデータが取り出さ
れる。

【００２３】そして、このデジタルオーディオデータ
が、Ｄ／Ａコンバータ回路２１に供給されてアナログオ
ーディオ信号Ｌ、ＲにＤ／Ａ変換され、この信号Ｌ、Ｒ
がアンプ２２Ｌ、２２Ｒを通じてスピーカ２３Ｌ、２３
Ｒに供給される。

【００２４】さらに、ビタビデコーダ回路１６からＰＡ
Ｄのデータが解析回路３１に供給されてＤＲＣデータが
解析され、その解析結果がＤＲＣ検出回路３２に供給さ
れてＤＲＣデータが取り出される。なお、このＤＲＣデ
ータは、例えば図４Ｃに示すタイミングの信号である。

【００２５】そして、このＤＲＣデータは、上記のよう
にフレームごとの信号なので、メモリ３３にフレーム周
期で書き込まれるとともに、デジタルオーディオデータ
のサンプリング周期で読み出されることにより、デジタ
ルオーディオデータのサンプリング期間ごとの信号とさ
れ、このサンプリング周期のＤＲＣデータが、メモリ３
４に供給されて所定の期間ＴB だけ遅延され、この遅延
されたＤＲＣデータが乗算回路１９に供給される。

【００２６】この場合、メモリ１８による遅延時間ＴA
と、メモリ３４による遅延時間ＴBとが所定値に設定さ
れ、乗算回路１９におけるデジタルオーディオデータ
と、ＤＲＣデータとの時間差がなくなるようにされる。
すなわち、上述の数値例の場合には、ＴB −ＴA ＝７m 秒となるように、例えば、ＴB ＝７m 秒、ＴA ＝０のように設定される。

【００２７】さらに、システム制御用としてマイクロコ
ンピュータ４１が設けられ、このマイクロコンピュータ
４１からチューナ回路１２にアンサンブルを選択するた
めの周波数データとして、そのＰＬＬにおける可変分周
回路の分周比のデータが供給される。

【００２８】また、ビタビデコーダ回路１６からサービ
スおよびサービスコンポーネントを識別あるいは特定す
るために必要なデータが取り出され、このデータがマイ
クロコンピュータ４１に供給される。さらに、マイクロ
コンピュータ４１からビタビデコーダ回路１６に選択信
号が供給され、サービスが選択されるとともに、その選
択されたサービスの中から目的とするサービスコンポー
ネントのＭＰＥＧオーディオデータが選択される。

【００２９】さらに、マイクロコンピュータ４１には、
各種の操作キー４２が接続されるとともに、ＤＳＰ５０
が接続される。このＤＳＰ５０は、メモリ１８、３４の
書き込み・読み出しおよびそのアドレスを制御して上述
の遅延時間ＴA 、ＴB を得るためのものである。このた
め、ＤＳＰ５０の処理内容をハードウエアにより表現す
ると、例えば図２に示すような内容とされる。

【００３０】すなわち、図２においては、簡単のため、
メモリ１８、３４は、それぞれ、書き込みと読み出しと
を同時に実行できるとともに、書き込みアドレスと、読
み出しアドレスとを同時に独立に設定できるものとす
る。さらに、メモリ１８、３４は、０〜0FFFh （h は16
進を示す）のアドレスを有するものとする。なお、理由
は後述から明らかになるが、メモリ１８は、全アドレス
エリアのうち、800h〜0FFFh 番地を使用し、メモリ３４
は、０〜7FFhを使用するものである。

【００３１】そして、ＭＰＥＧデコーダ回路１７からの
デジタルオーディオデータがメモリ１８に供給される。
また、検出回路３２からのＤＲＣデータがメモリ３３に
フレーム周期で書き込まれるとともに、デジタルオーデ
ィオデータのサンプル周期で読み出されてサンプル期間
ごとのＤＲＣデータとされ、このＤＲＣデータがメモリ
３４に供給される。

【００３２】さらに、11ビットのアップカウンタ５１が
設けられ、このカウンタ５１には、デジタルオーディオ
データのサンプリング周期、例えば周波数48ｋHzのクロ
ックがカウント入力と供給される。したがって、カウン
タ５１のカウント値Ｄ51は、０〜7FFHの間を、デジタル
オーディオデータの１サンプル期間ごとに「１」ずつ増
加していくとともに、０〜7FFhの間を繰り返し変化す
る。

【００３３】そして、このカウント値Ｄ51が、メモリ３
４に書き込みアドレスとして供給される。さらに、その
カウント値Ｄ51が減算回路５２に供給されるとともに、
所定の値のデータＤB が減算回路５２に供給されてカウ
ント値Ｄ51から減算され、その減算結果Ｄ52（＝Ｄ51−
ＤB ）が、メモリ３４に読み出しアドレスとして供給さ
れる。なお、（Ｄ51−ＤB ）＜０のときには、読み出し
アドレスＤ52は（Ｄ51−ＤB ）番地に800h番地を加えた
アドレスである。

【００３４】ここで、データＤB は、期間ＴB における
デジタルオーディオデータのサンプル数とされるもの
で、上述の数値例の場合には、とされる。

【００３５】したがって、メモリ３４における書き込み
アドレスＤ51および読み出しアドレスＤ52は、デジタル
オーディオデータのサンプリング期間ごとに、１番地ず
つインクリメントされていくとともに、０〜7FFh番地を
繰り返し変化することになる。また、そのとき、読み出
しアドレスＤ52は、書き込みアドレスＤ51よりも、値Ｄ
B だけ小さいアドレスとなる。

【００３６】そして、メモリ３４には、デジタルオーデ
ィオデータのサンプリング期間ごとに、書き込み信号お
よび読み出し信号が供給される。

【００３７】したがって、メモリ３４における書き込み
と読み出しとの関係は、図３Ｂに示すようになる。すな
わち、デジタルオーディオデータのあるサンプリング期
間に、メモリ３４のｎ番地に、その時点のＤＲＣデータ
ＤＤ(0) が書き込まれるとともに、ｎ番地からＤB 番地
だけ小さい（ｎ−ＤB ）番地からＤＲＣデータＤＤ(-D
B) が読み出される。

【００３８】また、メモリ３４における書き込みアドレ
スおよび読み出しアドレスは、デジタルオーディオデー
タのサンプリング期間ごとに、１番地ずつインクリメン
トされているので、（ｎ−ＤB ）番地から読み出された
ＤＲＣデータＤＤ(-DB) は、現時点よりも値ＤB に対応
した時間だけ過去のデータとなり、すなわち、値ＤBに
対応した期間だけ遅延されたデータとなる。

【００３９】そして、このとき、値ＤB は、期間ＴB に
おけるデジタルオーディオデータのサンプル数とされて
いるので、値ＤB に対応する遅延時間は時間ＴB とな
る。

【００４０】したがって、メモリ３４からは、期間ＴB
だけ遅延したＤＲＣデータが出力される。上記の数値例
の場合、ＴB ＝７m 秒だけ遅延したＤＲＣデータが取り
出される。そして、このＤＲＣデータが、乗算回路１９
に利得の制御データとして設定される。

【００４１】さらに、カウンタ５１のカウント値Ｄ51
が、加算回路５３に供給されるとともに、固定値800hが
加算回路５３に供給され、加算回路５３からは、Ｄ53＝Ｄ51＋８００ｈで示されるデータＤ５３が取り出され、このデータＤ53
がメモリ１８に書き込みアドレスとして供給される。ま
た、データＤ53が減算回路５４に供給されるとともに、
所定の値のデータＤA が減算回路５４に供給されてデー
タＤ53から減算され、その減算結果Ｄ54（＝Ｄ53−ＤA
）が、メモリ１８に読み出しアドレスとして供給され
る。

【００４２】ここで、データＤA は、期間ＴA における
デジタルオーディオデータのサンプル数とされるもの
で、上述の数値例の場合には、とされる。

【００４３】また、メモリ１８には、デジタルオーディ
オデータのサンプリング期間ごとに、書き込み信号およ
び読み出し信号が供給される。

【００４４】したがって、図３Ａに示すように、メモリ
１８のアドレスエリア800h〜0FFFhにおいて、メモリ３
４の場合と同様の書き込みおよび読み出しが実行される
ことになり、メモリ１８からは、期間ＴA だけ遅延した
ＭＰＥＧオーディオデータが出力される。上記の数値例
の場合、ＴA ＝０となり、遅延しないＭＰＥＧオーディ
オデータが取り出される。そして、このＭＰＥＧオーデ
ィオデータが乗算回路１９に供給される。

【００４５】したがって、上述の数値例の場合、ＴB −ＴA ＝７m 秒となり、乗算回路１９においては、デジタルオーディオ
データと、ＤＲＣデータとの時間差がなくなる。

【００４６】なお、データＤB 、ＤA は、次のようにし
て決定することができる。すなわち、ＤＡＢ局の一部
が、デジタルオーディオデータとＤＲＣデータとの時間
差調整用として、Ｄ／Ａ変換したときに例えばバースト
状となるオーディオ信号のデジタルオーディオデータ
と、そのバースト状のオーディオ信号の開始点で変化す
るＤＲＣデータとを有するサービスを放送している。

【００４７】そこで、実際の製品の製造時には、信号処
理が製品と同一であるが、ＴB ＝ＴA （ＤB ＝ＤA ）で
あるテスト用受信機を用意し、このテスト用受信機によ
り時間差調整用のサービスを受信してデジタルオーディ
オデータと、ＤＲＣデータとの時間差を測定する。

【００４８】そして、値（ＴB −ＴA ）が、その測定し
た時間差になるように、データＤB、ＤA を決定し、こ
の決定されたデータＤB 、ＤA を製品の受信機に組み込
む。

【００４９】そのようにすれば、製品の受信機において
も、上述のように、デジタルオーディオデータと、ＤＲ
Ｃデータとの時間差をなくすことができる。

【００５０】こうして、上述のＤＡＢ受信機において
は、デジタルオーディオデータと、ＤＲＣデータとの時
間差を生じることがなく、したがって、ＤＲＣデータに
よる音量制御が時間的にずれることがない。

【００５１】そして、その場合、デジタルオーディオデ
ータおよびＤＲＣデータに対する信号処理が複雑であっ
て信号処理に必要とされる時間を正確に計算できなくて
も、デジタルオーディオデータと、ＤＲＣデータとの時
間差を正確に補正することができる。

【００５２】しかも、データＤA 、ＤB が「１」の大き
さ変化するとき、デジタルオーディオデータあるいはＤ
ＲＣデータが、デジタルオーディオデータの１サンプル
期間だけ遅延するので、デジタルオーディオデータと、
ＤＲＣデータとの時間差を１サンプル期間の分解能で補
正することができる。

【００５３】また、デジタルオーディオデータのサンプ
リング周期が例えば44.1ｋHzに変化したときでも、デー
タＤB （およびＤA ）を変更するだけで、簡単に対応す
ることができる。さらに、デジタルオーディオデータが
ＤＲＣデータよりも遅くなる場合にも、データＤA 、Ｄ
B をＤA ＞ＤB である所定値に設定することにより対応
することができる。

【００５４】なお、上述においては、説明を簡単にする
ため、メモリ１８、３４は、書き込みと読み出しとを同
時に実行できるとともに、書き込みアドレスと、読み出
しアドレスとを同時に独立に設定できるとしたが、その
ようなことのできないメモリの場合には、デジタルオー
ディオデータの１サンプル期間の前半の期間に、データ
の書き込みを行い、後半の期間に読み出しを行えばよ
い。

【００５５】また、メモリ１８は、全アドレスエリアの
うち、800h〜0FFFh 番地を使用し、メモリ３４は、０〜
7FFhを使用するのであから、メモリ１８とメモリ３４と
を共通のメモリとし、デジタルオーディオデータの１サ
ンプル期間の前半の期間に、メモリ１８に対する書き込
み・読み出し処理を実行し、後半の期間に、メモリ３４
に対する書き込み・読み出し処理を実行することもでき
る。

【００５６】さらに、実際のＤＳＰ５０は、ソフトウエ
ア処理によりメモリ１８、３４に対する書き込み・読み
出しを制御するのであるから、メモリ１８、３４を共通
とするとともに、デジタルオーディオデータの１サンプ
ル期間を４つの期間に分割し、メモリ１８に対する書き
込みおよび読み出しと、メモリ３４に対する書き込みお
よび読み出しとを時分割式に実行することもできる。

【００５７】また、上述においては、ＤＡＢにおけるデ
ジタルオーディオデータと、ＤＲＣデータとの時間差を
補正する場合であるが、例えばデジタルオーディオデー
タと、エンファシス特性の制御データとの時間差を補正
する場合など、デジタルオーディオデータと、そのデジ
タルオーディオデータに付随する制御データとの時間差
を補正する場合であれば、この発明を適用することがで
きる。

【００５８】さらに、上述においては、デジタルオーデ
ィオデータの信号ラインに乗算回路１９を設けて利得の
制御を行った場合であるが、アナログオーディオ信号の
信号ライン、例えばアンプ２２Ｌ、２２Ｒにおいて利得
の制御を行うこともできる。また、上述において、チュ
ーナ回路１２の出力信号を直交復調してＩ成分およびＱ
成分の信号を得、これらの信号をＡ／Ｄ変換してからＦ
ＦＴ回路１５に供給することできる。

【００５９】

【発明の効果】この発明によれば、デジタルオーディオ
データと、その制御データとの時間差を補正することが
できる。そして、その場合、デジタルオーディオデータ
およびその制御データに対する信号処理が複雑であって
信号処理に必要とされる時間を正確に計算できなくて
も、デジタルオーディオデータと、制御データとの時間
差を正確に補正することができる。

【００６０】しかも、デジタルオーディオデータと、制
御データとの時間差を、デジタルオーディオデータの１
サンプル期間の分解能で補正することができる。また、
デジタルオーディオデータのサンプリング周期が複数あ
っても、簡単に対応することができる。さらに、デジタ
ルオーディオデータおよび制御データのどちらのタイミ
ングが遅くても、対応することができる。

【図面の簡単な説明】

【図１】この発明の一形態を示す系統図である。

【図２】この発明における回路の一部を等価的に示す系
統図である。

【図３】この発明を説明するための図である。

【図４】この発明を説明するための図である。

【符号の説明】

１１…アンテナ、１２…チューナ回路、１３…Ａ／Ｄコ
ンバータ回路、１４…直交復調回路、１５…ＦＦＴ回
路、１６…ビタビデコーダ回路、１７…ＭＰＥＧデコー
ダ回路、１８…メモリ、１９…乗算回路、２１…Ｄ／Ａ
コンバータ回路、２３Ｌおよび２３Ｒ…スピーカ、３１
…解析回路、３２…ＤＲＣ検出回路、３３および３４…
メモリ、４１…マイクロコンピュータ、５０…ＤＳＰ、
５１…カウンタ

Claims

【特許請求の範囲】

【請求項１】デジタルオーディオデータと、このデジタ
ルオーディオデータに付随する制御データとを送出する
ようにしたデジタル音声放送を受信する受信機におい
て、上記デジタル音声放送を受信する受信回路と、この受信回路の受信した信号から上記デジタルオーディ
オデータおよび上記制御データを取り出すデコーダ回路
と、この取り出されたデジタルオーディオデータをアナログ
オーディオ信号にＤ／Ａ変換して出力するＤ／Ａコンバ
ータ回路と、上記取り出された制御データにしたがって上記アナログ
オーディオ信号の特性を制御する回路と、メモリとを有し、上記取り出されたデジタルオーディオデータおよび上記
制御データのうち、タイミングの早いほうのデータを、
上記メモリに書き込むとともに、その書き込みアドレスを上記デジタルオーディオデータ
のサンプリング周期で順に変更していき、上記メモリに書き込まれたデータを、上記書き込みアド
レスに対して所定のアドレスの差を有する読み出しアド
レスをもって順に読み出し、この読み出したデータを使用することにより、上記取り
出された制御データによる上記アナログオーディオ信号
の特性の制御を実行するようにしたデジタル音声放送の
受信機。
【請求項２】請求項１に記載のデジタル音声放送の受信
機において、上記取り出された制御データにしたがって上記アナログ
オーディオ信号の特性を制御する回路が、上記デコーダ
回路と、上記Ｄ／Ａコンバータ回路との間に設けられた
乗算回路であるようにしたデジタル音声放送の受信機。
【請求項３】請求項２に記載のデジタル音声放送の受信
機において、上記制御データが、上記アナログオーディオ信号のダイ
ナミックレンジを制御するＤＲＣデータであり、上記早いほうのデータが上記ＤＲＣデータであるように
したデジタル音声放送の受信機。