JP2000223660A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、静電容量部を備え
た半導体装置及びその製造方法に関するものである。特
には、キャパシタ絶縁膜の欠陥数を減少させて膜質を向
上させた静電容量部を備えた半導体装置及びその製造方
法に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device having a capacitance portion and a method of manufacturing the same. In particular, the present invention relates to a semiconductor device provided with a capacitance portion in which the number of defects in a capacitor insulating film is reduced to improve the film quality, and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】従来の半導体装置の製造方法について説
明する。この半導体装置は、静電容量部を有するもので
ある。2. Description of the Related Art A conventional method for manufacturing a semiconductor device will be described. This semiconductor device has a capacitance unit.
【０００３】まず、下地膜上にキャパシタ下部電極を形
成した後、この下部電極上にＣＶＤ（Chemical Vapor D
eposition）法によりキャパシタ絶縁膜を堆積する。次
に、キャパシタ絶縁膜上にキャパシタ上部電極を形成す
る。このようにして上部電極、キャパシタ絶縁膜及び下
部電極からなる静電容量部が形成される。First, a capacitor lower electrode is formed on a base film, and then a CVD (Chemical Vapor D) is formed on the lower electrode.
A capacitor insulating film is deposited by an eposition method. Next, a capacitor upper electrode is formed on the capacitor insulating film. In this way, a capacitance portion including the upper electrode, the capacitor insulating film, and the lower electrode is formed.
【０００４】[0004]
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、キャパシタ絶縁膜を一度の
堆積により形成しているため、下部電極の表面の影響を
受けるなどして堆積当初に点欠陥が生じた場合、その点
欠陥の上にさらに点欠陥がそのまま成長することがあ
る。これにより、キャパシタ絶縁膜の下面から上面に点
欠陥がつながり、その部分にＡｌなどの導電性の材料が
入り込むことにより、上部電極と下部電極が電気的に接
続されてしまう問題がある。この結果、半導体装置の製
造において、歩留まりが低下することがある。In the above-described conventional method for manufacturing a semiconductor device, since the capacitor insulating film is formed by one-time deposition, the capacitor insulating film is affected by the surface of the lower electrode and the like, so that the capacitor insulating film is initially formed. When a defect occurs, a point defect may further grow on the point defect. As a result, there is a problem that a point defect is connected from the lower surface to the upper surface of the capacitor insulating film, and a conductive material such as Al enters the portion, thereby electrically connecting the upper electrode and the lower electrode. As a result, the yield may decrease in the manufacture of the semiconductor device.
【０００５】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、キャパシタ絶縁膜の欠陥
数を減少させて膜質を向上させた静電容量部を備えた半
導体装置及びその製造方法を提供することにある。The present invention has been made in consideration of the above circumstances, and has as its object to reduce the number of defects in a capacitor insulating film and improve the quality of the semiconductor device provided with a capacitance portion. It is to provide a manufacturing method thereof.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するた
め、本発明の第１態様に係る半導体装置は、下部電極
と、該下部電極上に形成されたキャパシタ絶縁膜と、該
キャパシタ絶縁膜上に形成された上部電極と、を具備
し、上記キャパシタ絶縁膜は、酸化膜を複数回堆積する
ことにより形成されたものであることを特徴とする。According to a first aspect of the present invention, there is provided a semiconductor device comprising: a lower electrode; a capacitor insulating film formed on the lower electrode; And an upper electrode formed on the capacitor insulating film, wherein the capacitor insulating film is formed by depositing an oxide film a plurality of times.
【０００７】第１態様に係る半導体装置では、キャパシ
タ絶縁膜を酸化膜を複数回堆積することにより形成して
いるため、１回目の堆積の際に生じる点欠陥は２回目の
堆積の際に覆い隠されてその点欠陥がそのまま成長され
ることは少ない。これにより、キャパシタ絶縁膜内の欠
陥数を減少させることができ、該絶縁膜の膜質を向上さ
せることができる。In the semiconductor device according to the first aspect, since the capacitor insulating film is formed by depositing the oxide film a plurality of times, the point defects generated during the first deposition are covered during the second deposition. It is rare that the point defect is hidden and grown as it is. Thus, the number of defects in the capacitor insulating film can be reduced, and the quality of the insulating film can be improved.
【０００８】本発明の第２態様に係る半導体装置は、下
部電極と、該下部電極上に形成された層間絶縁膜と、該
層間絶縁膜に形成された、該下部電極上に位置し且つ内
側壁がテーパー状に形成された開口部と、該開口部内及
び該層間絶縁膜上に形成されたキャパシタ絶縁膜と、該
キャパシタ絶縁膜上に形成された、上記下部電極上に位
置し且つ該開口部上に形成された上部電極と、を具備
し、上記キャパシタ絶縁膜は、酸化膜を複数回堆積する
ことにより形成されたものであることを特徴とする。According to a second aspect of the present invention, there is provided a semiconductor device comprising: a lower electrode; an interlayer insulating film formed on the lower electrode; An opening having a tapered wall; a capacitor insulating film formed in the opening and on the interlayer insulating film; and an opening located on the lower electrode formed on the capacitor insulating film and located on the lower electrode. And an upper electrode formed on the portion, wherein the capacitor insulating film is formed by depositing an oxide film a plurality of times.
【０００９】第２態様に係る半導体装置では、下部電極
と上部電極との間に形成する層間絶縁膜の開口部にテー
パーを設けているため、この開口部内にキャパシタ絶縁
膜を形成する際、ステップカバレージが悪くなるのを抑
制することができる。In the semiconductor device according to the second aspect, since the opening of the interlayer insulating film formed between the lower electrode and the upper electrode is tapered, the step of forming the capacitor insulating film in this opening is Deterioration of coverage can be suppressed.
【００１０】また、第２態様に係る半導体装置におい
て、上記下部電極は、その表面にＴｉＮ膜を有すること
が好ましい。これにより、下部電極の表面を凹凸の少な
い平坦なものとすることができ、それにより、下部電極
の表面においてピンホール等の欠陥を減らすことがで
き、キャパシタ絶縁膜の膜質を向上させることができ
る。In the semiconductor device according to the second aspect, the lower electrode preferably has a TiN film on a surface thereof. Accordingly, the surface of the lower electrode can be made flat with little unevenness, whereby defects such as pinholes can be reduced on the surface of the lower electrode, and the quality of the capacitor insulating film can be improved. .
【００１１】本発明の第３態様に係る半導体装置の製造
方法は、下部電極上に酸化膜を複数回堆積することによ
り、該下部電極上にキャパシタ絶縁膜を形成する工程
と、該キャパシタ絶縁膜上に上部電極を形成する工程
と、を具備することを特徴とする。また、上記酸化膜を
複数回堆積する際、各堆積工程の後に酸化膜を大気中に
晒すことが好ましい。A method of manufacturing a semiconductor device according to a third aspect of the present invention includes a step of forming a capacitor insulating film on a lower electrode by depositing an oxide film on the lower electrode a plurality of times; Forming an upper electrode thereon. When depositing the oxide film a plurality of times, it is preferable to expose the oxide film to the air after each deposition step.
【００１２】本発明の第４態様に係る半導体装置の製造
方法は、下部電極上に酸化膜からなる層間絶縁膜を堆積
する工程と、該層間絶縁膜上にｉ線レジスト膜を形成す
る工程と、該ｉ線レジスト膜をマスクとして該層間絶縁
膜をエッチングすることにより、該層間絶縁膜に内側壁
がテーパー状の開口部を形成する工程と、該開口部内及
び該層間絶縁膜上に、酸化膜を複数回堆積することによ
りキャパシタ絶縁膜を形成する工程と、該キャパシタ絶
縁膜上且つ該開口部上に上部電極を形成する工程と、を
具備することを特徴とする。また、上記層間絶縁膜をエ
ッチングする際は、少なくともウエットエッチングを含
むエッチング工程を用いることが好ましい。また、上記
ウエットエッチングでは、下記の組成比からなるエッチ
ング液を用いることが好ましい。A method of manufacturing a semiconductor device according to a fourth aspect of the present invention includes the steps of: depositing an interlayer insulating film made of an oxide film on a lower electrode; and forming an i-line resist film on the interlayer insulating film. Forming an opening having an inner wall tapered in the interlayer insulating film by etching the interlayer insulating film using the i-line resist film as a mask, and oxidizing the opening in the opening and on the interlayer insulating film. A step of forming a capacitor insulating film by depositing a film a plurality of times; and a step of forming an upper electrode on the capacitor insulating film and on the opening. When etching the interlayer insulating film, it is preferable to use an etching step including at least wet etching. In the wet etching, it is preferable to use an etching solution having the following composition ratio.
【００１３】（５０％のＨＦ）：（４０％のＮＨ
4Ｆ）：ＣＨ3ＣＯＯＨ＝２：２０：１０(50% HF): (40% NH
4 F): CH 3 COOH = 2: 20: 10
【００１４】[0014]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１５】図１は、本発明の実施の形態による静電容
量部を拡大して示す断面図である。図２は、図１に示す
静電容量部を備えた半導体装置を示す断面図である。FIG. 1 is an enlarged sectional view showing a capacitance section according to an embodiment of the present invention. FIG. 2 is a cross-sectional view illustrating a semiconductor device including the capacitance unit illustrated in FIG.
【００１６】図２に示す半導体装置は下地膜（例えばシ
リコン酸化膜）２２を有し、この下地膜２２上には厚さ
２００オングストローム程度の図示せぬＴｉ膜が形成さ
れている。このＴｉ膜上には厚さ１０００オングストロ
ーム程度の図示せぬＴｉＮ膜が形成されている。このＴ
ｉＮ膜上には厚さ８０００オングストローム程度のＡｌ
−Ｃｕ合金膜（又はＡｌ−Ｓｉ−Ｃｕ合金膜）２３が形
成されている。このＡｌ−Ｃｕ合金膜２３はスパッタに
より形成されたものである。なお、上記Ｔｉ膜及びＴｉ
Ｎ膜は、Ａｌ−Ｃｕ合金膜２３に対するシリコン酸化膜
２２からのバリアの役割を果たし、スパイクを防止する
ためのものである。このＡｌ−Ｃｕ合金膜２３上には厚
さ４００オングストローム程度のＴｉＮ膜２４が形成さ
れている。このようにＴｉ膜、ＴｉＮ膜、Ａｌ−Ｃｕ合
金膜２３及びＴｉＮ膜２４によってキャパシタ下部電極
２５が構成される。なお、このＴｉＮ膜２４はフォトリ
ソグラフィー工程での反射防止膜として作用する。The semiconductor device shown in FIG. 2 has a base film (for example, a silicon oxide film) 22, and a Ti film (not shown) having a thickness of about 200 Å is formed on the base film 22. A TiN film (not shown) having a thickness of about 1000 angstroms is formed on the Ti film. This T
Al having a thickness of about 8000 angstroms is formed on the iN film.
-Cu alloy film (or Al-Si-Cu alloy film) 23 is formed. This Al-Cu alloy film 23 is formed by sputtering. In addition, the above-mentioned Ti film and Ti
The N film serves as a barrier from the silicon oxide film 22 to the Al-Cu alloy film 23, and is for preventing spikes. On this Al-Cu alloy film 23, a TiN film 24 having a thickness of about 400 Å is formed. Thus, the capacitor lower electrode 25 is constituted by the Ti film, the TiN film, the Al—Cu alloy film 23, and the TiN film 24. The TiN film 24 functions as an anti-reflection film in a photolithography process.
【００１７】下部電極２５及び下地膜２２の上には厚さ
約７０００〜８０００オングストローム程度の層間絶縁
膜（ＳｉＯ2膜）２６が形成されている。この層間絶縁
膜２６は、厚さ６０００±６００オングストローム程度
の第１のＴＥＯＳ膜と、第１のＴＥＯＳ膜上に形成され
た厚さ４５００±４５０オングストローム程度の第２の
ＴＥＯＳ膜と、から構成されている。なお、これらＴＥ
ＯＳ膜は、エッチバックのため膜厚が薄くなる。An interlayer insulating film (SiO 2 film) 26 having a thickness of about 7000 to 8000 Å is formed on the lower electrode 25 and the underlying film 22. This interlayer insulating film 26 is composed of a first TEOS film having a thickness of about 6000 ± 600 Å and a second TEOS film having a thickness of about 4500 ± 450 Å formed on the first TEOS film. ing. In addition, these TE
The OS film has a small thickness due to etch back.
【００１８】層間絶縁膜２６には、下部電極２５の上に
位置する開口部が形成されている。この開口部は層間絶
縁膜２６をエッチングにより形成したものであり、この
開口部の形成方法は次の通りである。ｉ線レジスト膜
（図示せず）をマスクとして層間絶縁膜２６をウエット
エッチングすることにより、該層間絶縁膜２６に下部電
極２５上に位置する開口部を形成する。このエッチング
の際には以下の組成比のエッチング液を用いる。The interlayer insulating film 26 has an opening formed above the lower electrode 25. The opening is formed by etching the interlayer insulating film 26. The method of forming the opening is as follows. The interlayer insulating film 26 is wet-etched using an i-line resist film (not shown) as a mask to form an opening located on the lower electrode 25 in the interlayer insulating film 26. At the time of this etching, an etching solution having the following composition ratio is used.
【００１９】（５０％のＨＦ）：（４０％のＮＨ
4Ｆ）：ＣＨ3ＣＯＯＨ＝２：２０：１０ 上記のようにｉ線レジスト膜をマスクとして上記のエッ
チング液により層間絶縁膜２６をエッチングすると、そ
のエッチング面（開口部の内側壁）にはテーパーが形成
される。ｉ線レジストは層間絶縁膜（ＳｉＯ2膜）２６
との密着性が良いので、開口部に形成されるテーパーの
角度も適度なものとなる。(50% HF): (40% NH
4 F): CH 3 COOH = 2: 20: 10 When etching the interlayer insulating film 26 by the above etching solution an i-line resist film as a mask, as described above, and its etched surface (inner wall of the opening) taper Is formed. The i-line resist is an interlayer insulating film (SiO 2 film) 26
And the angle of the taper formed in the opening is also moderate.
【００２０】この開口部内及び層間絶縁膜２６の上に
は、厚さ１０００±２００オングストローム程度のキャ
パシタ絶縁膜（誘電体膜）２７が形成されている。この
キャパシタ絶縁膜２７の上には、下部電極２５上に位置
するＡｌ−Ｓｉ−Ｃｕ合金又はＡｌ−Ｃｕ合金からなる
厚さ１００００±１５００オングストローム程度のキャ
パシタ上部電極３１が形成されている。In the opening and on the interlayer insulating film 26, a capacitor insulating film (dielectric film) 27 having a thickness of about 1000 ± 200 angstroms is formed. On the capacitor insulating film 27, a capacitor upper electrode 31 of about 10000 ± 1500 angstroms made of an Al-Si-Cu alloy or an Al-Cu alloy is formed on the lower electrode 25.
【００２１】次に、キャパシタ絶縁膜２７を形成する方
法について図１を参照しつつ説明する。Next, a method for forming the capacitor insulating film 27 will be described with reference to FIG.
【００２２】まず、キャパシタ下部電極２５上にＣＶＤ
法により厚さ３３０オングストローム程度の第１のＳｉ
Ｏ2膜２７ｂを堆積する。次に、この第１のＳｉＯ2膜２
７ｂの表面を大気中に晒した後、第１のＳｉＯ2膜２７
ｂ上にＣＶＤ法により厚さ３３０オングストローム程度
の第２のＳｉＯ2膜２７ｃを堆積する。次に、第２のＳ
ｉＯ2膜２７ｃの表面を大気中に晒した後、第２のＳｉ
Ｏ2膜２７ｃ上にＣＶＤ法により厚さ３３０オングスト
ローム程度の第３のＳｉＯ2膜２７ｄを堆積する。この
ようにしてキャパシタ絶縁膜（誘電体膜）２７を形成す
る。この後、この絶縁膜２７上にキャパシタ上部電極３
１を形成する。First, the CVD is performed on the capacitor lower electrode 25.
The first Si having a thickness of about 330 angstroms by the
An O 2 film 27b is deposited. Next, the first SiO 2 film 2
After exposing the surface of the first SiO 2 film 27b to the atmosphere,
A second SiO 2 film 27c having a thickness of about 330 angstroms is deposited by CVD on b. Next, the second S
After exposing the surface of the iO 2 film 27c to the atmosphere, the second Si
A third SiO 2 film 27d having a thickness of about 330 Å is deposited on the O 2 film 27c by the CVD method. Thus, a capacitor insulating film (dielectric film) 27 is formed. Thereafter, the capacitor upper electrode 3 is formed on the insulating film 27.
Form one.
【００２３】上記実施の形態によれば、キャパシタ絶縁
膜２７を形成する際、ＣＶＤ法による堆積を３回行うた
め、１回目の堆積の際に生じる点欠陥２７ａは２回目の
堆積の際に覆い隠されてその点欠陥がそのまま成長され
ることは少なく、更に２回目の堆積の際に生じる点欠陥
は３回目の堆積の際に覆い隠される。これにより、キャ
パシタ絶縁膜２７内の欠陥数を減少させることができ、
該絶縁膜２７の膜質を向上させることができる。従っ
て、従来の静電容量部におけるキャパシタ絶縁膜のよう
に欠陥部分から電流リークが発生することがなく、歩留
まりを向上させることができる。According to the above embodiment, when forming the capacitor insulating film 27, the deposition by the CVD method is performed three times, so that the point defects 27a generated during the first deposition are covered during the second deposition. It is rare that the point defect is concealed and grows as it is, and the point defect generated at the time of the second deposition is concealed at the time of the third deposition. Thereby, the number of defects in the capacitor insulating film 27 can be reduced,
The quality of the insulating film 27 can be improved. Therefore, unlike the conventional capacitor insulating film in the capacitance portion, current leakage does not occur from a defective portion, and the yield can be improved.
【００２４】また、本実施の形態では、下部電極２５と
上部電極３１との間に形成する層間絶縁膜２６の開口部
にテーパーを設けているため、この開口部内にキャパシ
タ絶縁膜２７を形成する際、ステップカバレージが悪く
なるのを抑制することができる。従って、層間絶縁膜２
６の開口部内における上部電極３１と下部電極２５の短
絡を防止することができる。In this embodiment, since the opening of the interlayer insulating film 26 formed between the lower electrode 25 and the upper electrode 31 is tapered, the capacitor insulating film 27 is formed in this opening. In this case, it is possible to suppress the step coverage from becoming worse. Therefore, the interlayer insulating film 2
The short circuit between the upper electrode 31 and the lower electrode 25 in the opening 6 can be prevented.
【００２５】また、本実施の形態では、層間絶縁膜２６
をエッチングすることにより該層間絶縁膜２６に開口部
を形成する際、ＴｉＮ膜２４をエッチングせずに残して
いる。このため、下部電極２５の表面を凹凸の少ない平
坦なものとすることができ、それにより、下部電極の表
面においてピンホール等の欠陥を減らすことができ、キ
ャパシタ絶縁膜２７の膜質を向上させることができる。
その結果、信頼性の高い静電容量部を形成することがで
きる。In this embodiment, the interlayer insulating film 26 is used.
When the opening is formed in the interlayer insulating film 26 by etching, the TiN film 24 is left without being etched. For this reason, the surface of the lower electrode 25 can be made flat with little unevenness, whereby defects such as pinholes can be reduced on the surface of the lower electrode 25, and the quality of the capacitor insulating film 27 can be improved. Can be.
As a result, a highly reliable capacitance portion can be formed.
【００２６】つまり、上記開口部を形成する際にＴｉＮ
膜２４をもエッチング除去すると、スパッタにより形成
したＡｌ−Ｃｕ合金膜２３の表面にもともと存在する凹
凸が更に激しいものとなる。この凹凸がキャパシタ絶縁
膜２７の膜質に影響を与え、該絶縁膜２７の欠陥数を増
大させ、誘電体膜の膜厚のバラツキなどが生じ、その結
果、この半導体装置の製造において歩留まりが低下し、
信頼性が低下するという問題があるが、これらの問題を
解決することができる。That is, when the opening is formed, TiN
When the film 24 is also removed by etching, the irregularities originally present on the surface of the Al—Cu alloy film 23 formed by sputtering become more severe. The irregularities affect the film quality of the capacitor insulating film 27, increase the number of defects in the insulating film 27, and cause variations in the thickness of the dielectric film. As a result, the yield decreases in the manufacture of this semiconductor device. ,
Although there is a problem that reliability is reduced, these problems can be solved.
【００２７】尚、上記実施の形態では、キャパシタ絶縁
膜２７を３回のＣＶＤ法による堆積で形成しているが、
堆積の回数は３回に限定されず、堆積の回数が２回以上
であれば他の堆積回数とすることも可能である。堆積回
数を増やす場合は１回の堆積膜の厚さを薄くすれば良
い。In the above embodiment, the capacitor insulating film 27 is formed by three depositions by the CVD method.
The number of times of deposition is not limited to three, and another number of times of deposition is possible as long as the number of times of deposition is two or more. When increasing the number of times of deposition, the thickness of one deposited film may be reduced.
【００２８】また、本実施の形態では、ｉ線レジスト膜
をマスクとして層間絶縁膜２６をウエットエッチングす
ることにより開口部を形成しているが、ｉ線レジスト膜
をマスクとして層間絶縁膜２６をウエットエッチングし
た後、選択比の大きいドライエッチングをすることによ
り開口部を形成することも可能であり、さらにレジスト
膜をマスクとして層間絶縁膜２６を選択比の大きいドラ
イエッチングをすることにより開口部を形成することも
可能である。In this embodiment, the opening is formed by wet-etching the interlayer insulating film 26 using the i-line resist film as a mask, but the interlayer insulating film 26 is wet-etched using the i-line resist film as a mask. After the etching, it is possible to form an opening by performing dry etching with a large selectivity, and further to form an opening by performing dry etching with a large selectivity on the interlayer insulating film 26 using a resist film as a mask. It is also possible.
【００２９】また、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。The present invention is not limited to the above embodiment, but can be implemented with various modifications.
【００３０】[0030]
【発明の効果】以上説明したように本発明によれば、静
電容量部のキャパシタ絶縁膜を、酸化膜を複数回堆積す
ることにより形成している。したがって、キャパシタ絶
縁膜の欠陥数を減少させて膜質を向上させた静電容量部
を備えた半導体装置及びその製造方法を提供することが
できる。As described above, according to the present invention, the capacitor insulating film of the capacitance portion is formed by depositing an oxide film a plurality of times. Therefore, it is possible to provide a semiconductor device having a capacitance portion in which the number of defects in the capacitor insulating film is reduced and the film quality is improved, and a method for manufacturing the same.
【図１】本発明の実施の形態による静電容量部を拡大し
て示す断面図である。FIG. 1 is an enlarged sectional view showing a capacitance unit according to an embodiment of the present invention.
【図２】図１に示す静電容量部を備えた半導体装置を示
す断面図である。FIG. 2 is a cross-sectional view illustrating a semiconductor device including the capacitance unit illustrated in FIG.
２２ 下地膜 ２３ Ａｌ−Ｃｕ合金膜（又はＡｌ−Ｓｉ−Ｃｕ合金
膜） ２４ ＴｉＮ膜 ２５ キャパシタ
下部電極 ２６ 層間絶縁膜（ＳｉＯ2膜） ２７ キャパシタ
絶縁膜 ２７ａ 点欠陥 ２７ｂ 第１のＳ
ｉＯ2膜 ２７ｃ 第２のＳｉＯ2膜 ２７ｄ 第３のＳ
ｉＯ2膜 ３１ キャパシタ上部電極Reference Signs List 22 base film 23 Al-Cu alloy film (or Al-Si-Cu alloy film) 24 TiN film 25 capacitor lower electrode 26 interlayer insulating film (SiO 2 film) 27 capacitor insulating film 27a point defect 27b first S
iO 2 film 27c second SiO 2 film 27d third S
IO 2 film 31 Capacitor upper electrode
Claims (8)
により形成されたものであることを特徴とする半導体装
置。1. A capacitor comprising: a lower electrode; a capacitor insulating film formed on the lower electrode; and an upper electrode formed on the capacitor insulating film. A semiconductor device characterized by being formed by depositing.
内側壁がテーパー状に形成された開口部と、 該開口部内及び該層間絶縁膜上に形成されたキャパシタ
絶縁膜と、 該キャパシタ絶縁膜上に形成された、上記下部電極上に
位置し且つ該開口部上に形成された上部電極と、 を具備し、 上記キャパシタ絶縁膜は、酸化膜を複数回堆積すること
により形成されたものであることを特徴とする半導体装
置。2. A lower electrode, an interlayer insulating film formed on the lower electrode, and an opening formed on the interlayer insulating film and located on the lower electrode and having an inner wall formed in a tapered shape. A capacitor insulating film formed in the opening and on the interlayer insulating film; an upper electrode formed on the capacitor insulating film and located on the lower electrode and formed on the opening; Wherein the capacitor insulating film is formed by depositing an oxide film a plurality of times.
有することを特徴とする請求項２記載の半導体装置。3. The semiconductor device according to claim 2, wherein said lower electrode has a TiN film on a surface thereof.
とにより、該下部電極上にキャパシタ絶縁膜を形成する
工程と、 該キャパシタ絶縁膜上に上部電極を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。4. A method comprising: forming a capacitor insulating film on the lower electrode by depositing an oxide film on the lower electrode a plurality of times; and forming an upper electrode on the capacitor insulating film. A method for manufacturing a semiconductor device, comprising:
工程の後に酸化膜を大気中に晒すことを特徴とする請求
項４記載の半導体装置の製造方法。5. The method according to claim 4, wherein when depositing the oxide film a plurality of times, the oxide film is exposed to the air after each deposition step.
を堆積する工程と、 該層間絶縁膜上にｉ線レジスト膜を形成する工程と、 該ｉ線レジスト膜をマスクとして該層間絶縁膜をエッチ
ングすることにより、該層間絶縁膜に内側壁がテーパー
状の開口部を形成する工程と、 該開口部内及び該層間絶縁膜上に、酸化膜を複数回堆積
することによりキャパシタ絶縁膜を形成する工程と、 該キャパシタ絶縁膜上且つ該開口部上に上部電極を形成
する工程と、 を具備することを特徴とする半導体装置の製造方法。6. A step of depositing an interlayer insulating film made of an oxide film on the lower electrode, a step of forming an i-line resist film on the interlayer insulating film, and using the i-line resist film as a mask to form the interlayer insulating film. Forming an opening having an inner wall tapered in the interlayer insulating film by etching, and forming a capacitor insulating film by depositing an oxide film a plurality of times in the opening and on the interlayer insulating film. And forming an upper electrode on the capacitor insulating film and on the opening. A method for manufacturing a semiconductor device, comprising:
少なくともウエットエッチングを含むエッチング工程を
用いることを特徴とする請求項６記載の半導体装置の製
造方法。7. When etching the interlayer insulating film,
7. The method for manufacturing a semiconductor device according to claim 6, wherein an etching step including at least wet etching is used.
成比からなるエッチング液を用いることを特徴とする請
求項７記載の半導体装置の製造方法。 （５０％のＨＦ）：（４０％のＮＨ4Ｆ）：ＣＨ3ＣＯＯ
Ｈ＝２：２０：１０8. The method of manufacturing a semiconductor device according to claim 7, wherein said wet etching uses an etching solution having the following composition ratio. (50% HF): (40% NH 4 F): CH 3 COO
H = 2: 20: 10
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11018668A JP2000223660A (en) | 1999-01-27 | 1999-01-27 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11018668A JP2000223660A (en) | 1999-01-27 | 1999-01-27 | Semiconductor device and its manufacture |
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| Publication Number | Publication Date |
|---|---|
| JP2000223660A true JP2000223660A (en) | 2000-08-11 |
Family
ID=11977997
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11018668A Withdrawn JP2000223660A (en) | 1999-01-27 | 1999-01-27 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000223660A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030056207A (en) * | 2001-12-27 | 2003-07-04 | 동부전자 주식회사 | capacitor manufacturing method of semiconductor device |
| WO2023189638A1 (en) * | 2022-03-31 | 2023-10-05 | ミツミ電機株式会社 | Optical gas sensor device |
-
1999
- 1999-01-27 JP JP11018668A patent/JP2000223660A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20030056207A (en) * | 2001-12-27 | 2003-07-04 | 동부전자 주식회사 | capacitor manufacturing method of semiconductor device |
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