JP2000216709A - Ｃｄｍａ受信機におけるフィルタ及びフィルタ処理方法 - Google Patents
Ｃｄｍａ受信機におけるフィルタ及びフィルタ処理方法Info
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- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/709—Correlator structure
- H04B1/7093—Matched filter type
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Mobile Radio Communication Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
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Abstract
(57)【要約】
【課題】 ＣＤＭＡ受信機に用いられる電力消費を低減
するマッチドフィルタを提供する。 【解決手段】 各フィルタを、ディジタルＩ信号３６Ｄ
とディジタルＱ信号をＭＳＢ成分３６ＤＭとＬＳＢ成分
３６ＤＬとに分離する分離機構と、複数ＭＳＢ遅延素子
６６〜７４と各遅延素子に関連する乗算器７６とＭＳＢ
信号成分を処理するＭＳＢ加算器７８を有するＭＳＢ処
理部６２と、ＭＳＢ処理部６２より少ない複数のＬＳＢ
遅延素子８０〜８８と各遅延素子に関連する乗算器９０
とＬＳＢ信号成分を処理するＬＳＢ加算器９２を有する
ＬＳＢ処理部６４と、前記の処理されたＭＳＢ及びＬＳ
Ｂ信号成分を加算してフィルタ出力を生成する第３加算
器９６と、ＬＳＢ部６４に半クロック信号を供給するた
めの１／２クロック発生器９４とを有するように構成す
る。
するマッチドフィルタを提供する。 【解決手段】 各フィルタを、ディジタルＩ信号３６Ｄ
とディジタルＱ信号をＭＳＢ成分３６ＤＭとＬＳＢ成分
３６ＤＬとに分離する分離機構と、複数ＭＳＢ遅延素子
６６〜７４と各遅延素子に関連する乗算器７６とＭＳＢ
信号成分を処理するＭＳＢ加算器７８を有するＭＳＢ処
理部６２と、ＭＳＢ処理部６２より少ない複数のＬＳＢ
遅延素子８０〜８８と各遅延素子に関連する乗算器９０
とＬＳＢ信号成分を処理するＬＳＢ加算器９２を有する
ＬＳＢ処理部６４と、前記の処理されたＭＳＢ及びＬＳ
Ｂ信号成分を加算してフィルタ出力を生成する第３加算
器９６と、ＬＳＢ部６４に半クロック信号を供給するた
めの１／２クロック発生器９４とを有するように構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、セルラ通信の符号
分割多元接続（ＣＤＭＡ）受信機におけるフィルタ及び
フィルタ処理方法に関し、より詳細には、所要エネルギ
ーが少ない簡素化したマッチドフィルタ及びフィルタ処
理方法に関する。
分割多元接続（ＣＤＭＡ）受信機におけるフィルタ及び
フィルタ処理方法に関し、より詳細には、所要エネルギ
ーが少ない簡素化したマッチドフィルタ及びフィルタ処
理方法に関する。
【０００２】
【従来の技術】図４は、従来技術によるＣＤＭＡ受信機
を説明するためのブロック図である。一般に、セルラ通
信に用いられる符号分割多元接続（ＣＤＭＡ）受信機１
０は、図４に全体を示すように、無線周波数（ＲＦ）フ
ロントエンド１２とアナログ−ディジタル（Ａ／Ｄ）変
換器１４とベースバンド信号プロセッサ１６を含んでい
る。ベースバンド信号プロセッサ１６はさらに、マッチ
ドフィルタ（整合フィルタ）１８，２０を含んでおり、
フィルタの出力信号２２，２４が制御プロセッサ２６に
提供され、この制御プロセッサ２６からＲＡＫＥ受信機
３０に信号２８を供給する。制御プロセッサ２６は又、
多数の信号を生成するが、それについては後述する。か
ようなＣＤＭＡ受信機は勿論、充電式バッテリで給電さ
れる。消費電力が最少で従ってバッテリの充電間隔の長
いＣＤＭＡ受信機が望まれている。
を説明するためのブロック図である。一般に、セルラ通
信に用いられる符号分割多元接続（ＣＤＭＡ）受信機１
０は、図４に全体を示すように、無線周波数（ＲＦ）フ
ロントエンド１２とアナログ−ディジタル（Ａ／Ｄ）変
換器１４とベースバンド信号プロセッサ１６を含んでい
る。ベースバンド信号プロセッサ１６はさらに、マッチ
ドフィルタ（整合フィルタ）１８，２０を含んでおり、
フィルタの出力信号２２，２４が制御プロセッサ２６に
提供され、この制御プロセッサ２６からＲＡＫＥ受信機
３０に信号２８を供給する。制御プロセッサ２６は又、
多数の信号を生成するが、それについては後述する。か
ようなＣＤＭＡ受信機は勿論、充電式バッテリで給電さ
れる。消費電力が最少で従ってバッテリの充電間隔の長
いＣＤＭＡ受信機が望まれている。
【０００３】先行技術によるシステムの１タイプにおい
ては、入力信号３２を増幅し、ＲＦ周波数から中間（Ｉ
Ｆ）周波数又はベースバンド周波数にダウンコンバート
し、次に図４に示す様に、ＲＦフロントエンド１２にお
いて同相信号（Ｉ）と直交位相信号（Ｑ）に分解する。
Ｉ信号３６をＡ／Ｄ変換器１４ａに入力し、Ｑ信号をＡ
／Ｄ変換器１４ｂに入力する。Ａ／Ｄ変換器１４で分解
信号をアナログからディジタルに変換して、複数ビット
がベースバンド信号の強度と極性を表現するようにす
る。ディジタルＩ信号３６ＤとディジタルＱ信号３８Ｄ
は各々マッチドフィルタ１８，２０の入力信号であり、
又、ベースバンド信号プロセッサ１６内のＲＡＫＥ受信
機３０の入力信号である。
ては、入力信号３２を増幅し、ＲＦ周波数から中間（Ｉ
Ｆ）周波数又はベースバンド周波数にダウンコンバート
し、次に図４に示す様に、ＲＦフロントエンド１２にお
いて同相信号（Ｉ）と直交位相信号（Ｑ）に分解する。
Ｉ信号３６をＡ／Ｄ変換器１４ａに入力し、Ｑ信号をＡ
／Ｄ変換器１４ｂに入力する。Ａ／Ｄ変換器１４で分解
信号をアナログからディジタルに変換して、複数ビット
がベースバンド信号の強度と極性を表現するようにす
る。ディジタルＩ信号３６ＤとディジタルＱ信号３８Ｄ
は各々マッチドフィルタ１８，２０の入力信号であり、
又、ベースバンド信号プロセッサ１６内のＲＡＫＥ受信
機３０の入力信号である。
【０００４】図５は、従来技術によるＣＤＭＡ受信機に
使用されるマッチドフィルタ部分を示すブロック図であ
る。各マッチドフィルタ１８は、乗算器部４０と加算器
４２とシフトレジスタ４４を含んでいる。シフトレジス
タ４４は、多数の遅延素子４６，４８，５０，５２，５
４を含んでいる。マッチドフィルタ１８内の遅延素子の
数は、サンプルレート、即ち、シンボル当たりのチップ
数とチップ当たりサンプル数の乗算により決定される。
遅延素子４６〜５４の各出力は、後続する遅延素子の入
力であり、また、マッチドフィルタ１８の外部から供給
される拡散系列により決定される係数Ｃ0−ＣNが乗算さ
れ、予め定められた系列の相関を計算するために合計さ
れる。
使用されるマッチドフィルタ部分を示すブロック図であ
る。各マッチドフィルタ１８は、乗算器部４０と加算器
４２とシフトレジスタ４４を含んでいる。シフトレジス
タ４４は、多数の遅延素子４６，４８，５０，５２，５
４を含んでいる。マッチドフィルタ１８内の遅延素子の
数は、サンプルレート、即ち、シンボル当たりのチップ
数とチップ当たりサンプル数の乗算により決定される。
遅延素子４６〜５４の各出力は、後続する遅延素子の入
力であり、また、マッチドフィルタ１８の外部から供給
される拡散系列により決定される係数Ｃ0−ＣNが乗算さ
れ、予め定められた系列の相関を計算するために合計さ
れる。
【０００５】他の先行技術によるシステムとしては、シ
フトレジスタ出力と係数に対する排他的論理和演算があ
る。加算器の出力は、マッチドフィルタの出力であり、
Ｉ及びＱのマッチドフィルタ出力を用いて、制御プロセ
ッサにおいて信号強度，位相及び遅延のような受信パス
特性を計算する。制御プロセッサは、マッチドフィルタ
出力からの情報に基づき、ＲＡＫＥ受信機の各フィンガ
に遅延量を割り当てて、パスを復調する。ＲＡＫＥ受信
機は、逆拡散と同期検波を行い、受信データストリーム
を出力する。このデータストリームを処理して所要のデ
ータを得る。“電力及びクロック源”が全てのブロック
に所要の電力とクロックを供給する。
フトレジスタ出力と係数に対する排他的論理和演算があ
る。加算器の出力は、マッチドフィルタの出力であり、
Ｉ及びＱのマッチドフィルタ出力を用いて、制御プロセ
ッサにおいて信号強度，位相及び遅延のような受信パス
特性を計算する。制御プロセッサは、マッチドフィルタ
出力からの情報に基づき、ＲＡＫＥ受信機の各フィンガ
に遅延量を割り当てて、パスを復調する。ＲＡＫＥ受信
機は、逆拡散と同期検波を行い、受信データストリーム
を出力する。このデータストリームを処理して所要のデ
ータを得る。“電力及びクロック源”が全てのブロック
に所要の電力とクロックを供給する。
【０００６】上述の両タイプのシステムにおいて、マッ
チドフィルタはかなりの電力を要し、従って、バッテリ
の充電寿命が短くなる。
チドフィルタはかなりの電力を要し、従って、バッテリ
の充電寿命が短くなる。
【０００７】１９９４年３月８日付けで付与されたホモ
ア（Ｈｏｍｏａ）他の米国特許第５，２９３，３９８号
公報“ディジタルマッチドフィルタ（Digital Matched
Filter）”には、異なるビット数の受信信号をマルチビ
ット信号に変換してディジタルマッチドフィルタに異な
る相関で入力し、スペクトル拡散方式通信（ＳＳＣ）シ
ステムにおける受信機内の相関器として使用することが
記載されている。相関出力を重み付け後、異なる重み付
け相関出力を合計し、加算によって得られる合成相関出
力に応じて重み付けファクタを変化させる。このシステ
ムにおいて、相関器は、互いに同様に構成され、システ
ムの残部と同じクロックレートで駆動される。
ア（Ｈｏｍｏａ）他の米国特許第５，２９３，３９８号
公報“ディジタルマッチドフィルタ（Digital Matched
Filter）”には、異なるビット数の受信信号をマルチビ
ット信号に変換してディジタルマッチドフィルタに異な
る相関で入力し、スペクトル拡散方式通信（ＳＳＣ）シ
ステムにおける受信機内の相関器として使用することが
記載されている。相関出力を重み付け後、異なる重み付
け相関出力を合計し、加算によって得られる合成相関出
力に応じて重み付けファクタを変化させる。このシステ
ムにおいて、相関器は、互いに同様に構成され、システ
ムの残部と同じクロックレートで駆動される。
【０００８】１９９７年４月２２日付けで付与されたビ
（Ｂｉ）の米国特許第５，６２３，４８５号公報“デュ
アルモード符号分割多元接続方式の通信システム及び方
法（Dual Mode Code Division Multiple Access Commun
ication System and Method）”には、パイロット信号
を用いることなく同期検波ができ、チャネル間の干渉を
減じ、より少ないビット誤りとより高いデータレートで
動作可能なＣＤＭＡ通信システムが記載されている。こ
のシステムは、送信機と受信機を含んでいる。この通信
システムは、セルラ電話システム内の送信及び／又は受
信通信リンクを有している。ＣＤＭＡ信号受信機は、Ｐ
Ｎ（擬似雑音）系列及びウォルシュ系列により拡散され
た信号を検出するマッチドフィルタを含んでおり、この
マッチドフィルタの出力を用いて同期検波のためのチャ
ネル推定値を計算する。
（Ｂｉ）の米国特許第５，６２３，４８５号公報“デュ
アルモード符号分割多元接続方式の通信システム及び方
法（Dual Mode Code Division Multiple Access Commun
ication System and Method）”には、パイロット信号
を用いることなく同期検波ができ、チャネル間の干渉を
減じ、より少ないビット誤りとより高いデータレートで
動作可能なＣＤＭＡ通信システムが記載されている。こ
のシステムは、送信機と受信機を含んでいる。この通信
システムは、セルラ電話システム内の送信及び／又は受
信通信リンクを有している。ＣＤＭＡ信号受信機は、Ｐ
Ｎ（擬似雑音）系列及びウォルシュ系列により拡散され
た信号を検出するマッチドフィルタを含んでおり、この
マッチドフィルタの出力を用いて同期検波のためのチャ
ネル推定値を計算する。
【０００９】１９９７年８月１９日付けで付与されたデ
ュラント（Ｄｕｒａｎｔ）他の米国特許第５，６５９，
５４７号公報“連続位相変調信号のマルチビット相関
（Multi Bit Correlation of Continuous Phase Modula
ted Signal）”には、連続位相変調（ＣＰＭ）スペクト
ル拡散信号を復調する１つの技法とそのバリエーション
が記載されている。受信機内の複数のＡ／Ｄ変換器は、
復調信号を相関前にマルチビットのディジタル信号に量
子化する。マルチビット相関器は、マルチビットディジ
タル信号を処理して相関信号を生成する。相関信号を結
合して検出用の統合相関信号を形成する。受信機は、受
信信号を２つの信号に分解し、複数のチップ系列（例え
ば、Ｉ及びＱ）の相関をとり、最終的に結果を結合し、
統合相関にする。
ュラント（Ｄｕｒａｎｔ）他の米国特許第５，６５９，
５４７号公報“連続位相変調信号のマルチビット相関
（Multi Bit Correlation of Continuous Phase Modula
ted Signal）”には、連続位相変調（ＣＰＭ）スペクト
ル拡散信号を復調する１つの技法とそのバリエーション
が記載されている。受信機内の複数のＡ／Ｄ変換器は、
復調信号を相関前にマルチビットのディジタル信号に量
子化する。マルチビット相関器は、マルチビットディジ
タル信号を処理して相関信号を生成する。相関信号を結
合して検出用の統合相関信号を形成する。受信機は、受
信信号を２つの信号に分解し、複数のチップ系列（例え
ば、Ｉ及びＱ）の相関をとり、最終的に結果を結合し、
統合相関にする。
【００１０】１９９８年５月のProc.IEEE Vehicular Te
chnology Conference（ＶＴＣ’９８）の９７３〜９７
７頁に掲載されているナカムラ（Ｎａｋａｍｕｒａ）他
の論文“第３世代の移動体通信用Ｗ−ＣＤＭＡシステム
の構造と特性の評価（Configuration and characterist
ics Estimation of a W-CDMA system for third Genera
tion Mobile communication）”には、移動体通信シス
テム全体の運転性能を評価するための広帯域ＣＤＭＡシ
ステムが記載されている。
chnology Conference（ＶＴＣ’９８）の９７３〜９７
７頁に掲載されているナカムラ（Ｎａｋａｍｕｒａ）他
の論文“第３世代の移動体通信用Ｗ−ＣＤＭＡシステム
の構造と特性の評価（Configuration and characterist
ics Estimation of a W-CDMA system for third Genera
tion Mobile communication）”には、移動体通信シス
テム全体の運転性能を評価するための広帯域ＣＤＭＡシ
ステムが記載されている。
【００１１】１９９７年ＩＥＩＣＥ会議議事録Ｂ−５−
１１（１９９７年４月）に掲載されているマツヤマ（Ｍ
ａｔｓｕｙａｍａ）他の論文“マッチドフィルタを装備
したＷ−ＣＤＭＡ復調器の性能（A Performance of W-C
DMA demodulator with matched filter）”には、広帯
域ＣＤＭＡ復調器の性能特性が記載されている。
１１（１９９７年４月）に掲載されているマツヤマ（Ｍ
ａｔｓｕｙａｍａ）他の論文“マッチドフィルタを装備
したＷ−ＣＤＭＡ復調器の性能（A Performance of W-C
DMA demodulator with matched filter）”には、広帯
域ＣＤＭＡ復調器の性能特性が記載されている。
【００１２】ＩＥＩＣＥ技術報告（ＲＣＳ９６−７４；
１９９６年８月）に掲載されているセオ（Ｓ．Ｓｅｏ）
他の論文“ＤＳ−ＣＤＭＡの送電制御用パイロットシン
ボルを用いるＳＩＲの測定スキーム（SIR measurement
scheme using pilot symbolsfor transmit power contr
ol of DS-CDMA）”には、局までの距離とトラフィック
レベルに応答するＤＳ−ＣＤＭＡシステムが記載されて
いる。
１９９６年８月）に掲載されているセオ（Ｓ．Ｓｅｏ）
他の論文“ＤＳ−ＣＤＭＡの送電制御用パイロットシン
ボルを用いるＳＩＲの測定スキーム（SIR measurement
scheme using pilot symbolsfor transmit power contr
ol of DS-CDMA）”には、局までの距離とトラフィック
レベルに応答するＤＳ−ＣＤＭＡシステムが記載されて
いる。
【００１３】
【発明が解決しようとする課題】しかしながら、これら
公知のシステムは、マッチドフィルタにおける電流消費
量を削減する方法或いは構造を記載していない。特に、
先行技術は、マッチドフィルタの出力を用いＲＡＫＥフ
ィンガに対する遅延量と信号対雑音比（ＳＮ比）を計算
する際にマッチドフィルタ内の電流消費量を減少させる
方法を教示も示唆もしていない。
公知のシステムは、マッチドフィルタにおける電流消費
量を削減する方法或いは構造を記載していない。特に、
先行技術は、マッチドフィルタの出力を用いＲＡＫＥフ
ィンガに対する遅延量と信号対雑音比（ＳＮ比）を計算
する際にマッチドフィルタ内の電流消費量を減少させる
方法を教示も示唆もしていない。
【００１４】本発明は、上述のごとき実情に鑑みてなさ
れたものであり、性能劣化の少ないＣＤＭＡ受信機に用
いられるマッチドフィルタ機構の電流消費量を低減する
方法及び装置を提供することをその目的とする。本発明
は、また、ＣＤＭＡ受信機に用いられるマッチドフィル
タ機構の複雑さを低減する方法及び装置を提供すること
を他の目的とする。本発明は、性能の劣化の少ないＣＤ
ＭＡ受信機に用いられるマッチドフィルタ機構のゲート
カウントを低減する方法及び装置を提供することを他の
目的とする。本発明は、さらに、受信信号の質に応じて
ＣＤＭＡ回路部分をターンオフする方法と装置を提供す
ることを他の目的とする。
れたものであり、性能劣化の少ないＣＤＭＡ受信機に用
いられるマッチドフィルタ機構の電流消費量を低減する
方法及び装置を提供することをその目的とする。本発明
は、また、ＣＤＭＡ受信機に用いられるマッチドフィル
タ機構の複雑さを低減する方法及び装置を提供すること
を他の目的とする。本発明は、性能の劣化の少ないＣＤ
ＭＡ受信機に用いられるマッチドフィルタ機構のゲート
カウントを低減する方法及び装置を提供することを他の
目的とする。本発明は、さらに、受信信号の質に応じて
ＣＤＭＡ回路部分をターンオフする方法と装置を提供す
ることを他の目的とする。
【００１５】本発明は、各々の相関器内の遅延素子数が
異なり、各相関器が異なるクロックレートで駆動される
ＣＤＭＡ受信機を提供することを他の目的とする。ま
た、本発明は、信号対雑音比をマッチドフィルタ出力か
ら計算して、マッチドフィルタの一部をターンオフする
かどうかを決定するのに使用するＣＤＭＡ受信機を提供
することを他の目的とする。本発明は、さらに、複数ビ
ット信号を分解し、２個の異なる相関器に入力し、各々
のマッチドフィルタの遅延素子数が互いに異なり、各々
の相関器が異なるクロックレートで駆動されるＣＤＭＡ
受信機を提供することを他の目的とする。
異なり、各相関器が異なるクロックレートで駆動される
ＣＤＭＡ受信機を提供することを他の目的とする。ま
た、本発明は、信号対雑音比をマッチドフィルタ出力か
ら計算して、マッチドフィルタの一部をターンオフする
かどうかを決定するのに使用するＣＤＭＡ受信機を提供
することを他の目的とする。本発明は、さらに、複数ビ
ット信号を分解し、２個の異なる相関器に入力し、各々
のマッチドフィルタの遅延素子数が互いに異なり、各々
の相関器が異なるクロックレートで駆動されるＣＤＭＡ
受信機を提供することを他の目的とする。
【００１６】
【課題を解決するための手段】本発明は、受信信号を同
相（Ｉ）成分及び直交位相（Ｑ）成分に分解するための
無線周波数（ＲＦ）フロントエンドと、Ｉ成分とＱ成分
をＩディジタル成分とＱディジタル成分に変換するＡ／
Ｄ変換器と、受信機を制御するための制御プロセッサ
と、システムクロックと電源とを有するＣＤＭＡ受信機
に用いられるフィルタにおいて、各フィルタがディジタ
ルＩ信号とディジタルＱ信号を有意ビット（ＭＳＢ）信
号成分と非有意ビット（ＬＳＢ）信号成分とに分離する
分離機構と、複数ＭＳＢ遅延素子と各遅延素子に関連す
る乗算器とＭＳＢ信号成分を処理するＭＳＢ加算器を有
するＭＳＢ処理部と、前記ＭＳＢ処理部より少ない複数
のＬＳＢ遅延素子と各遅延素子に関連する乗算器とＬＳ
Ｂ信号成分を処理するＬＳＢ加算器を有するＬＳＢ処理
部と、上述の処理をされたＭＳＢ及びＬＳＢ信号成分を
加算してフィルタ出力を生成する第３加算器とを含むマ
ッチドフィルタ機構と、前記ＬＳＢ処理部に１／２クロ
ック信号を供給する１／２クロック発生器とを有するフ
ィルタを提供する。
相（Ｉ）成分及び直交位相（Ｑ）成分に分解するための
無線周波数（ＲＦ）フロントエンドと、Ｉ成分とＱ成分
をＩディジタル成分とＱディジタル成分に変換するＡ／
Ｄ変換器と、受信機を制御するための制御プロセッサ
と、システムクロックと電源とを有するＣＤＭＡ受信機
に用いられるフィルタにおいて、各フィルタがディジタ
ルＩ信号とディジタルＱ信号を有意ビット（ＭＳＢ）信
号成分と非有意ビット（ＬＳＢ）信号成分とに分離する
分離機構と、複数ＭＳＢ遅延素子と各遅延素子に関連す
る乗算器とＭＳＢ信号成分を処理するＭＳＢ加算器を有
するＭＳＢ処理部と、前記ＭＳＢ処理部より少ない複数
のＬＳＢ遅延素子と各遅延素子に関連する乗算器とＬＳ
Ｂ信号成分を処理するＬＳＢ加算器を有するＬＳＢ処理
部と、上述の処理をされたＭＳＢ及びＬＳＢ信号成分を
加算してフィルタ出力を生成する第３加算器とを含むマ
ッチドフィルタ機構と、前記ＬＳＢ処理部に１／２クロ
ック信号を供給する１／２クロック発生器とを有するフ
ィルタを提供する。
【００１７】さらに、本発明は、ＣＤＭＡ受信機におけ
るディジタル信号をフィルタ処理する方法を提供する。
この方法は、ディジタル信号をＭＳＢ及びＬＳＢ成分に
分割すること、すなわちＭＳＢ成分を第１の予め定めら
れた遅延数で処理し乗算演算することと、ＬＳＢ成分を
第２の予め定められた遅延数で処理し乗算演算すること
とを含む。ここでは、第２の予め定められた数は第１の
予め定められた数よりも少ない。
るディジタル信号をフィルタ処理する方法を提供する。
この方法は、ディジタル信号をＭＳＢ及びＬＳＢ成分に
分割すること、すなわちＭＳＢ成分を第１の予め定めら
れた遅延数で処理し乗算演算することと、ＬＳＢ成分を
第２の予め定められた遅延数で処理し乗算演算すること
とを含む。ここでは、第２の予め定められた数は第１の
予め定められた数よりも少ない。
【００１８】本発明の第１の技術手段は、受信信号を同
相成分と直交位相成分に分解する無線周波数フロントエ
ンドと、同期成分と直交位相成分を同相ディジタル成分
と直交位相ディジタル成分に変換するアナログ−ディジ
タル変換器と、受信機を制御する制御プロセッサと、シ
ステムクロックと、電源とを有する符号分割多元接続受
信機におけるフィルタであって、ディジタル同相信号と
ディジタル直交位相信号を有意ビット信号成分と非有意
ビット信号成分とに分離する分離機構と、複数の有意ビ
ット用遅延素子、各々の該遅延素子に関連する乗算器、
及び前記有意ビット信号成分を処理するための有意ビッ
ト用加算器を有する有意ビット処理部と、該有意ビット
処理部より少ない複数の非有意ビット用遅延素子、各々
の該遅延素子に関連する乗算器、及び前記非有意ビット
信号成分を処理するための非有意ビット用加算器を有す
る非有意ビット処理部と、処理後の前記有意ビット信号
成分及び非有意ビット信号成分を加算してフィルタ出力
を生成する第３加算器と、を各フィルタが含むことによ
り構成されたマッチドフィルタ機構を有するとともに、
前記非有意ビット処理部に所定の分周比のクロック信号
を供給するためのクロック分周器を有することを特徴と
したものである。
相成分と直交位相成分に分解する無線周波数フロントエ
ンドと、同期成分と直交位相成分を同相ディジタル成分
と直交位相ディジタル成分に変換するアナログ−ディジ
タル変換器と、受信機を制御する制御プロセッサと、シ
ステムクロックと、電源とを有する符号分割多元接続受
信機におけるフィルタであって、ディジタル同相信号と
ディジタル直交位相信号を有意ビット信号成分と非有意
ビット信号成分とに分離する分離機構と、複数の有意ビ
ット用遅延素子、各々の該遅延素子に関連する乗算器、
及び前記有意ビット信号成分を処理するための有意ビッ
ト用加算器を有する有意ビット処理部と、該有意ビット
処理部より少ない複数の非有意ビット用遅延素子、各々
の該遅延素子に関連する乗算器、及び前記非有意ビット
信号成分を処理するための非有意ビット用加算器を有す
る非有意ビット処理部と、処理後の前記有意ビット信号
成分及び非有意ビット信号成分を加算してフィルタ出力
を生成する第３加算器と、を各フィルタが含むことによ
り構成されたマッチドフィルタ機構を有するとともに、
前記非有意ビット処理部に所定の分周比のクロック信号
を供給するためのクロック分周器を有することを特徴と
したものである。
【００１９】本発明の第２の技術手段は、第１の技術手
段において、前記有意ビット処理部と非有意ビット処理
部は、各々、第１相関器部と第２相関器部を含み、さら
に前記クロック分周器と前記非有意ビット処理部の第２
相関器部との間に配置されたスイッチと、クロック源と
前記有意ビット処理部の第２相関器部との間に配置され
た他のスイッチとを含み、前記制御プロセッサは、前記
受信信号に基づき信号対妨害比を解析し、該信号対妨害
比が高い場合に制御信号を発生して前記他のスイッチを
開路し、各前記第２相関器における処理を停止すること
を特徴としたものである。
段において、前記有意ビット処理部と非有意ビット処理
部は、各々、第１相関器部と第２相関器部を含み、さら
に前記クロック分周器と前記非有意ビット処理部の第２
相関器部との間に配置されたスイッチと、クロック源と
前記有意ビット処理部の第２相関器部との間に配置され
た他のスイッチとを含み、前記制御プロセッサは、前記
受信信号に基づき信号対妨害比を解析し、該信号対妨害
比が高い場合に制御信号を発生して前記他のスイッチを
開路し、各前記第２相関器における処理を停止すること
を特徴としたものである。
【００２０】本発明の第３の技術手段は、第１の技術手
段において、前記有意ビット処理部と非有意ビット処理
部は、各々、第１相関器部と第２相関器部を含み、さら
に前記電源と該前記第２相関器部との間に配置された第
１スイッチを含み、前記制御プロセッサは、前記受信信
号に基づき信号対妨害比を解析し、該信号対妨害比が高
い場合に制御信号を発生して前記第１スイッチを開路
し、各前記第２相関器における処理を停止することを特
徴としたものである。
段において、前記有意ビット処理部と非有意ビット処理
部は、各々、第１相関器部と第２相関器部を含み、さら
に前記電源と該前記第２相関器部との間に配置された第
１スイッチを含み、前記制御プロセッサは、前記受信信
号に基づき信号対妨害比を解析し、該信号対妨害比が高
い場合に制御信号を発生して前記第１スイッチを開路
し、各前記第２相関器における処理を停止することを特
徴としたものである。
【００２１】本発明の第４の技術手段は、第３の技術手
段において、前記電源と前記非有意ビットの第１相関器
部との間に配置された第２スイッチを含み、前記制御プ
ロセッサは、前記受信信号の前記信号対妨害比が高い場
合に制御信号を発生して前記第２スイッチを開路するこ
とを特徴としたものである。
段において、前記電源と前記非有意ビットの第１相関器
部との間に配置された第２スイッチを含み、前記制御プ
ロセッサは、前記受信信号の前記信号対妨害比が高い場
合に制御信号を発生して前記第２スイッチを開路するこ
とを特徴としたものである。
【００２２】本発明の第５の技術手段は、符号分割多元
接続受信機におけるディジタル信号のフィルタ処理方法
において、ディジタル信号を有意ビット成分と非有意ビ
ット成分に分解し、前記有意ビット成分を、第１の予め
定められた数の遅延と乗算により処理し、前記非有意ビ
ット成分を、前記第１の予め定められた遅延数より少な
い第２の予め定められた数の遅延と乗算により処理する
ことを特徴としたものである。
接続受信機におけるディジタル信号のフィルタ処理方法
において、ディジタル信号を有意ビット成分と非有意ビ
ット成分に分解し、前記有意ビット成分を、第１の予め
定められた数の遅延と乗算により処理し、前記非有意ビ
ット成分を、前記第１の予め定められた遅延数より少な
い第２の予め定められた数の遅延と乗算により処理する
ことを特徴としたものである。
【００２３】本発明の第６の技術手段は、第５の技術手
段において、予め定められた信号対妨害比の状態が生じ
た時に信号成分の処理を停止することを含むことを特徴
としたものである。
段において、予め定められた信号対妨害比の状態が生じ
た時に信号成分の処理を停止することを含むことを特徴
としたものである。
【００２４】本発明の第７の技術手段は、第６の技術手
段において、前記停止は、前記非有意ビット成分へのク
ロック信号を停止することを含むことを特徴としたもの
である。
段において、前記停止は、前記非有意ビット成分へのク
ロック信号を停止することを含むことを特徴としたもの
である。
【００２５】本発明の第８の技術手段は、第６の技術手
段において、前記停止は、前記非有意ビット成分への電
源を遮断することを含むことを特徴としたものである。
段において、前記停止は、前記非有意ビット成分への電
源を遮断することを含むことを特徴としたものである。
【００２６】本発明の第９の技術手段は、第６の技術手
段において、前記停止は、前記有意ビット成分の一部へ
の前記クロック信号を停止することを含むことを特徴と
したものである。
段において、前記停止は、前記有意ビット成分の一部へ
の前記クロック信号を停止することを含むことを特徴と
したものである。
【００２７】
【発明の実施の形態】本発明の上述及び他の目的と利点
は、この明細書の説明を下記の図面を参照して読めばさ
らに明確に理解できるであろう。本発明は、１９９８年
１月２９日出願の米国特許出願第０９／０１５，４２４
号“ＣＤＭＡチャネル予測のためのシステム及び方法
（System and Method forCDMA Channel Estimation）”
及び１９９８年３月２５日出願の米国特許出願第０９／
０４８，２４０号“パイロットで支援された時間可変有
限インパルス応答、適応型チャネルマッチング受信シス
テム及び方法（Piｌot Aided, Time-Varying Finite Im
puluse Response, Adaptive Channel Mathcing Receivi
ng Systemand Method）”に関連する。
は、この明細書の説明を下記の図面を参照して読めばさ
らに明確に理解できるであろう。本発明は、１９９８年
１月２９日出願の米国特許出願第０９／０１５，４２４
号“ＣＤＭＡチャネル予測のためのシステム及び方法
（System and Method forCDMA Channel Estimation）”
及び１９９８年３月２５日出願の米国特許出願第０９／
０４８，２４０号“パイロットで支援された時間可変有
限インパルス応答、適応型チャネルマッチング受信シス
テム及び方法（Piｌot Aided, Time-Varying Finite Im
puluse Response, Adaptive Channel Mathcing Receivi
ng Systemand Method）”に関連する。
【００２８】本発明は、Ａ／Ｄ変換器の複数の出力ビッ
トを有意ビット（Most SignificantBits；ＭＳＢ）と非
有意ビット（Least Significant Bits；ＬＳＢ）に分離
することによりその目的を達成する。ＭＳＢを第１シフ
トレジスタに入力し、ＬＳＢを第２シフトレジスタに入
力する。ここでは、シフトレジスタを相関器とも記述す
る。第２シフトレジスタは、第１シフトレジスタより少
ない遅延素子を有している。この構成は、マッチドフィ
ルタ（整合フィルタ）におけるゲートカウントと複雑さ
を軽減する。さらに、ＬＳＢ用遅延素子はＭＳＢ用遅延
素子よりも遅いクロックレートで駆動される。これによ
り、電流消費量が減少する。加えて、マッチドフィルタ
の一部に供給されるクロック又は電源は、受信信号の信
号対妨害比（ＳＩＲ）又は受信Ｅｂ／Ｉ０が高い場合に
ターンオフ（スイッチの切断）することができる。これ
は、移動セットを基地局付近で使用し受信信号レベルが
高い場合に発生する。これにより、消費電力がさらに減
少する。例えば、３デシベルのＳＩＲしきい値を選択す
れば、３デシベル以上のＳＩＲを有する“高レベル”信
号を受信した時にシステムの選択部分がターンオフされ
る。なお、かような信号の受信は、又、そのシステムが
基地局に“近い”ことを示している。
トを有意ビット（Most SignificantBits；ＭＳＢ）と非
有意ビット（Least Significant Bits；ＬＳＢ）に分離
することによりその目的を達成する。ＭＳＢを第１シフ
トレジスタに入力し、ＬＳＢを第２シフトレジスタに入
力する。ここでは、シフトレジスタを相関器とも記述す
る。第２シフトレジスタは、第１シフトレジスタより少
ない遅延素子を有している。この構成は、マッチドフィ
ルタ（整合フィルタ）におけるゲートカウントと複雑さ
を軽減する。さらに、ＬＳＢ用遅延素子はＭＳＢ用遅延
素子よりも遅いクロックレートで駆動される。これによ
り、電流消費量が減少する。加えて、マッチドフィルタ
の一部に供給されるクロック又は電源は、受信信号の信
号対妨害比（ＳＩＲ）又は受信Ｅｂ／Ｉ０が高い場合に
ターンオフ（スイッチの切断）することができる。これ
は、移動セットを基地局付近で使用し受信信号レベルが
高い場合に発生する。これにより、消費電力がさらに減
少する。例えば、３デシベルのＳＩＲしきい値を選択す
れば、３デシベル以上のＳＩＲを有する“高レベル”信
号を受信した時にシステムの選択部分がターンオフされ
る。なお、かような信号の受信は、又、そのシステムが
基地局に“近い”ことを示している。
【００２９】したがって、各々の相関器に設置された遅
延素子数は異なり、各々の相関器は異なるクロックレー
トで駆動される。複数のビット信号は分解され、２つの
異なる相関器に入力される。各々のマッチドフィルタ内
の遅延素子数は異なり、これによっても、電流消費量が
減少する。
延素子数は異なり、各々の相関器は異なるクロックレー
トで駆動される。複数のビット信号は分解され、２つの
異なる相関器に入力される。各々のマッチドフィルタ内
の遅延素子数は異なり、これによっても、電流消費量が
減少する。
【００３０】図１は、本発明の第１の実施形態における
ＣＤＭＡ受信機に使用されるマッチドフィルタ機構を示
すブロック図で、図中、６０はマッチドフィルタ機構全
体である。なお、図１において、電源の供給線は省略し
て示してある。マッチドフィルタ６０はＣＤＭＡ受信機
に用いられ、先行技術におけるようにパス特性を導出す
る。フィルタ６０は、有意ビット用のＭＳＢ部６２と非
有意ビット用のＬＳＢ部６４を含んでいる。ＭＳＢ部６
２は、さらに遅延素子６６〜７４及びそれらに対応する
乗算器７６とＭＳＢ加算器７８を含む。遅延素子６６〜
７４と乗算器７６は、信号を予め定められた遅延数及び
乗算処理数を提供する。ＬＳＢ部６４はさらに遅延素子
８０〜８８及びそれらに対応する乗算器９０とＬＳＢ加
算器９２を含む。ここでは、クロック分周器の一例とし
て、ＭＳＢ処理部６２に供給されるクロックを１／２に
分周してＬＳＢ処理部６４に供給する１／２クロック発
生器を用いている。１／２クロック発生器９４は後述す
るようにクロック源からシステムクロックを入力して１
／２に分周して出力する。第３加算器９６は加算器７８
と９２からの出力信号を結合する。なお、先行技術によ
るシステムからの構成要素が使用されている場合、それ
らの構成要素には図４及び図５に用いた同一の符号を付
して示してある。
ＣＤＭＡ受信機に使用されるマッチドフィルタ機構を示
すブロック図で、図中、６０はマッチドフィルタ機構全
体である。なお、図１において、電源の供給線は省略し
て示してある。マッチドフィルタ６０はＣＤＭＡ受信機
に用いられ、先行技術におけるようにパス特性を導出す
る。フィルタ６０は、有意ビット用のＭＳＢ部６２と非
有意ビット用のＬＳＢ部６４を含んでいる。ＭＳＢ部６
２は、さらに遅延素子６６〜７４及びそれらに対応する
乗算器７６とＭＳＢ加算器７８を含む。遅延素子６６〜
７４と乗算器７６は、信号を予め定められた遅延数及び
乗算処理数を提供する。ＬＳＢ部６４はさらに遅延素子
８０〜８８及びそれらに対応する乗算器９０とＬＳＢ加
算器９２を含む。ここでは、クロック分周器の一例とし
て、ＭＳＢ処理部６２に供給されるクロックを１／２に
分周してＬＳＢ処理部６４に供給する１／２クロック発
生器を用いている。１／２クロック発生器９４は後述す
るようにクロック源からシステムクロックを入力して１
／２に分周して出力する。第３加算器９６は加算器７８
と９２からの出力信号を結合する。なお、先行技術によ
るシステムからの構成要素が使用されている場合、それ
らの構成要素には図４及び図５に用いた同一の符号を付
して示してある。
【００３１】図１において、ディジタル同相信号３６Ｄ
のようなディジタル信号はＭＳＢ成分３６ＤＭとＬＳＢ
成分３６ＤＬに各々分離される。マッチドフィルタの入
力ビット数は、説明上、４ビットであると仮定するが、
実際のビット数は制限されない。入力信号はＡ／Ｄ変換
器により１符号ビット、上半分（有意）２ビット（ＭＳ
Ｂ）及び下半分（非有意）１ビット（ＬＳＢ）に分離さ
れる。符号ビットを含めた各ビットは、各々のシフトレ
ジスタの入力である。ＬＳＢ遅延素子の数は、ＭＳＢ遅
延素子の数より少なく、代表的な例では、ＭＳＢ遅延素
子の半数である。この結果、ゲートカウントと遅延素子
の電流消費量は処理ビット数にほぼ比例するので、各々
減少する。ＭＳＢとＬＳＢの遅延素子出力は、各々、後
続する遅延素子への入力となり、係数Ｃ0−ＣNが乗じら
れる。ＭＳＢとＬＳＢの各々の乗算結果は、ＭＳＢ加算
器７８とＬＳＢ加算器９２で各々加算される。加算結果
はさらに第３加算器９６により加算される。第３加算器
９６の出力は、フィルタ６０のマッチドフィルタ出力で
ある。ここで、ＭＳＢ部６２が"０"から"Ｎ−１"さら
に"Ｎ"に前進するＮ＋１の遅延素子を有し、ＬＳＢ部６
４は、例えば“０”から“Ｎ−２”さらに“Ｎ”まで前
進するより少数の遅延素子を有していることに留意すべ
きである。
のようなディジタル信号はＭＳＢ成分３６ＤＭとＬＳＢ
成分３６ＤＬに各々分離される。マッチドフィルタの入
力ビット数は、説明上、４ビットであると仮定するが、
実際のビット数は制限されない。入力信号はＡ／Ｄ変換
器により１符号ビット、上半分（有意）２ビット（ＭＳ
Ｂ）及び下半分（非有意）１ビット（ＬＳＢ）に分離さ
れる。符号ビットを含めた各ビットは、各々のシフトレ
ジスタの入力である。ＬＳＢ遅延素子の数は、ＭＳＢ遅
延素子の数より少なく、代表的な例では、ＭＳＢ遅延素
子の半数である。この結果、ゲートカウントと遅延素子
の電流消費量は処理ビット数にほぼ比例するので、各々
減少する。ＭＳＢとＬＳＢの遅延素子出力は、各々、後
続する遅延素子への入力となり、係数Ｃ0−ＣNが乗じら
れる。ＭＳＢとＬＳＢの各々の乗算結果は、ＭＳＢ加算
器７８とＬＳＢ加算器９２で各々加算される。加算結果
はさらに第３加算器９６により加算される。第３加算器
９６の出力は、フィルタ６０のマッチドフィルタ出力で
ある。ここで、ＭＳＢ部６２が"０"から"Ｎ−１"さら
に"Ｎ"に前進するＮ＋１の遅延素子を有し、ＬＳＢ部６
４は、例えば“０”から“Ｎ−２”さらに“Ｎ”まで前
進するより少数の遅延素子を有していることに留意すべ
きである。
【００３２】ＬＳＢ用ベースバンドブロック、即ちＬＳ
Ｂ部６４は、システムクロックからの１／２クロック信
号を発生する１／２クロック発生器９４によって駆動さ
れる。クロックが遅くなれば電力消費量が減少する。
Ｂ部６４は、システムクロックからの１／２クロック信
号を発生する１／２クロック発生器９４によって駆動さ
れる。クロックが遅くなれば電力消費量が減少する。
【００３３】乗算係数Ｃ0−ＣNは代表例であって制限す
るものでなく、任意の他の予め定められた係数をＭＳＢ
に設定できる。ＬＳＢの複雑さを軽減することにより生
じる性能の低下は、その出力が遅延量を決定するために
だけに使用するので、制御プロセッサ２６の決定には影
響を及ぼさない。ＬＳＢ出力は、マッチドフィルタ６０
の加算出力に殆ど影響しない。
るものでなく、任意の他の予め定められた係数をＭＳＢ
に設定できる。ＬＳＢの複雑さを軽減することにより生
じる性能の低下は、その出力が遅延量を決定するために
だけに使用するので、制御プロセッサ２６の決定には影
響を及ぼさない。ＬＳＢ出力は、マッチドフィルタ６０
の加算出力に殆ど影響しない。
【００３４】図２は、本発明の第２の実施形態における
ＣＤＭＡ受信機に使用されるマッチドフィルタ機構を示
すブロック図で、図中、１００はマッチドフィルタ機構
全体である。なお、図２において電源の供給線は省略し
て示してある。本実施形態において、ＭＳＢ部６２とＬ
ＳＢ部６４は、２つの部分に分解され、各々、第１相関
器１０２，１０４と第２相関器１０６，１０８を含んで
いる。１／２クロック発生器９４は、システムクロック
からの信号を受信し、１／２クロック信号をＬＳＢ相関
器１０４，１０８に供給する。第２相関器へのクロック
は、予め設定した条件状態が存在する場合に制御プロセ
ッサ２６からのスイッチ１１０，１１２を開路する制御
信号でターンオフすることができる。制御プロセッサ２
６において、信号対妨害比（ＳＩＲ）を受信信号から算
出する。制御プロセッサ２６は、ＡＳＩＣ（特定用途向
けＩＣ），ＤＳＰ（ディジタル信号プロセッサ），マイ
クロプロセッサ等により実体化される。ＳＩＲは次式で
計算できる。
ＣＤＭＡ受信機に使用されるマッチドフィルタ機構を示
すブロック図で、図中、１００はマッチドフィルタ機構
全体である。なお、図２において電源の供給線は省略し
て示してある。本実施形態において、ＭＳＢ部６２とＬ
ＳＢ部６４は、２つの部分に分解され、各々、第１相関
器１０２，１０４と第２相関器１０６，１０８を含んで
いる。１／２クロック発生器９４は、システムクロック
からの信号を受信し、１／２クロック信号をＬＳＢ相関
器１０４，１０８に供給する。第２相関器へのクロック
は、予め設定した条件状態が存在する場合に制御プロセ
ッサ２６からのスイッチ１１０，１１２を開路する制御
信号でターンオフすることができる。制御プロセッサ２
６において、信号対妨害比（ＳＩＲ）を受信信号から算
出する。制御プロセッサ２６は、ＡＳＩＣ（特定用途向
けＩＣ），ＤＳＰ（ディジタル信号プロセッサ），マイ
クロプロセッサ等により実体化される。ＳＩＲは次式で
計算できる。
【００３５】
【数１】
【００３６】式中、Ｓは受信信号の強度、Ｉは平均化さ
れた妨害信号の強度、Ｎは平均化されるマッチドフィル
タ出力の数、Ｒｉは複合マッチドフィルタ出力、Ｒａｖ
はＲｉの平均である。
れた妨害信号の強度、Ｎは平均化されるマッチドフィル
タ出力の数、Ｒｉは複合マッチドフィルタ出力、Ｒａｖ
はＲｉの平均である。
【００３７】ＳＩＲが高ければ、マッチドフィルタの相
関ピークは安定している。この場合、マッチドフィルタ
の低い相関ピークは、ＲＡＫＥフィンガへの経路割り当
てには影響せず、従って、乗算器出力の全てを加算する
必要はない。かような場合、制御プロセッサ２６は第２
相関器１０６，１０８へのクロックをターンオフする。
トランジスタの開閉が生じなければ、ベースバンドプロ
セッサを実装するためにＡＳＩＣに一般的に用いられて
いるような代表的なＣＭＯＳ回路は殆ど電流を消費しな
いので、第２相関器１０６，１０８における電流消費量
は事実上ゼロになる。第１と第２の相関器におけるタッ
プ数の比は、マッチドフィルタ出力の相関ピークの劣化
と電流消費量のトレードオフである。代表的なタップ数
の比は、１：１である。相関器の細分部の数はかような
設計上のトレードオフによって決定される。
関ピークは安定している。この場合、マッチドフィルタ
の低い相関ピークは、ＲＡＫＥフィンガへの経路割り当
てには影響せず、従って、乗算器出力の全てを加算する
必要はない。かような場合、制御プロセッサ２６は第２
相関器１０６，１０８へのクロックをターンオフする。
トランジスタの開閉が生じなければ、ベースバンドプロ
セッサを実装するためにＡＳＩＣに一般的に用いられて
いるような代表的なＣＭＯＳ回路は殆ど電流を消費しな
いので、第２相関器１０６，１０８における電流消費量
は事実上ゼロになる。第１と第２の相関器におけるタッ
プ数の比は、マッチドフィルタ出力の相関ピークの劣化
と電流消費量のトレードオフである。代表的なタップ数
の比は、１：１である。相関器の細分部の数はかような
設計上のトレードオフによって決定される。
【００３８】図３は、本発明の第３の実施形態における
ＣＤＭＡ受信機に使用されるマッチドフィルタ機構を示
すブロック図で、図中、１２０はマッチドフィルタ機構
全体である。なお図３において、クロック信号の供給線
は省略して示してある。図３において、第２相関器の細
分部１０６，１０８への電源は、各々スイッチ１２２，
１２４を開路する制御プロセッサ２６からの制御信号に
よってターンオフできる。制御プロセッサ２６は、信号
対妨害比に基づき第２相関器の細分部（処理部）への電
源をターンオフする。制御プロセッサ２６は、信号対雑
音比が十分高い場合に、スイッチ１２６に制御信号を送
り、ＬＳＢ相関器の細分部１０４への電源をターンオフ
する。
ＣＤＭＡ受信機に使用されるマッチドフィルタ機構を示
すブロック図で、図中、１２０はマッチドフィルタ機構
全体である。なお図３において、クロック信号の供給線
は省略して示してある。図３において、第２相関器の細
分部１０６，１０８への電源は、各々スイッチ１２２，
１２４を開路する制御プロセッサ２６からの制御信号に
よってターンオフできる。制御プロセッサ２６は、信号
対妨害比に基づき第２相関器の細分部（処理部）への電
源をターンオフする。制御プロセッサ２６は、信号対雑
音比が十分高い場合に、スイッチ１２６に制御信号を送
り、ＬＳＢ相関器の細分部１０４への電源をターンオフ
する。
【００３９】以上、先行技術のＣＤＭＡシステムよりも
回路が複雑でなく電力消費量が少ないマッチドフィルタ
機構とその動作方法を開示してきた。本発明の好適な実
施形態と幾つかのバリエーションにつき記述してきた
が、開示実施例にさらなる修正及び変更を加えることが
できる。
回路が複雑でなく電力消費量が少ないマッチドフィルタ
機構とその動作方法を開示してきた。本発明の好適な実
施形態と幾つかのバリエーションにつき記述してきた
が、開示実施例にさらなる修正及び変更を加えることが
できる。
【００４０】
【発明の効果】本発明によれば、性能劣化の少ないＣＤ
ＭＡ受信機に用いられるマッチドフィルタ機構の電流消
費量を低減可能となる。また、本発明によれば、ＣＤＭ
Ａ受信機に用いられるマッチドフィルタ機構の複雑さを
低減可能となる。さらに、性能の劣化の少ないＣＤＭＡ
受信機に用いられるマッチドフィルタ機構のゲートカウ
ントを低減可能となる。
ＭＡ受信機に用いられるマッチドフィルタ機構の電流消
費量を低減可能となる。また、本発明によれば、ＣＤＭ
Ａ受信機に用いられるマッチドフィルタ機構の複雑さを
低減可能となる。さらに、性能の劣化の少ないＣＤＭＡ
受信機に用いられるマッチドフィルタ機構のゲートカウ
ントを低減可能となる。
【００４１】本発明によれば、受信信号の質に応じてＣ
ＤＭＡ回路部分をターンオフすることが可能となり、ま
た、各々の相関器内の遅延素子数が異なり、各相関器が
異なるクロックレートで駆動可能、信号対雑音比をマッ
チドフィルタ出力から計算して、マッチドフィルタの一
部をターンオフするかどうかを決定するのに使用するこ
とが可能、さらには、複数ビット信号を分解し、各々の
マッチドフィルタの遅延素子数が互いに異なる２個の異
なる相関器に入力し、各々の相関器が異なるクロックレ
ートで駆動可能となる。
ＤＭＡ回路部分をターンオフすることが可能となり、ま
た、各々の相関器内の遅延素子数が異なり、各相関器が
異なるクロックレートで駆動可能、信号対雑音比をマッ
チドフィルタ出力から計算して、マッチドフィルタの一
部をターンオフするかどうかを決定するのに使用するこ
とが可能、さらには、複数ビット信号を分解し、各々の
マッチドフィルタの遅延素子数が互いに異なる２個の異
なる相関器に入力し、各々の相関器が異なるクロックレ
ートで駆動可能となる。
【図１】本発明の第１の実施形態におけるＣＤＭＡ受信
機に使用されるマッチドフィルタ部分を示すブロック図
である。
機に使用されるマッチドフィルタ部分を示すブロック図
である。
【図２】本発明の第２の実施形態におけるＣＤＭＡ受信
機に使用されるマッチドフィルタ部分を示すブロック図
である。
機に使用されるマッチドフィルタ部分を示すブロック図
である。
【図３】本発明の第３の実施形態におけるＣＤＭＡ受信
機に使用されるマッチドフィルタ部分を示すブロック図
である。
機に使用されるマッチドフィルタ部分を示すブロック図
である。
【図４】従来技術によるＣＤＭＡ受信機を説明するため
のブロック図である。
のブロック図である。
【図５】従来技術によるＣＤＭＡ受信機に使用されるマ
ッチドフィルタ部分を示すブロック図である。
ッチドフィルタ部分を示すブロック図である。
１０…ＣＤＭＡ受信機、１２…ＲＦフロントエンド、１
４…Ａ／Ｄ変換器、１６…ベースバンド信号プロセッ
サ、１８，２０…マッチドフィルタ、２２，２４…フィ
ルタ出力信号、２６…制御プロセッサ、２８…信号、３
０…ＲＡＫＥ受信機、３２…入力、３４…デ−タストリ
−ム、３６…Ｉ信号、３６Ｄ…ディジタルＩ信号、３６
ＤＭ…ＭＳＢ成分、３６ＤＬ…ＬＳＢ成分、３８…Ｑ信
号、３８Ｄ…ディジタルＱ信号、４０…乗算器部、４２
…加算器、４４…シフトレジスタ、４６〜５４…遅延素
子、６０，１００，１２０…マッチドフィルタ、６２…
ＭＳＢ部、６４…ＬＳＢ部、６６〜７４…ＭＳＢ遅延素
子、７６…乗算器、７８…ＭＳＢ加算器、８０〜８８…
ＬＳＢ遅延素子、９０…乗算器、９２…ＬＳＢ加算器、
９４…１／２クロック発生器、９６…第３加算器、１０
２…ＭＳＢ用第１相関器、１０４…ＬＳＢ用第１相関
器、１０６…ＭＳＢ用第２相関器、１０８…ＬＳＢ用第
２相関器、１１０，１１２，１２２，１２４，１２６…
スイッチ。
４…Ａ／Ｄ変換器、１６…ベースバンド信号プロセッ
サ、１８，２０…マッチドフィルタ、２２，２４…フィ
ルタ出力信号、２６…制御プロセッサ、２８…信号、３
０…ＲＡＫＥ受信機、３２…入力、３４…デ−タストリ
−ム、３６…Ｉ信号、３６Ｄ…ディジタルＩ信号、３６
ＤＭ…ＭＳＢ成分、３６ＤＬ…ＬＳＢ成分、３８…Ｑ信
号、３８Ｄ…ディジタルＱ信号、４０…乗算器部、４２
…加算器、４４…シフトレジスタ、４６〜５４…遅延素
子、６０，１００，１２０…マッチドフィルタ、６２…
ＭＳＢ部、６４…ＬＳＢ部、６６〜７４…ＭＳＢ遅延素
子、７６…乗算器、７８…ＭＳＢ加算器、８０〜８８…
ＬＳＢ遅延素子、９０…乗算器、９２…ＬＳＢ加算器、
９４…１／２クロック発生器、９６…第３加算器、１０
２…ＭＳＢ用第１相関器、１０４…ＬＳＢ用第１相関
器、１０６…ＭＳＢ用第２相関器、１０８…ＬＳＢ用第
２相関器、１１０，１１２，１２２，１２４，１２６…
スイッチ。
Claims (9)
- 【請求項１】 受信信号を同相成分と直交位相成分に分
解する無線周波数フロントエンドと、同相成分と直交位
相成分を同相ディジタル成分と直交位相ディジタル成分
に変換するアナログ−ディジタル変換器と、受信機を制
御する制御プロセッサと、システムクロックと、電源と
を有する符号分割多元接続受信機におけるフィルタであ
って、 ディジタル同相信号とディジタル直交位相信号を有意ビ
ット信号成分と非有意ビット信号成分とに分離する分離
機構と、 複数の有意ビット用遅延素子、各々の該遅延素子に関連
する乗算器、及び前記有意ビット信号成分を処理するた
めの有意ビット用加算器を有する有意ビット処理部と、 該有意ビット処理部より少ない複数の非有意ビット用遅
延素子、各々の該遅延素子に関連する乗算器、及び前記
非有意ビット信号成分を処理するための非有意ビット用
加算器を有する非有意ビット処理部と、 処理後の前記有意ビット信号成分及び非有意ビット信号
成分を加算してフィルタ出力を生成する第３加算器と、 を各フィルタが含むことにより構成されたマッチドフィ
ルタ機構を有するとともに、前記非有意ビット処理部に
所定の分周比のクロック信号を供給するためのクロック
分周器を有することを特徴とする符号分割多元接続受信
機におけるフィルタ。 - 【請求項２】 前記有意ビット処理部と非有意ビット処
理部は、各々、第１相関器部と第２相関器部を含み、さ
らに前記クロック分周器と前記非有意ビット処理部の第
２相関器部との間に配置されたスイッチと、クロック源
と前記有意ビット処理部の第２相関器部との間に配置さ
れた他のスイッチとを含み、前記制御プロセッサは、前
記受信信号に基づき信号対妨害比を解析し、該信号対妨
害比が高い場合に制御信号を発生して前記他のスイッチ
を開路し、各前記第２相関器における処理を停止するこ
とを特徴とする請求項１に記載の符号分割多元接続受信
機におけるフィルタ。 - 【請求項３】 前記有意ビット処理部と非有意ビット処
理部は、各々、第１相関器部と第２相関器部を含み、さ
らに前記電源と各前記第２相関器部との間に配置された
第１スイッチを含み、前記制御プロセッサは、前記受信
信号に基づき信号対妨害比を解析し、該信号対妨害比が
高い場合に制御信号を発生して前記第１スイッチを開路
し、各前記第２相関器における処理を停止することを特
徴とする請求項１に記載の符号分割多元接続受信機にお
けるフィルタ。 - 【請求項４】 前記電源と前記非有意ビットの第１相関
器部との間に配置された第２スイッチを含み、前記制御
プロセッサは、前記受信信号の前記信号対妨害比が高い
場合に制御信号を発生して前記第２スイッチを開路する
ことを特徴とする請求項３に記載の符号分割多元接続受
信機におけるフィルタ。 - 【請求項５】 符号分割多元接続受信機におけるディジ
タル信号のフィルタ処理方法において、 ディジタル信号を有意ビット成分と非有意ビット成分に
分解し、 前記有意ビット成分を、第１の予め定められた数の遅延
と乗算により処理し、 前記非有意ビット成分を、前記第１の予め定められた遅
延数より少ない第２の予め定められた数の遅延と乗算に
より処理することを特徴とする符号分割多元接続受信機
におけるディジタル信号のフィルタ処理方法。 - 【請求項６】 予め定められた信号対妨害比の状態が生
じた時に信号成分の処理を停止することを含むことを特
徴とする請求項５に記載の符号分割多元接続受信機にお
けるディジタル信号のフィルタ処理方法。 - 【請求項７】 前記停止は、前記非有意ビット成分への
クロック信号を停止することを含むことを特徴とする請
求項６に記載の符号分割多元接続受信機におけるディジ
タル信号のフィルタ処理方法。 - 【請求項８】 前記停止は、前記非有意ビット成分への
電源を遮断することを含むことを特徴とする請求項６に
記載の符号分割多元接続受信機におけるディジタル信号
のフィルタ処理方法。 - 【請求項９】 前記停止は、前記有意ビット成分の一部
への前記クロック信号を停止することを含むことを特徴
とする請求項６に記載の符号分割多元接続受信機におけ
るディジタル信号のフィルタ処理方法。
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