JP2000216372A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2000216372A JP2000216372A JP11015852A JP1585299A JP2000216372A JP 2000216372 A JP2000216372 A JP 2000216372A JP 11015852 A JP11015852 A JP 11015852A JP 1585299 A JP1585299 A JP 1585299A JP 2000216372 A JP2000216372 A JP 2000216372A
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Abstract
(57)【要約】
【課題】 チャネル層上に高抵抗層が配置された構成を
有するＦＥＴにおけるソースおよびドレイン抵抗が高く
なり、高周波特性が低下することの課題の改善を図る。 【解決手段】 基体３１上に、少なくともチャネル層３
４と、高抵抗層３６とを有する半導体層が形成され、高
抵抗層３６にゲート部が形成され、このゲート部を挟ん
でその両側にソースおよびドレイン各電極６１Ｓおよび
６１Ｄがコンタクトされて成る半導体装置において、基
体上３１のソースおよびドレイン各電極６１Ｓおよび６
１Ｄののコンタクト部の下方に対応する部分に限定的に
絶縁層５０が形成される。そして、半導体層のチャネル
層３４が、絶縁層５０の上方に延在して形成されるよう
にし、半導体層の高抵抗層は、絶縁層５０の上方におい
て欠除され、ソースおよびドレイン電極６１Ｓおよび６
１Ｄが、絶縁層５０の上方に延在して形成されたチャネ
ル層３４にコンタクトされた構成とする。
有するＦＥＴにおけるソースおよびドレイン抵抗が高く
なり、高周波特性が低下することの課題の改善を図る。 【解決手段】 基体３１上に、少なくともチャネル層３
４と、高抵抗層３６とを有する半導体層が形成され、高
抵抗層３６にゲート部が形成され、このゲート部を挟ん
でその両側にソースおよびドレイン各電極６１Ｓおよび
６１Ｄがコンタクトされて成る半導体装置において、基
体上３１のソースおよびドレイン各電極６１Ｓおよび６
１Ｄののコンタクト部の下方に対応する部分に限定的に
絶縁層５０が形成される。そして、半導体層のチャネル
層３４が、絶縁層５０の上方に延在して形成されるよう
にし、半導体層の高抵抗層は、絶縁層５０の上方におい
て欠除され、ソースおよびドレイン電極６１Ｓおよび６
１Ｄが、絶縁層５０の上方に延在して形成されたチャネ
ル層３４にコンタクトされた構成とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特に電界効果トラ
ンジスタ（ＦＥＴ）が形成されて成る単体半導体装置、
あるいは集積回路装置等の半導体装置とその製造方法に
係わる。
ンジスタ（ＦＥＴ）が形成されて成る単体半導体装置、
あるいは集積回路装置等の半導体装置とその製造方法に
係わる。
【０００２】
【従来の技術】通常、一般のチャネル層上に高抵抗層が
形成され、この高抵抗層にゲート部が形成され、これを
挟んでその両側にソースおよびドレイン電極がコンタク
トされた構成を有する半導体装置例えば変調ドープド電
界効果トランジスタ（以下ＭＯＤＦＥＴという）、いわ
ゆるＨＥＭＴ（High Elecotron Mobility Transistor)
は、そのソースおよびドレインのコンタクト抵抗が大き
くなる。この従来のＭＯＤＦＥＴを、図６以下を参照し
てその製造方法と共に説明する。
形成され、この高抵抗層にゲート部が形成され、これを
挟んでその両側にソースおよびドレイン電極がコンタク
トされた構成を有する半導体装置例えば変調ドープド電
界効果トランジスタ（以下ＭＯＤＦＥＴという）、いわ
ゆるＨＥＭＴ（High Elecotron Mobility Transistor)
は、そのソースおよびドレインのコンタクト抵抗が大き
くなる。この従来のＭＯＤＦＥＴを、図６以下を参照し
てその製造方法と共に説明する。
【０００３】先ず、図６Ａに示すように、半絶縁性Ｇａ
Ａｓより成る基体１上に、順次、アンドープのＡｌＧａ
Ａｓより成る基体側高抵抗層２、ｎ型のＡｌＧａＡｓよ
り成る基体側キャリア供給層３、アンドープＩｎＧａＡ
ｓより成るチャネル層４、ｎ型ＡｌＧａＡｓよりなるキ
ャリア供給層５、アンドープＡｌＧａＡｓより成る高抵
抗層６、ｎ型の高不純物濃度のコンタクト層７を順次エ
ピタキシャル成長する。
Ａｓより成る基体１上に、順次、アンドープのＡｌＧａ
Ａｓより成る基体側高抵抗層２、ｎ型のＡｌＧａＡｓよ
り成る基体側キャリア供給層３、アンドープＩｎＧａＡ
ｓより成るチャネル層４、ｎ型ＡｌＧａＡｓよりなるキ
ャリア供給層５、アンドープＡｌＧａＡｓより成る高抵
抗層６、ｎ型の高不純物濃度のコンタクト層７を順次エ
ピタキシャル成長する。
【０００４】図６Ｂに示すように、コンタクト層７上
に、Ｓｉ3 Ｎ4 によるエッチングのマスク層と成る絶縁
層８をＣＶＤ(Chemical Vapor Deposition) 法によって
被着形成し、この絶縁層８の、最終的にゲート部を構成
する部分に開口８Ｗを穿設し、この開口８Ｗを通じて、
コンタクト層７をエッチングしてゲート形成部のコンタ
クト層７を排除して開口７Ｗを形成する。
に、Ｓｉ3 Ｎ4 によるエッチングのマスク層と成る絶縁
層８をＣＶＤ(Chemical Vapor Deposition) 法によって
被着形成し、この絶縁層８の、最終的にゲート部を構成
する部分に開口８Ｗを穿設し、この開口８Ｗを通じて、
コンタクト層７をエッチングしてゲート形成部のコンタ
クト層７を排除して開口７Ｗを形成する。
【０００５】図６Ｃに示すように、全面的に同様にＳｉ
3 Ｎ4 による拡散マスクと成る絶縁層９を被着形成し、
フォトリソグラフィによってパターン化されたフォトレ
ジスト層をマスクとして用いたパターンエッチングによ
って、ゲート部を形成する開口９Ｗを穿設する。
3 Ｎ4 による拡散マスクと成る絶縁層９を被着形成し、
フォトリソグラフィによってパターン化されたフォトレ
ジスト層をマスクとして用いたパターンエッチングによ
って、ゲート部を形成する開口９Ｗを穿設する。
【０００６】図７Ａに示すように、絶縁層９を拡散マス
クとして、その開口９Ｗを通じてｐ型不純物のＺｎを拡
散してゲート領域１０を形成する。
クとして、その開口９Ｗを通じてｐ型不純物のＺｎを拡
散してゲート領域１０を形成する。
【０００７】図７Ｂに示すように、ゲート領域１０にオ
ーミックにコンタクトするゲート電極金属層１１を形成
する。
ーミックにコンタクトするゲート電極金属層１１を形成
する。
【０００８】図７Ｃに示すように、金属層１１に対しフ
ォトリソグラフィによってパターン化したフォトレジス
ト層をマスクとして用いたパターンエッチングによって
所要パターンのゲート電極１１Ｇを形成する。
ォトリソグラフィによってパターン化したフォトレジス
ト層をマスクとして用いたパターンエッチングによって
所要パターンのゲート電極１１Ｇを形成する。
【０００９】次に、ソースおよびドレイン電極の形成部
のコンタクト層７を外部に露呈する。このために、先ず
図７Ｃの状態で図示しないが、全面的にエッチングマス
クとなる絶縁層１２を被着形成し、この絶縁層１２に対
してフォトリソグラフィによってパターン化されたフォ
トレジスト層をマスクとして用いたパターンエッチング
を行って、図８Ａに示すように、ソースおよびドレイン
電極の形成部の絶縁層１２を除去し、更にその下の絶縁
層９および８を除去してソースおよびドレイン電極の形
成部のコンタクト層７を外部に露呈する。
のコンタクト層７を外部に露呈する。このために、先ず
図７Ｃの状態で図示しないが、全面的にエッチングマス
クとなる絶縁層１２を被着形成し、この絶縁層１２に対
してフォトリソグラフィによってパターン化されたフォ
トレジスト層をマスクとして用いたパターンエッチング
を行って、図８Ａに示すように、ソースおよびドレイン
電極の形成部の絶縁層１２を除去し、更にその下の絶縁
層９および８を除去してソースおよびドレイン電極の形
成部のコンタクト層７を外部に露呈する。
【００１０】図８Ｂに示すように、外部に露呈したコン
タクト層７上にコンタクトして全面的に電極金属層１３
を被着する。
タクト層７上にコンタクトして全面的に電極金属層１３
を被着する。
【００１１】図８Ｃに示すように、電極金属層１３に対
してフォトリソグラフィによってパターン化されたフォ
トレジスト層をマスクとして用いたパターンエッチング
を行ってソース電極１１Ｓおよびドレイン電極１１Ｄを
形成し、熱処理を行ってソースおよびドレイン電極をコ
ンタクト層７と合金化し良好なオーミックコンタクトが
なされるようにする。
してフォトリソグラフィによってパターン化されたフォ
トレジスト層をマスクとして用いたパターンエッチング
を行ってソース電極１１Ｓおよびドレイン電極１１Ｄを
形成し、熱処理を行ってソースおよびドレイン電極をコ
ンタクト層７と合金化し良好なオーミックコンタクトが
なされるようにする。
【００１２】その後、図９Ａに示すように、Ｓｉ3 Ｎ4
による表面保護層１４を形成し、図９Ｂに示すように、
表面保護層１４に対してフォトリソグラフィによってパ
ターン化されたフォトレジスト層をマスクとして用いた
パターンエッチングによって所要部分、例えばソースお
よびドレイン電極１１Ｓおよび１１Ｄ上に開口を形成し
て、配線導電層等のコンタクト部を形成する。このよう
にして、ＦＥＴ、この例ではＭＯＤＦＥＴを構成する。
による表面保護層１４を形成し、図９Ｂに示すように、
表面保護層１４に対してフォトリソグラフィによってパ
ターン化されたフォトレジスト層をマスクとして用いた
パターンエッチングによって所要部分、例えばソースお
よびドレイン電極１１Ｓおよび１１Ｄ上に開口を形成し
て、配線導電層等のコンタクト部を形成する。このよう
にして、ＦＥＴ、この例ではＭＯＤＦＥＴを構成する。
【００１３】
【発明が解決しようとする課題】ところが、上述したよ
うな、チャネル層４上に高抵抗層６が配置された構成を
有する従来のＦＥＴ例えばＭＯＤＦＥＴにおいては、ソ
ースおよびドレイン電極とチャネル層との間に、この高
抵抗層が介在されることによって、ソースおよびドレイ
ン抵抗が高くなり、高周波特性が低下する。このような
抵抗増加を回避するには、高抵抗層６の厚さを充分小に
することになるが、この場合、ＦＥＴのしきい値電圧の
設定に問題が生じる場合がある。本発明は、このような
問題の解決を図る。
うな、チャネル層４上に高抵抗層６が配置された構成を
有する従来のＦＥＴ例えばＭＯＤＦＥＴにおいては、ソ
ースおよびドレイン電極とチャネル層との間に、この高
抵抗層が介在されることによって、ソースおよびドレイ
ン抵抗が高くなり、高周波特性が低下する。このような
抵抗増加を回避するには、高抵抗層６の厚さを充分小に
することになるが、この場合、ＦＥＴのしきい値電圧の
設定に問題が生じる場合がある。本発明は、このような
問題の解決を図る。
【００１４】
【課題を解決するための手段】本発明による半導体装置
は、基体上に、少なくともチャネル層と、高抵抗層とを
有する半導体層が形成され、高抵抗層にゲート部が形成
され、このゲート部を挟んでその両側にソースおよびド
レイン各電極がコンタクトされて成る半導体装置におい
て、基体上のソースおよびドレイン各電極のコンタクト
部の下方に対応する部分に限定的に絶縁層が形成され
る。そして、半導体層のチャネル層が、絶縁層の上方に
延在して形成されるようにし、半導体層の高抵抗層は、
絶縁層の上方において欠除され、ソースおよびドレイン
電極が、絶縁層の上方に延在して形成されたチャネル層
にコンタクトされた構成とする。
は、基体上に、少なくともチャネル層と、高抵抗層とを
有する半導体層が形成され、高抵抗層にゲート部が形成
され、このゲート部を挟んでその両側にソースおよびド
レイン各電極がコンタクトされて成る半導体装置におい
て、基体上のソースおよびドレイン各電極のコンタクト
部の下方に対応する部分に限定的に絶縁層が形成され
る。そして、半導体層のチャネル層が、絶縁層の上方に
延在して形成されるようにし、半導体層の高抵抗層は、
絶縁層の上方において欠除され、ソースおよびドレイン
電極が、絶縁層の上方に延在して形成されたチャネル層
にコンタクトされた構成とする。
【００１５】また、本発明による半導体装置の製造方法
は、基体上に、少なくともチャネル層と、高抵抗層とを
有する半導体層が形成され、この高抵抗層にゲート部が
形成され、該ゲート部を挟んでその両側にソースおよび
ドレイン各電極がコンタクトされて成る半導体装置の製
造方法において、基体上に絶縁層を形成する工程と、こ
の絶縁層のソースおよびドレイン各電極のコンタクト部
の下方に対応する部分を残してゲート部の形成部を除去
して開口を形成するエッチング工程と、絶縁層を有する
上記基体上に、絶縁層上と開口内とを含んで少なくとも
チャネル層と、高抵抗層とを有する上記半導体層を成膜
する工程と、半導体層の上記絶縁層上に成膜されて突出
する部分の高抵抗層を排除するエッチング工程と、高抵
抗層のエッチング部にソースおよびドレイン電極をコン
タクトする工程とを採って目的とするＦＥＴを得る。
は、基体上に、少なくともチャネル層と、高抵抗層とを
有する半導体層が形成され、この高抵抗層にゲート部が
形成され、該ゲート部を挟んでその両側にソースおよび
ドレイン各電極がコンタクトされて成る半導体装置の製
造方法において、基体上に絶縁層を形成する工程と、こ
の絶縁層のソースおよびドレイン各電極のコンタクト部
の下方に対応する部分を残してゲート部の形成部を除去
して開口を形成するエッチング工程と、絶縁層を有する
上記基体上に、絶縁層上と開口内とを含んで少なくとも
チャネル層と、高抵抗層とを有する上記半導体層を成膜
する工程と、半導体層の上記絶縁層上に成膜されて突出
する部分の高抵抗層を排除するエッチング工程と、高抵
抗層のエッチング部にソースおよびドレイン電極をコン
タクトする工程とを採って目的とするＦＥＴを得る。
【００１６】本発明によれば、チャネル層に直接的にソ
ースおよびドレイン電極がコンタクトする構成とするこ
とによって、チャネル層上に、高抵抗層が存在するにも
係わらず、ソースおよびドレイン抵抗の低減化が図られ
る。
ースおよびドレイン電極がコンタクトする構成とするこ
とによって、チャネル層上に、高抵抗層が存在するにも
係わらず、ソースおよびドレイン抵抗の低減化が図られ
る。
【００１７】
【発明の実施の形態】本発明の一の実施形態を説明す
る。図１は、この実施形態の一例の概略断面図を示す
が、本発明は、この例に限られるものではない。この例
においては、ＭＯＤＦＥＴ、特にＨＥＭＴ構造とした場
合である。この例では、例えば半絶縁性ＧａＡｓ単結晶
より成る基体３１上に、例えばアンドープの基体側高抵
抗層３２、第１導電型不純物例えばｎ型不純物がドープ
された基体側キャリア供給層３３、アンドープのチャネ
ル層３４、第１導電型不純物例えばｎ型不純物がドープ
されたキャリア供給層３５、アンドープもしくは低不純
物濃度の高抵抗層３６を有する半導体層が形成された構
成を有するものである。
る。図１は、この実施形態の一例の概略断面図を示す
が、本発明は、この例に限られるものではない。この例
においては、ＭＯＤＦＥＴ、特にＨＥＭＴ構造とした場
合である。この例では、例えば半絶縁性ＧａＡｓ単結晶
より成る基体３１上に、例えばアンドープの基体側高抵
抗層３２、第１導電型不純物例えばｎ型不純物がドープ
された基体側キャリア供給層３３、アンドープのチャネ
ル層３４、第１導電型不純物例えばｎ型不純物がドープ
されたキャリア供給層３５、アンドープもしくは低不純
物濃度の高抵抗層３６を有する半導体層が形成された構
成を有するものである。
【００１８】本発明においては、その基体側高抵抗層３
２下の、最終的にソースおよびドレイン形成部下に限定
的に所要の厚さの絶縁層５０を形成する。この構成にお
いて、上述の半導体層のチャネル層３４が、絶縁層５０
の上方に延在して形成されるようにし、かつ高抵抗層３
６は、絶縁層５０の上方において欠除され、ソースおよ
びドレイン電極６１Ｓおよび６１Ｄが、絶縁層５０の上
方に延在するチャネル層３４にコンタクトされた構成と
したものである。
２下の、最終的にソースおよびドレイン形成部下に限定
的に所要の厚さの絶縁層５０を形成する。この構成にお
いて、上述の半導体層のチャネル層３４が、絶縁層５０
の上方に延在して形成されるようにし、かつ高抵抗層３
６は、絶縁層５０の上方において欠除され、ソースおよ
びドレイン電極６１Ｓおよび６１Ｄが、絶縁層５０の上
方に延在するチャネル層３４にコンタクトされた構成と
したものである。
【００１９】この構成による本発明半導体装置を得る本
発明による製造方法の一実施形態の一例を、図２〜図５
の工程図を参照して説明する。しかしながら、この製造
方法においても、この例に限られるものではない。
発明による製造方法の一実施形態の一例を、図２〜図５
の工程図を参照して説明する。しかしながら、この製造
方法においても、この例に限られるものではない。
【００２０】先ず、図２Ａに示すように、基体３１例え
ば半絶縁性単結晶ＧａＡｓより成る基体３１上に、例え
ばＳｉ3 Ｎ4 等のＳｉＮ、あるいはＳｉＯ2 等より成る
絶縁層５０を、全面的に例えばＣＶＤ法によって形成す
る。
ば半絶縁性単結晶ＧａＡｓより成る基体３１上に、例え
ばＳｉ3 Ｎ4 等のＳｉＮ、あるいはＳｉＯ2 等より成る
絶縁層５０を、全面的に例えばＣＶＤ法によって形成す
る。
【００２１】図２Ｂに示すように、絶縁層５０に対して
フォトリソグラフィによってパターン化されたフォトレ
ジスト層をマスクとして用いたパターンエッチング、例
えばＲＩＥ（反応性イオンエッチング）によるドライエ
ッチングによって開口５１を形成する。この場合、絶縁
層５０は、最終的に形成するＦＥＴのソースおよびドレ
イン電極の形成部を残して、ゲート部の形成部下におい
て開口５１を開口する。
フォトリソグラフィによってパターン化されたフォトレ
ジスト層をマスクとして用いたパターンエッチング、例
えばＲＩＥ（反応性イオンエッチング）によるドライエ
ッチングによって開口５１を形成する。この場合、絶縁
層５０は、最終的に形成するＦＥＴのソースおよびドレ
イン電極の形成部を残して、ゲート部の形成部下におい
て開口５１を開口する。
【００２２】図２Ｃに示すように、この絶縁層５０が形
成された基体３１上に、順次全面的に、アンドープのＡ
ｌＧａＡｓより成る基体側高抵抗層３２、第１導電型例
えばｎ型のＡｌＧａＡｓより成る基体側キャリア供給層
３３、例えばアンドープＩｎＡｌＧａＡｓより成るチャ
ネル層３４、第１導電型例えばｎ型のＡｌＧａＡｓより
なるキャリア供給層３５、例えばアンドープＡｌＧａＡ
ｓより成る高抵抗層３６を成膜する。この場合、開口５
１を通じて基体３１上に直接的に成膜された部分におい
ては、結晶性の良いエピタキシャル成長を行うことがで
きる。このようにして、基体３１上に絶縁層５０の介在
によって生じた凹凸面を有する積層半導体層が形成され
た半導体基板４０を構成する。
成された基体３１上に、順次全面的に、アンドープのＡ
ｌＧａＡｓより成る基体側高抵抗層３２、第１導電型例
えばｎ型のＡｌＧａＡｓより成る基体側キャリア供給層
３３、例えばアンドープＩｎＡｌＧａＡｓより成るチャ
ネル層３４、第１導電型例えばｎ型のＡｌＧａＡｓより
なるキャリア供給層３５、例えばアンドープＡｌＧａＡ
ｓより成る高抵抗層３６を成膜する。この場合、開口５
１を通じて基体３１上に直接的に成膜された部分におい
ては、結晶性の良いエピタキシャル成長を行うことがで
きる。このようにして、基体３１上に絶縁層５０の介在
によって生じた凹凸面を有する積層半導体層が形成され
た半導体基板４０を構成する。
【００２３】図３Ａに示すように、絶縁層５０の存在に
よって突出した半導体層の凸部上において、限定的にキ
ャリア供給層３５と高抵抗層３６とを、例えばエッチバ
ックして、チャネル層３４を外部に露呈させる。
よって突出した半導体層の凸部上において、限定的にキ
ャリア供給層３５と高抵抗層３６とを、例えばエッチバ
ックして、チャネル層３４を外部に露呈させる。
【００２４】その後、図３Ｂに示すように、不純物拡散
のマスクとなる例えばＳｉＮによる絶縁層５２を例えば
ＣＶＤ法によって全面的に被着形成する。
のマスクとなる例えばＳｉＮによる絶縁層５２を例えば
ＣＶＤ法によって全面的に被着形成する。
【００２５】図３Ｃに示すように、半導体層の凹部にお
いて、絶縁層５２に対して、フォトリソグラフィによっ
てパターン化されたフォトレジスト層をマスクとして用
いて例えばＲＩＥによって高抵抗層３６上に、開口５２
Ｗを穿設し、絶縁層５２をマスク層として、その開口５
２Ｗを通じて高抵抗層３６に、第２導電型例えばｐ型の
不純物導入領域によるゲート領域６０を形成する。
いて、絶縁層５２に対して、フォトリソグラフィによっ
てパターン化されたフォトレジスト層をマスクとして用
いて例えばＲＩＥによって高抵抗層３６上に、開口５２
Ｗを穿設し、絶縁層５２をマスク層として、その開口５
２Ｗを通じて高抵抗層３６に、第２導電型例えばｐ型の
不純物導入領域によるゲート領域６０を形成する。
【００２６】図４Ａに示すように、開口５２Ｗを通じて
ゲート電極６１Ｇをオーミックにコンタクトする。この
ゲート電極６１Ｇの形成は、図示しないが、ゲート電極
金属層を一旦全面的に蒸着等によって形成し、これに対
してフォトリソグラフィによってパターン化されたフォ
トレジスト層をマスクとして用いた例えばイオンミリン
グによって所要のパターンに形成する。このゲート電極
金属層は、例えばＴｉ、ＰｔおよびＡｕを順次積層して
形成した構成によることができる。
ゲート電極６１Ｇをオーミックにコンタクトする。この
ゲート電極６１Ｇの形成は、図示しないが、ゲート電極
金属層を一旦全面的に蒸着等によって形成し、これに対
してフォトリソグラフィによってパターン化されたフォ
トレジスト層をマスクとして用いた例えばイオンミリン
グによって所要のパターンに形成する。このゲート電極
金属層は、例えばＴｉ、ＰｔおよびＡｕを順次積層して
形成した構成によることができる。
【００２７】その後、例えばＳｉ3 Ｎ4 による絶縁層５
３を、例えばＣＶＤ法によって全面的に被着形成し、こ
の絶縁すなわち５３とこの下の絶縁層５２に対し、フォ
トリソグラフィによるパターンエッチングを行って図４
Ｂに示すように、チャンネル層３４の、キャリア（この
例では電子）供給層３５および高抵抗層３６を除去す
る。
３を、例えばＣＶＤ法によって全面的に被着形成し、こ
の絶縁すなわち５３とこの下の絶縁層５２に対し、フォ
トリソグラフィによるパターンエッチングを行って図４
Ｂに示すように、チャンネル層３４の、キャリア（この
例では電子）供給層３５および高抵抗層３６を除去す
る。
【００２８】そして、このキャリア供給層３５および高
抵抗層３６が除去された部分、すなわちソースおよびド
レイン電極形成部に、図５Ａに示すように、ソースおよ
びドレイン電極６１Ｓおよび６１Ｄを形成する。これら
ソースおよびドレイン電極６１Ｓおよび６１Ｄは同時に
形成することができる。例えば全面的にＡｕＧｅ層にＮ
ｉ層とを順次例えば蒸着し、この積層金属層をフォトリ
ソグラフィによるフォトレジストをマスクとするパター
ンエッチングしてソースおよびドレイン電極６１Ｓおよ
び６１Ｄを形成する。
抵抗層３６が除去された部分、すなわちソースおよびド
レイン電極形成部に、図５Ａに示すように、ソースおよ
びドレイン電極６１Ｓおよび６１Ｄを形成する。これら
ソースおよびドレイン電極６１Ｓおよび６１Ｄは同時に
形成することができる。例えば全面的にＡｕＧｅ層にＮ
ｉ層とを順次例えば蒸着し、この積層金属層をフォトリ
ソグラフィによるフォトレジストをマスクとするパター
ンエッチングしてソースおよびドレイン電極６１Ｓおよ
び６１Ｄを形成する。
【００２９】その後、例えばＮ2 雰囲気中で４５０℃程
度の熱処理を行って図５Ｂに示すように、チャネル層３
４との合金化して良好なオーミックコンタクトを行う。
この場合、ソースおよびドレイン電極形成部に、幾分高
抵抗層３６を残存させた場合においても、この残存した
高抵抗層３６を突き抜ける深さに合金化を行うことによ
ってチャネル層３４に、ソースおよびドレイン電極６１
Ｓおよび６１Ｄのコンタクトを行うことができる。
度の熱処理を行って図５Ｂに示すように、チャネル層３
４との合金化して良好なオーミックコンタクトを行う。
この場合、ソースおよびドレイン電極形成部に、幾分高
抵抗層３６を残存させた場合においても、この残存した
高抵抗層３６を突き抜ける深さに合金化を行うことによ
ってチャネル層３４に、ソースおよびドレイン電極６１
Ｓおよび６１Ｄのコンタクトを行うことができる。
【００３０】尚、これらソースおよびドレイン電極の形
成前に、必要に応じてｎ型の不純物の拡散を行うことも
できる。
成前に、必要に応じてｎ型の不純物の拡散を行うことも
できる。
【００３１】その後、図１に示すように、例えばゲート
電極６１Ｇ、ソース電極６１Ｓおよびドレイン電極６１
Ｄ等に対する配線コンタクト部等に開口５４Ｗを形成し
た例えば耐湿効果を有する表面保護層５４を形成する。
この表面保護層５４は、例えばＳｉ3 Ｎ4 を全面的にＣ
ＶＤ法等によって形成し、これに対してフォトリソグラ
フィによってパターン化されたフォトレジスト層をマス
クとして用いたパターンエッチングによって所要部分、
例えば上述したソースおよびドレイン電極１１Ｓおよび
１１Ｄ上に開口５４Ｗを穿設する。このようにして、Ｆ
ＥＴ、この例ではＭＯＤＦＥＴを構成する。
電極６１Ｇ、ソース電極６１Ｓおよびドレイン電極６１
Ｄ等に対する配線コンタクト部等に開口５４Ｗを形成し
た例えば耐湿効果を有する表面保護層５４を形成する。
この表面保護層５４は、例えばＳｉ3 Ｎ4 を全面的にＣ
ＶＤ法等によって形成し、これに対してフォトリソグラ
フィによってパターン化されたフォトレジスト層をマス
クとして用いたパターンエッチングによって所要部分、
例えば上述したソースおよびドレイン電極１１Ｓおよび
１１Ｄ上に開口５４Ｗを穿設する。このようにして、Ｆ
ＥＴ、この例ではＭＯＤＦＥＴを構成する。
【００３２】この本発明構成によれば、チャネル層３４
に直接的にソースおよびドレイン電極をコンタクトする
構成とすることによって、チャネル層上に、高抵抗層が
存在するにも係わらず、ソースおよびドレイン抵抗の低
減化が図られる。また、本発明方法によれば、基体３１
上に、ソースおよびドレインの形成部に絶縁層５０を形
成する工程をとるのみで、上述の構成を有する半導体装
置を構成することができることから、さほど工程数を増
加することなく、目的とする半導体装置を構成すること
ができる。
に直接的にソースおよびドレイン電極をコンタクトする
構成とすることによって、チャネル層上に、高抵抗層が
存在するにも係わらず、ソースおよびドレイン抵抗の低
減化が図られる。また、本発明方法によれば、基体３１
上に、ソースおよびドレインの形成部に絶縁層５０を形
成する工程をとるのみで、上述の構成を有する半導体装
置を構成することができることから、さほど工程数を増
加することなく、目的とする半導体装置を構成すること
ができる。
【００３３】尚、上述した例では、ゲート領域６０を形
成した場合であるが、或る場合は、ゲート電極６１Ｇを
ショットキー金属によって構成してショットキー接合に
よるゲート部を構成することもできる。また、ＭＯＤＦ
ＥＴ構成も、種々の構造例えば第１導電型がｐ型で第２
導電型がｎ型の構成とすることもできる。また、図示の
例では、１つの半導体素子、すなわちＦＥＴが形成され
た構成とした場合であるが、共通の基体３１上に、複数
のＦＥＴを形成して、これらを分離することによって複
数の単体半導体装置を構成するとか、或いは集積回路を
構成することもできるなど上述した例に限られることな
く、種々の変形変更を採ることができる。
成した場合であるが、或る場合は、ゲート電極６１Ｇを
ショットキー金属によって構成してショットキー接合に
よるゲート部を構成することもできる。また、ＭＯＤＦ
ＥＴ構成も、種々の構造例えば第１導電型がｐ型で第２
導電型がｎ型の構成とすることもできる。また、図示の
例では、１つの半導体素子、すなわちＦＥＴが形成され
た構成とした場合であるが、共通の基体３１上に、複数
のＦＥＴを形成して、これらを分離することによって複
数の単体半導体装置を構成するとか、或いは集積回路を
構成することもできるなど上述した例に限られることな
く、種々の変形変更を採ることができる。
【００３４】
【発明の効果】上述したように、本発明構成によれば、
チャネル層に直接的にソースおよびドレイン電極がコン
タクトする構成とすることによって、チャネル層上に、
高抵抗層が存在するにも係わらず、ソースおよびドレイ
ン抵抗の低減化が図られる。また、本発明方法によれ
ば、この構成による半導体装置を基体３１上に、ソース
およびドレインの形成部に絶縁層５０を形成する工程を
とるのみで、この構成を有する半導体装置を構成するこ
とができることから、さほど工程数を増加することな
く、目的とする半導体装置を構成することができる。
チャネル層に直接的にソースおよびドレイン電極がコン
タクトする構成とすることによって、チャネル層上に、
高抵抗層が存在するにも係わらず、ソースおよびドレイ
ン抵抗の低減化が図られる。また、本発明方法によれ
ば、この構成による半導体装置を基体３１上に、ソース
およびドレインの形成部に絶縁層５０を形成する工程を
とるのみで、この構成を有する半導体装置を構成するこ
とができることから、さほど工程数を増加することな
く、目的とする半導体装置を構成することができる。
【図１】本発明による半導体装置の一例の概略断面図で
ある。
ある。
【図２】Ａ〜Ｃは、本発明による半導体装置の製造方法
の一例の各工程における断面図である。
の一例の各工程における断面図である。
【図３】Ａ〜Ｃは、本発明による半導体装置の製造方法
の一例の各工程における断面図である。
の一例の各工程における断面図である。
【図４】ＡおよびＢは、本発明による半導体装置の製造
方法の一例の各工程における断面図である。
方法の一例の各工程における断面図である。
【図５】ＡおよびＢは、本発明による半導体装置の製造
方法の一例の各工程における断面図である。
方法の一例の各工程における断面図である。
【図６】Ａ〜Ｃは、従来の半導体装置の製造方法の各工
程における断面図である。
程における断面図である。
【図７】Ａ〜Ｃは、従来の半導体装置の製造方法の各工
程における断面図である。
程における断面図である。
【図８】Ａ〜Ｃは、従来の半導体装置の製造方法の各工
程における断面図である。
程における断面図である。
【図９】ＡおよびＢは、従来の半導体装置の製造方法の
各工程における断面図である。
各工程における断面図である。
１，３１・・・基体、２，３２・・・基体側高抵抗層、
３，３３・・・基体側キャリア供給層、４，３４・・・
チャネル層、５，３５・・・チャネル層、６，３６・・
・高抵抗層、７・・・コンタクト層、８，９，１２，５
０，５２，５３・・・絶縁層、１１Ｇ，６１Ｇ・・・ゲ
ート電極、１１Ｓ，６１Ｓ・・・ソース電極、１１Ｄ，
６１Ｄ・・・ドレイン電極、１１・・・ゲート電極金属
層、１３・・・電極金属層、４０・・・基板、５１，５
２Ｗ，５４Ｗ・・・開口、５４・・・表面保護層、６０
・・・ゲート領域、
３，３３・・・基体側キャリア供給層、４，３４・・・
チャネル層、５，３５・・・チャネル層、６，３６・・
・高抵抗層、７・・・コンタクト層、８，９，１２，５
０，５２，５３・・・絶縁層、１１Ｇ，６１Ｇ・・・ゲ
ート電極、１１Ｓ，６１Ｓ・・・ソース電極、１１Ｄ，
６１Ｄ・・・ドレイン電極、１１・・・ゲート電極金属
層、１３・・・電極金属層、４０・・・基板、５１，５
２Ｗ，５４Ｗ・・・開口、５４・・・表面保護層、６０
・・・ゲート領域、
Claims (6)
- 【請求項１】 基体上に、少なくともチャネル層と、高
抵抗層とを有する半導体層が形成され、該高抵抗層にゲ
ート部が形成され、該ゲート部を挟んでその両側にソー
スおよびドレイン各電極がコンタクトされて成る半導体
装置であって、 上記基体上の上記ソースおよびドレイン各電極のコンタ
クト部の下方に対応する部分に限定的に絶縁層が形成さ
れ、 上記半導体層の上記チャネル層は、上記絶縁層の上方に
延在して形成され、 上記半導体層の上記高抵抗層は、上記絶縁層の上方にお
いて欠除され、 上記ソースおよびドレイン電極が、上記絶縁層の上方に
延在して形成された上記チャネル層にコンタクトされて
成ることを特徴とする半導体装置。 - 【請求項２】 上記半導体層が、少なくとも上記チャネ
ル層と、上記高抵抗層と、キャリア供給層とを有し、変
調ドープド電界効果トランジスタを構成する半導体層で
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 基体上に、少なくともチャネル層と、高
抵抗層とを有する半導体層が形成され、該高抵抗層にゲ
ート部が形成され、該ゲート部を挟んでその両側にソー
スおよびドレイン各電極がコンタクトされて成る半導体
装置の製造方法であって、 上記基体上に絶縁層を形成する工程と、 該絶縁層の上記ソースおよびドレイン各電極のコンタク
ト部の下方に対応する部分を残して上記ゲート部の形成
部を除去して開口を形成するエッチング工程と、 上記絶縁層を有する上記基体上に、上記絶縁層上と上記
開口内とを含んで少なくともチャネル層と、高抵抗層と
を有する上記半導体層を成膜する工程と、 該半導体層の上記絶縁層上に成膜されて突出する部分の
上記高抵抗層を排除するエッチング工程と、 上記高抵抗層のエッチング部にソースおよびドレイン電
極をコンタクトする工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項４】 上記高抵抗層のゲート部に、選択的にゲ
ート領域を形成する工程と、 該ゲート領域にゲート電極を形成することを特徴とする
請求項３に記載の半導体装置の製造方法。 - 【請求項５】 上記高抵抗層のゲート部に、ショットキ
ー金属によるゲート電極を形成してショットキー接合型
ゲート部を構成することを特徴とする請求項３に記載の
半導体装置の製造方法。 - 【請求項６】 上記半導体層が、少なくとも上記チャネ
ル層と、上記高抵抗層と、キャリア供給層とを有し、変
調ドープド電界効果トランジスタを得ることを特徴とす
る請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11015852A JP2000216372A (ja) | 1999-01-25 | 1999-01-25 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11015852A JP2000216372A (ja) | 1999-01-25 | 1999-01-25 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216372A true JP2000216372A (ja) | 2000-08-04 |
Family
ID=11900355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11015852A Pending JP2000216372A (ja) | 1999-01-25 | 1999-01-25 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008511984A (ja) * | 2004-09-01 | 2008-04-17 | クリー スウェーデン エービー | チャネル層乾燥下部上部スぺーサ層が含まれる横方向場効果トランジスタおよびその加工法 |
-
1999
- 1999-01-25 JP JP11015852A patent/JP2000216372A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008511984A (ja) * | 2004-09-01 | 2008-04-17 | クリー スウェーデン エービー | チャネル層乾燥下部上部スぺーサ層が含まれる横方向場効果トランジスタおよびその加工法 |
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