JP2000214432A - 液晶表示装置 - Google Patents
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- JP2000214432A JP2000214432A JP11013406A JP1340699A JP2000214432A JP 2000214432 A JP2000214432 A JP 2000214432A JP 11013406 A JP11013406 A JP 11013406A JP 1340699 A JP1340699 A JP 1340699A JP 2000214432 A JP2000214432 A JP 2000214432A
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Abstract
(57)【要約】
【課題】 安定した水平ブランキング期間を持つ液晶表
示装置を提供する。 【解決手段】 画像信号をサンプリングしディジタル値
に変換するＡＤ変換部１０と、制御部７を介して、ディ
ジタル値と水平同期信号とドットクロック信号が入力さ
れる液晶表示部１５とを備え、制御部７は、ドットクロ
ック信号の検出点が画像信号の変化点の略中央に位置す
る様に、制御する。
示装置を提供する。 【解決手段】 画像信号をサンプリングしディジタル値
に変換するＡＤ変換部１０と、制御部７を介して、ディ
ジタル値と水平同期信号とドットクロック信号が入力さ
れる液晶表示部１５とを備え、制御部７は、ドットクロ
ック信号の検出点が画像信号の変化点の略中央に位置す
る様に、制御する。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に関す
る。
る。
【０００２】
【従来の技術】従来、この種の装置は例えば、本出願人
により特願平１０−１０９３０９号にて出願されてい
る。この出願によると、各種のパーソナルコンピュータ
（以下パソコンと呼ぶ）に接続された液晶表示装置が示
されている。そして、画像信号をサンプリングしディジ
タル値に変換するＡＤ変換部と、制御部を介して、ディ
ジタル値と水平同期信号とクロック信号が入力される液
晶表示部等が設けられている。
により特願平１０−１０９３０９号にて出願されてい
る。この出願によると、各種のパーソナルコンピュータ
（以下パソコンと呼ぶ）に接続された液晶表示装置が示
されている。そして、画像信号をサンプリングしディジ
タル値に変換するＡＤ変換部と、制御部を介して、ディ
ジタル値と水平同期信号とクロック信号が入力される液
晶表示部等が設けられている。
【０００３】
【発明が解決しようとする課題】上記装置に於ける各信
号のタイミングチャートを図４に示す。（ａ）は水平同
期信号の波形、（ｂ）はクロック信号の波形、（ｄ）は
画像信号の波形を示す。図４から判かる様に、クロック
信号の検出点（立上りＡ１）と、画像信号の変化点（Ａ
２）は同一タイミングである。そのため、水平同期信号
（ａ）の始点（立上りＡ３）から６個目のクロック信号
の入力時点で、画像が形成し始める。
号のタイミングチャートを図４に示す。（ａ）は水平同
期信号の波形、（ｂ）はクロック信号の波形、（ｄ）は
画像信号の波形を示す。図４から判かる様に、クロック
信号の検出点（立上りＡ１）と、画像信号の変化点（Ａ
２）は同一タイミングである。そのため、水平同期信号
（ａ）の始点（立上りＡ３）から６個目のクロック信号
の入力時点で、画像が形成し始める。
【０００４】しかし、クロック信号（ｂ）の位相はずれ
易く、例えば右にずれると、画像形成開始までにクロッ
ク信号は５個となる。この様に、水平同期信号の始点か
ら画像信号の始点まで（水平ブランキング期間）が不安
定となり、必要な画像が欠けたり、又は画像の位置がず
れる、という表示品質が悪くなる欠点がある。故に、本
発明はこの様な従来の欠点を考慮して、安定した水平ブ
ランキング期間を持つ液晶表示装置を提供する。
易く、例えば右にずれると、画像形成開始までにクロッ
ク信号は５個となる。この様に、水平同期信号の始点か
ら画像信号の始点まで（水平ブランキング期間）が不安
定となり、必要な画像が欠けたり、又は画像の位置がず
れる、という表示品質が悪くなる欠点がある。故に、本
発明はこの様な従来の欠点を考慮して、安定した水平ブ
ランキング期間を持つ液晶表示装置を提供する。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１の本発明では、画像信号をサンプリングし
ディジタル値に変換するＡＤ変換部と、制御部を介し
て、前記ディジタル値と水平同期信号とドットクロック
信号が入力される液晶表示部とを備え、前記制御部は、
前記ドットクロック信号の検出点が前記画像信号の変化
点の略中央に位置する様に、制御する。
に、請求項１の本発明では、画像信号をサンプリングし
ディジタル値に変換するＡＤ変換部と、制御部を介し
て、前記ディジタル値と水平同期信号とドットクロック
信号が入力される液晶表示部とを備え、前記制御部は、
前記ドットクロック信号の検出点が前記画像信号の変化
点の略中央に位置する様に、制御する。
【０００６】請求項２の本発明では、前記制御部は、前
記水平同期信号と前記ドットクロック信号との位相差を
決定する事により、前記制御を行なう。
記水平同期信号と前記ドットクロック信号との位相差を
決定する事により、前記制御を行なう。
【０００７】請求項３の本発明では、前記制御部は、前
記位相差を変え、各位相差に於て、前記水平同期信号の
始点から前記画像信号の始点までに入力される前記ドッ
トクロック信号の個数を複数行測定し、測定された前記
個数が同一値になった場合、その時の位相差を決定す
る。
記位相差を変え、各位相差に於て、前記水平同期信号の
始点から前記画像信号の始点までに入力される前記ドッ
トクロック信号の個数を複数行測定し、測定された前記
個数が同一値になった場合、その時の位相差を決定す
る。
【０００８】請求項４の本発明では、前記制御部は、測
定された前記個数が同一値となる複数個の位相差に於
て、前記複数個の略中間の位相差を決定する。
定された前記個数が同一値となる複数個の位相差に於
て、前記複数個の略中間の位相差を決定する。
【０００９】
【発明の実施の形態】以下に、本発明の実施の形態に係
る液晶表示装置を、図１と図２に従い説明する。図１は
本液晶表示装置のブロック図、図２は本液晶表示装置に
用いられるゲートアレーの主要ブロック図である。
る液晶表示装置を、図１と図２に従い説明する。図１は
本液晶表示装置のブロック図、図２は本液晶表示装置に
用いられるゲートアレーの主要ブロック図である。
【００１０】これらの図に於て、ＣＰＵ１は全体の制御
を司る。ゲートアレー２は、垂直ブランキングカウンタ
３と、水平ブランキングカウンタ４と、有効エリアカウ
ンタ５と、カウンタ制御器６と、ＬＣＤコントロール等
を内蔵し、ＣＰＵ１と電気的接続されている。ＣＰＵ１
とゲートアレー２とにより、制御部７が構成されてい
る。
を司る。ゲートアレー２は、垂直ブランキングカウンタ
３と、水平ブランキングカウンタ４と、有効エリアカウ
ンタ５と、カウンタ制御器６と、ＬＣＤコントロール等
を内蔵し、ＣＰＵ１と電気的接続されている。ＣＰＵ１
とゲートアレー２とにより、制御部７が構成されてい
る。
【００１１】入力部８は例えばコネクタ等からなり、入
力部８に接続された外部機器（例えばパソコン等）か
ら、映像信号が入力される。映像信号は例えば画像信号
ＲＧＢと、水平同期信号ＨＳと、垂直同期信号ＶＳ等か
ら成る。
力部８に接続された外部機器（例えばパソコン等）か
ら、映像信号が入力される。映像信号は例えば画像信号
ＲＧＢと、水平同期信号ＨＳと、垂直同期信号ＶＳ等か
ら成る。
【００１２】ビデオアンプ９は、入力された画像信号Ｒ
ＧＢを必要なレベルに調整する。ＡＤ変換部１０は、調
整された画像信号ＲＧＢをサンプリングし、ディジタル
値に変換する。グラフィックＬＳＩ１１は、各種画像サ
イズ（例えば６４０×３５０ドット〜１０２４×７６８
ドット）と各種周波数（例えば６０〜８５ＨＺ）を持つ
上記ディジタル値を液晶表示部（後述）に合せた、画像
サイズと周波数に変換するものである。グラフィックＬ
ＳＩ１１は、フレームメモリＳＧＲＡＭ１２に電気的接
続されている。
ＧＢを必要なレベルに調整する。ＡＤ変換部１０は、調
整された画像信号ＲＧＢをサンプリングし、ディジタル
値に変換する。グラフィックＬＳＩ１１は、各種画像サ
イズ（例えば６４０×３５０ドット〜１０２４×７６８
ドット）と各種周波数（例えば６０〜８５ＨＺ）を持つ
上記ディジタル値を液晶表示部（後述）に合せた、画像
サイズと周波数に変換するものである。グラフィックＬ
ＳＩ１１は、フレームメモリＳＧＲＡＭ１２に電気的接
続されている。
【００１３】シンクプロセッサ１３は、入力する水平同
期信号ＨＳと垂直同期信号ＶＳの波形を整形するもので
ある。シンクプロセッサ１３の出力側は、クロックジェ
ネレータ１４と、グラフィックＬＳＩ１１と、ゲートア
レー２に各々、電気的接続されている。
期信号ＨＳと垂直同期信号ＶＳの波形を整形するもので
ある。シンクプロセッサ１３の出力側は、クロックジェ
ネレータ１４と、グラフィックＬＳＩ１１と、ゲートア
レー２に各々、電気的接続されている。
【００１４】クロックジェネレータ１４は、水平同期信
号ＨＳの入力により、ドットクロック信号ＤＣＬＫを出
力する。ドットクロック信号ＤＣＬＫは、液晶表示部の
画像サイズ（例えば水平方向に６４０ドット）に合せ、
水平画像有効領域に６４０個のクロック信号が存在すべ
く、クロック信号の周波数を調整されたものである。こ
の様にして、ドットクロック信号ＤＣＬＫは、ＡＤ変換
部１０と、グラフィックＬＳＩ１１と、ゲートアレー２
に各々供給される。
号ＨＳの入力により、ドットクロック信号ＤＣＬＫを出
力する。ドットクロック信号ＤＣＬＫは、液晶表示部の
画像サイズ（例えば水平方向に６４０ドット）に合せ、
水平画像有効領域に６４０個のクロック信号が存在すべ
く、クロック信号の周波数を調整されたものである。こ
の様にして、ドットクロック信号ＤＣＬＫは、ＡＤ変換
部１０と、グラフィックＬＳＩ１１と、ゲートアレー２
に各々供給される。
【００１５】ＣＰＵ１はビデオアンプ９に対し、画像信
号ＲＧＢの調整すべきレベル値を制御する。ＣＰＵ１は
クロックジェネレータ１４に対し、水平同期信号ＨＳと
ドットクロック信号ＤＣＬＫの位相差（後述）を指示す
る。更に、ＣＰＵ１はグラフィックＬＳＩ１１に対し、
ディジタル値の取込み開始と停止、および読出し（表
示）開始と停止を指示する。ＣＰＵ１は、ゲートアレー
２に対し、カウンタのリセット又はカウント開始を指示
する。
号ＲＧＢの調整すべきレベル値を制御する。ＣＰＵ１は
クロックジェネレータ１４に対し、水平同期信号ＨＳと
ドットクロック信号ＤＣＬＫの位相差（後述）を指示す
る。更に、ＣＰＵ１はグラフィックＬＳＩ１１に対し、
ディジタル値の取込み開始と停止、および読出し（表
示）開始と停止を指示する。ＣＰＵ１は、ゲートアレー
２に対し、カウンタのリセット又はカウント開始を指示
する。
【００１６】液晶表示部１５は、ゲートアレー２に電気
的接続されており、制御部７を介して、ディジタル値
と、水平同期信号ＨＬＣＤと、垂直同期信号ＶＬＣＤ
（これらの同期信号は前述の入力のものと異なる）と、
ドットクロック信号ＤＣＬＫと、表示制御信号ＤＥ（後
述）が供給される。以上の部品により、液晶表示装置１
６が構成されている。
的接続されており、制御部７を介して、ディジタル値
と、水平同期信号ＨＬＣＤと、垂直同期信号ＶＬＣＤ
（これらの同期信号は前述の入力のものと異なる）と、
ドットクロック信号ＤＣＬＫと、表示制御信号ＤＥ（後
述）が供給される。以上の部品により、液晶表示装置１
６が構成されている。
【００１７】次に、液晶表示装置１の動作を、図１ない
し図５に従い説明する。図３は液晶表示装置１の主要動
作を示すフローチャート、図４は液晶表示装置１に於け
る各信号のタイミングチャート、図５はＣＰＵ１に接続
されたＲＡＭ（図１で表示せず）内の領域を示す。
し図５に従い説明する。図３は液晶表示装置１の主要動
作を示すフローチャート、図４は液晶表示装置１に於け
る各信号のタイミングチャート、図５はＣＰＵ１に接続
されたＲＡＭ（図１で表示せず）内の領域を示す。
【００１８】これらの図に於て、電源スイッチ（図示せ
ず）がオンされると、動作が開始する。まずＣＰＵ１は
Ｐ−ｃｎｔ＝０に設定する（図３のステップＳ１）。即
ち、ＣＰＵ１はＮＧかＯＫかの判定（後述）回数をゼロ
に設定する。
ず）がオンされると、動作が開始する。まずＣＰＵ１は
Ｐ−ｃｎｔ＝０に設定する（図３のステップＳ１）。即
ち、ＣＰＵ１はＮＧかＯＫかの判定（後述）回数をゼロ
に設定する。
【００１９】次に、ＣＰＵ１は上記判定回数が１５回を
越えるか否かを判定する（Ｓ２）。上記説明では０回で
あるので、ＣＰＵ１はＳ２を否定する。そして、ＣＰＵ
１は、位相差（ＰＨＡＳＥ）を第１の一定値に固定する
（Ｓ３）。即ち、ＣＰＵ１は、クロックジェネレータ１
４に対し、水平同期信号ＨＳとドットクロック信号ＤＣ
ＬＫの位相差Ａ４を指示し、第１の一定値Ａ４に固定す
る（図４参照）。
越えるか否かを判定する（Ｓ２）。上記説明では０回で
あるので、ＣＰＵ１はＳ２を否定する。そして、ＣＰＵ
１は、位相差（ＰＨＡＳＥ）を第１の一定値に固定する
（Ｓ３）。即ち、ＣＰＵ１は、クロックジェネレータ１
４に対し、水平同期信号ＨＳとドットクロック信号ＤＣ
ＬＫの位相差Ａ４を指示し、第１の一定値Ａ４に固定す
る（図４参照）。
【００２０】この時、画像信号ＲＧＢは入力部８を通
り、ビデオアンプ９により必要なレベルに調整された
後、ＡＤ変換部１０によりサンプリングされ、ディジタ
ル値に変換される。そして、ディジタル値はグラフィッ
クＬＳＩ１１により適切な画像サイズと周波数に変換さ
れ、制御部７を介して、液晶表示部１５へ入力される。
り、ビデオアンプ９により必要なレベルに調整された
後、ＡＤ変換部１０によりサンプリングされ、ディジタ
ル値に変換される。そして、ディジタル値はグラフィッ
クＬＳＩ１１により適切な画像サイズと周波数に変換さ
れ、制御部７を介して、液晶表示部１５へ入力される。
【００２１】また、水平同期信号ＨＳと垂直同期信号Ｖ
Ｓは、シンクプロセッサ１３により波形整形され、制御
部７を介して、グラフィックＬＳＩ１１に入力される。
そして、液晶表示部１５に適した水平同期信号ＨＬＣＤ
と、垂直同期信号ＶＬＣＤに変換される。この水平同期
信号ＨＬＣＤと垂直同期信号ＶＬＣＤは、表示制御信号
ＤＥ（液晶表示部１５で実際に表示させる期間を示す信
号）と、ディジタル値と共に、液晶表示部１５へ入力さ
れる。
Ｓは、シンクプロセッサ１３により波形整形され、制御
部７を介して、グラフィックＬＳＩ１１に入力される。
そして、液晶表示部１５に適した水平同期信号ＨＬＣＤ
と、垂直同期信号ＶＬＣＤに変換される。この水平同期
信号ＨＬＣＤと垂直同期信号ＶＬＣＤは、表示制御信号
ＤＥ（液晶表示部１５で実際に表示させる期間を示す信
号）と、ディジタル値と共に、液晶表示部１５へ入力さ
れる。
【００２２】次に、ＣＰＵ１は位相チェックを行なう
（Ｓ４）。即ち、ＣＰＵ１は、ゲートアレー２に水平ブ
ランキングのカウント開始を指示する。ゲートアレー２
のカウンタ制御器６は入力画像領域の第１行に於て、水
平同期信号ＨＳの始点（立上りＡ３）から、画像信号の
始点（立上りＡ２）までに存在するドットクロック信号
ＤＣＬＫの数を、水平ブランキングカウンタ４にて測定
する（図２と図４を参照）。図４（ｂ）では、６個がカ
ウントされる。
（Ｓ４）。即ち、ＣＰＵ１は、ゲートアレー２に水平ブ
ランキングのカウント開始を指示する。ゲートアレー２
のカウンタ制御器６は入力画像領域の第１行に於て、水
平同期信号ＨＳの始点（立上りＡ３）から、画像信号の
始点（立上りＡ２）までに存在するドットクロック信号
ＤＣＬＫの数を、水平ブランキングカウンタ４にて測定
する（図２と図４を参照）。図４（ｂ）では、６個がカ
ウントされる。
【００２３】そして、カウンタ制御器６は、入力画像領
域の第２行に於て、立上りＡ３からＡ２までのドットク
ロック信号ＤＣＬＫの数（６個）をカウントする。今回
（第２行）の個数と、前回（第１行）の個数は同一であ
るので、カウンタ制御器６は位相ビットにフラグを立て
ない。
域の第２行に於て、立上りＡ３からＡ２までのドットク
ロック信号ＤＣＬＫの数（６個）をカウントする。今回
（第２行）の個数と、前回（第１行）の個数は同一であ
るので、カウンタ制御器６は位相ビットにフラグを立て
ない。
【００２４】仮に、第３行に於て、ドットクロック信号
ＤＣＬＫの数を５個としてカウントしたとする。この
時、カウンタ制御器６は位相ビットにフラグを立てる。
カウンタ制御器６は上記動作を複数行（ここでは６４
行）繰り返し、水平ブランキングのカウント動作を終了
する。
ＤＣＬＫの数を５個としてカウントしたとする。この
時、カウンタ制御器６は位相ビットにフラグを立てる。
カウンタ制御器６は上記動作を複数行（ここでは６４
行）繰り返し、水平ブランキングのカウント動作を終了
する。
【００２５】ＣＰＵ１は、所定の待ち時間（Ｓ５）の
後、位相ビットをチェックし（Ｓ６）位相ビットが１で
あるか否かを判定する（Ｓ７）。上記説明では、フラグ
が立っているので、ＣＰＵ１はＳ７を肯定し、位相差が
不適切（ＮＧ）であると認定する（Ｓ８）。
後、位相ビットをチェックし（Ｓ６）位相ビットが１で
あるか否かを判定する（Ｓ７）。上記説明では、フラグ
が立っているので、ＣＰＵ１はＳ７を肯定し、位相差が
不適切（ＮＧ）であると認定する（Ｓ８）。
【００２６】この様にして、ＣＰＵ１は位相差Ａ４が不
適切と認定し、ＣＰＵ１に接続されたＲＡＭの０番地に
ＮＧを記憶させ（図５参照）、カウンタに１を加える
（Ｓ９）。
適切と認定し、ＣＰＵ１に接続されたＲＡＭの０番地に
ＮＧを記憶させ（図５参照）、カウンタに１を加える
（Ｓ９）。
【００２７】次に、ＣＰＵ１はＳ２に戻り、判定回数が
１５回を越えるか否かを判定する（Ｓ２）。上記説明で
は、判定回数が１回であるので、ＣＰＵ１はＳ２を否定
する。そしてＣＰＵ１は、位相差を第２の一定値に固定
する（Ｓ３）。即ち、ＣＰＵ１は、位相差Ａ４より少し
長い第２の一定値を設定する（図４では図示せず）。
１５回を越えるか否かを判定する（Ｓ２）。上記説明で
は、判定回数が１回であるので、ＣＰＵ１はＳ２を否定
する。そしてＣＰＵ１は、位相差を第２の一定値に固定
する（Ｓ３）。即ち、ＣＰＵ１は、位相差Ａ４より少し
長い第２の一定値を設定する（図４では図示せず）。
【００２８】そしてＣＰＵ１は上述のＳ４、Ｓ５、Ｓ６
の動作を行なう。仮に、カウンタ制御器６が位相ビット
フラグを１としているならば、ＣＰＵ１はＳ７を肯定
し、位相差（第２の一定値）がＮＧと認定し（Ｓ８）、
ＲＡＭの１番地にＮＧを記憶させ（図５参照）、カウン
タに１を加える（Ｓ９）。
の動作を行なう。仮に、カウンタ制御器６が位相ビット
フラグを１としているならば、ＣＰＵ１はＳ７を肯定
し、位相差（第２の一定値）がＮＧと認定し（Ｓ８）、
ＲＡＭの１番地にＮＧを記憶させ（図５参照）、カウン
タに１を加える（Ｓ９）。
【００２９】ＣＰＵ１は、再びＳ２に戻り、Ｓ２を否定
し、位相差を第３の一定値に固定する（Ｓ３）。ＣＰＵ
１はＳ４、Ｓ５、Ｓ６を実行した後、位相ビットフラグ
が立っていない場合、入力画像領域の第１行から第６４
行までに於て、立上りＡ３からＡ２までに存在するドッ
トクロック信号の数が同一値と判定する（Ｓ４、Ｓ５、
Ｓ６）。その結果、ＣＰＵ１は位相ビットが１であるか
否かの判定を否定し（Ｓ７）位相差（第３の一定値）が
適切（ＯＫ）と認定し（Ｓ１０）、ＲＡＭの２番地にＯ
Ｋを記憶させ（図５参照）、カウンタに１を加える（Ｓ
９）。
し、位相差を第３の一定値に固定する（Ｓ３）。ＣＰＵ
１はＳ４、Ｓ５、Ｓ６を実行した後、位相ビットフラグ
が立っていない場合、入力画像領域の第１行から第６４
行までに於て、立上りＡ３からＡ２までに存在するドッ
トクロック信号の数が同一値と判定する（Ｓ４、Ｓ５、
Ｓ６）。その結果、ＣＰＵ１は位相ビットが１であるか
否かの判定を否定し（Ｓ７）位相差（第３の一定値）が
適切（ＯＫ）と認定し（Ｓ１０）、ＲＡＭの２番地にＯ
Ｋを記憶させ（図５参照）、カウンタに１を加える（Ｓ
９）。
【００３０】同様にして、ＣＰＵ１は、水平同期信号と
ドットクロック信号との位相差Ａ５（図４に於て、水平
同期信号ＨＳの立上りＡ３からドットクロック信号ＤＣ
ＬＫの立上りＡ６までの差）を徐々に変化させる（Ｓ
３）。そして、ＣＰＵ１は、水平ブランキングのカウン
ト開始をカウンタ制御器６に指示し、各位相差に於て、
水平同期信号ＨＳの始点（立上りＡ３）から画像信号の
始点（立上りＡ２）までに入力されるドットクロック信
号ＤＣＬＫの個数を複数行測定（カウント）させる（Ｓ
４、Ｓ５、Ｓ６）。
ドットクロック信号との位相差Ａ５（図４に於て、水平
同期信号ＨＳの立上りＡ３からドットクロック信号ＤＣ
ＬＫの立上りＡ６までの差）を徐々に変化させる（Ｓ
３）。そして、ＣＰＵ１は、水平ブランキングのカウン
ト開始をカウンタ制御器６に指示し、各位相差に於て、
水平同期信号ＨＳの始点（立上りＡ３）から画像信号の
始点（立上りＡ２）までに入力されるドットクロック信
号ＤＣＬＫの個数を複数行測定（カウント）させる（Ｓ
４、Ｓ５、Ｓ６）。
【００３１】そしてＣＰＵ１は、測定された個数が同一
値になったか否かを判定する（Ｓ７）同一値の場合は、
ＲＡＭの該当番地にＯＫを記憶させ（Ｓ１０）、同一値
でない場合は、該当番地にＮＧを記憶させる（Ｓ８）。
ＣＰＵ１はこの様な動作を行なう事により、ＲＡＭの１
６個の番地には各々ＯＫとＮＧが記憶される（図５参
照）。
値になったか否かを判定する（Ｓ７）同一値の場合は、
ＲＡＭの該当番地にＯＫを記憶させ（Ｓ１０）、同一値
でない場合は、該当番地にＮＧを記憶させる（Ｓ８）。
ＣＰＵ１はこの様な動作を行なう事により、ＲＡＭの１
６個の番地には各々ＯＫとＮＧが記憶される（図５参
照）。
【００３２】図５に於て、例えば、ＲＡＭの２、３、
４、７、８、９、ａ、ｂ、ｃ、ｅ、ｆ番地に各々、ＯＫ
が記憶される。そして、ＣＰＵ１は、ＲＡＭに於て、Ｏ
Ｋの範囲が最も広いもの（即ち、７、８、９、ａ、ｂ、
ｃ番地）を捜し、その範囲の略中央の番地（即ち９番
地）を適正な位相差として決定する。この様にして、１
６回目の判定を終わると、ＣＰＵ１はＳ２を肯定し、次
の動作に入る（Ｓ１１）。
４、７、８、９、ａ、ｂ、ｃ、ｅ、ｆ番地に各々、ＯＫ
が記憶される。そして、ＣＰＵ１は、ＲＡＭに於て、Ｏ
Ｋの範囲が最も広いもの（即ち、７、８、９、ａ、ｂ、
ｃ番地）を捜し、その範囲の略中央の番地（即ち９番
地）を適正な位相差として決定する。この様にして、１
６回目の判定を終わると、ＣＰＵ１はＳ２を肯定し、次
の動作に入る（Ｓ１１）。
【００３３】なお、上記９番地に相当するのが、図４
（ｃ）である。この様に決定された位相差（Ａ５）を持
つドットクロック信号ＤＣＬＫ（図４（ｃ）で図示）で
は、その検出点Ａ７は、画像信号の変化点の略中間点Ａ
８に一致する。この様に一致させる事により、ドットク
ロック信号（図４（ｃ））が多少ずれても、検出点Ａ７
が画像信号の変化点（Ａ２やＡ９）に重なる事がない。
その結果、水平同期信号ＨＳの始点（Ａ３）から画像信
号の始点（Ａ２）までに入力されるドットクロック信号
ＤＣＬＫの個数は安定して得られる。故に、水平ブラン
キング期間が安定し画像信号を正確にディジタル値に変
換する事が可能となる。この様にして、画像の位置がず
れる、という表示品質の悪化を防止できる。
（ｃ）である。この様に決定された位相差（Ａ５）を持
つドットクロック信号ＤＣＬＫ（図４（ｃ）で図示）で
は、その検出点Ａ７は、画像信号の変化点の略中間点Ａ
８に一致する。この様に一致させる事により、ドットク
ロック信号（図４（ｃ））が多少ずれても、検出点Ａ７
が画像信号の変化点（Ａ２やＡ９）に重なる事がない。
その結果、水平同期信号ＨＳの始点（Ａ３）から画像信
号の始点（Ａ２）までに入力されるドットクロック信号
ＤＣＬＫの個数は安定して得られる。故に、水平ブラン
キング期間が安定し画像信号を正確にディジタル値に変
換する事が可能となる。この様にして、画像の位置がず
れる、という表示品質の悪化を防止できる。
【００３４】以上説明した事を以下にまとめる。第１
に、制御部７は、ドットクロック信号ＤＣＬＫの検出点
Ａ７が、画像信号の変化点の略中央Ａ８に位置する様に
制御する。
に、制御部７は、ドットクロック信号ＤＣＬＫの検出点
Ａ７が、画像信号の変化点の略中央Ａ８に位置する様に
制御する。
【００３５】具体的には、制御部７は、水平同期信号Ｈ
Ｓとドットクロック信号ＤＣＬＫとの位相差Ａ５（図４
（ｃ）参照）を適正値として決定する事により、上記制
御を行なう。
Ｓとドットクロック信号ＤＣＬＫとの位相差Ａ５（図４
（ｃ）参照）を適正値として決定する事により、上記制
御を行なう。
【００３６】更に具体的には、制御部７は、上記位相差
Ａ５を変化させる（図３のＳ３）。各位相差に於て、水
平同期信号ＨＳの始点（Ａ３）から画像信号の始点（Ａ
２）までに入力されたドットクロック信号ＤＣＬＫの個
数を複数行測定する（Ｓ４、Ｓ５、Ｓ６）。そして、測
定された個数が同一値になった場合（Ｓ７）、その時の
位相差Ａ５を適正値として決定する（Ｓ１０）。
Ａ５を変化させる（図３のＳ３）。各位相差に於て、水
平同期信号ＨＳの始点（Ａ３）から画像信号の始点（Ａ
２）までに入力されたドットクロック信号ＤＣＬＫの個
数を複数行測定する（Ｓ４、Ｓ５、Ｓ６）。そして、測
定された個数が同一値になった場合（Ｓ７）、その時の
位相差Ａ５を適正値として決定する（Ｓ１０）。
【００３７】また、制御部７は、測定された前記個数が
同一値となる複数個の位相差に於て（図５に示したＯＫ
の番地）、複数個の略中間（図５に示した９番地）の位
相差を適正値として決定する。
同一値となる複数個の位相差に於て（図５に示したＯＫ
の番地）、複数個の略中間（図５に示した９番地）の位
相差を適正値として決定する。
【００３８】
【発明の効果】上述の様に、請求項１の本発明では、制
御部は、ドットクロック信号の検出点が画像信号の変化
点の略中央に位置する様に、制御する。その結果、ドッ
トクロック信号が多少ずれても、検出点は画像信号の変
化点に重なる事がない。そのため、水平同期信号の始点
から画像信号の始点までに入力されるドットクロック信
号の個数は安定して得られる。故に、水平ブランキング
期間が安定し、必要な画像が欠けたり、又は画像の位置
がずれる、という表示品質の悪化を防止できる。
御部は、ドットクロック信号の検出点が画像信号の変化
点の略中央に位置する様に、制御する。その結果、ドッ
トクロック信号が多少ずれても、検出点は画像信号の変
化点に重なる事がない。そのため、水平同期信号の始点
から画像信号の始点までに入力されるドットクロック信
号の個数は安定して得られる。故に、水平ブランキング
期間が安定し、必要な画像が欠けたり、又は画像の位置
がずれる、という表示品質の悪化を防止できる。
【００３９】請求項２の本発明では、制御部は、水平同
期信号とドットクロック信号との位相差を決定する事に
より、前記制御を行なう。また、水平同期信号の始点
と、画像信号の始点との位相差は正確に得られる。その
結果、水平同期信号とドットクロック信号との位相差を
適正値に決定する事により、ドットクロック信号の検出
点を画像信号の略中央に位置させる事が出来る。
期信号とドットクロック信号との位相差を決定する事に
より、前記制御を行なう。また、水平同期信号の始点
と、画像信号の始点との位相差は正確に得られる。その
結果、水平同期信号とドットクロック信号との位相差を
適正値に決定する事により、ドットクロック信号の検出
点を画像信号の略中央に位置させる事が出来る。
【００４０】請求項３の本発明では、制御部は、前記位
相差を変え、各位相差に於て、水平同期信号の始点から
画像信号の始点までに入力されるドットクロック信号の
個数を複数行測定し、測定された個数が同一値になった
場合、その時の位相差を決定する。この様に、測定され
た個数が同一値になった場合、ドットクロック信号の検
出点は、画像信号の変化点に重なっていない。即ち、上
記検出点は、画像信号の変化点の略中央に位置する。
相差を変え、各位相差に於て、水平同期信号の始点から
画像信号の始点までに入力されるドットクロック信号の
個数を複数行測定し、測定された個数が同一値になった
場合、その時の位相差を決定する。この様に、測定され
た個数が同一値になった場合、ドットクロック信号の検
出点は、画像信号の変化点に重なっていない。即ち、上
記検出点は、画像信号の変化点の略中央に位置する。
【００４１】請求項４の本発明では、制御部は、測定さ
れた個数が同一値となる複数個の位相差に於て、複数個
の略中間の位相差を決定する。この様に、同一値となる
複数個の位相差の略中間の位相差を、適正値として決定
する事により、ドットクロック信号の検出点は、一層確
実に、画像信号の変化点の略中央に位置する。
れた個数が同一値となる複数個の位相差に於て、複数個
の略中間の位相差を決定する。この様に、同一値となる
複数個の位相差の略中間の位相差を、適正値として決定
する事により、ドットクロック信号の検出点は、一層確
実に、画像信号の変化点の略中央に位置する。
【図１】本発明の実施の形態に係る液晶表示装置１６の
ブロック図である。
ブロック図である。
【図２】上記液晶表示装置１６に用いられるゲートアレ
ー２の主要ブロック図である。
ー２の主要ブロック図である。
【図３】上記液晶表示装置１６の主要動作を示すフロー
チャートである。
チャートである。
【図４】上記液晶表示装置１６に於ける各信号のタイミ
ングチャートである。
ングチャートである。
【図５】上記液晶表示装置１６に用いられるＣＰＵ１に
接続されたＲＡＭ内の領域を示す。
接続されたＲＡＭ内の領域を示す。
７ 制御部 １０ ＡＤ変換部 １５ 液晶表示部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 和久 鳥取県鳥取市南吉方３丁目201番地 鳥取 三洋電機株式会社内 (72)発明者 松本 博之 鳥取県鳥取市南吉方３丁目201番地 鳥取 三洋電機株式会社内 Ｆターム(参考） 2H093 NB01 NB11 NC24 NC29 ND16 NE10 5C006 AA11 AA22 AC21 AF51 AF52 AF53 AF72 AF81 BB11 BF01 FA16 5C080 AA10 BB05 CC03 DD03 EE29 EE30 FF09 GG09 GG12 JJ02 JJ04 JJ07
Claims (4)
- 【請求項１】 入力される画像信号をサンプリングし、
ディジタル値に変換するＡＤ変換部と、制御部を介し
て、前記ディジタル値と水平同期信号とドットクロック
信号が入力される液晶表示部とを備え、前記制御部は、
前記ドットクロック信号の検出点が前記画像信号の変化
点の略中央に位置する様に、制御する事を特徴とする液
晶表示装置。 - 【請求項２】 前記制御部は、前記水平同期信号と前記
ドットクロック信号との位相差を決定する事により、前
記制御を行なう事を特徴とする請求項１の液晶表示装
置。 - 【請求項３】 前記制御部は、前記位相差を変え、各位
相差に於て、前記水平同期信号の始点から前記画像信号
の始点までに入力される前記ドットクロック信号の個数
を複数行測定し、測定された前記個数が同一値になった
場合、その時の位相差を決定する事を特徴とする請求項
２の液晶表示装置。 - 【請求項４】 前記制御部は、測定された前記個数が同
一値となる複数個の位相差に於て、前記複数個の略中間
の位相差を決定する事を特徴とする請求項３の液晶表示
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11013406A JP2000214432A (ja) | 1999-01-21 | 1999-01-21 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11013406A JP2000214432A (ja) | 1999-01-21 | 1999-01-21 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000214432A true JP2000214432A (ja) | 2000-08-04 |
Family
ID=11832262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11013406A Pending JP2000214432A (ja) | 1999-01-21 | 1999-01-21 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000214432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002540475A (ja) * | 1999-03-26 | 2002-11-26 | フジツウ シーメンス コンピューターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 平面スクリーンの位相調整用の方法及び装置 |
| KR101765863B1 (ko) | 2010-12-28 | 2017-08-09 | 엘지디스플레이 주식회사 | 타이밍 컨트롤러 및 그 구동 방법과 이를 이용한 액정표시장치 |
-
1999
- 1999-01-21 JP JP11013406A patent/JP2000214432A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002540475A (ja) * | 1999-03-26 | 2002-11-26 | フジツウ シーメンス コンピューターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 平面スクリーンの位相調整用の方法及び装置 |
| KR101765863B1 (ko) | 2010-12-28 | 2017-08-09 | 엘지디스플레이 주식회사 | 타이밍 컨트롤러 및 그 구동 방법과 이를 이용한 액정표시장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040127 |