JP2000207279A - メモリ制御装置およびメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】ペナルティの発生を軽減する。 【解決手段】メモリコントローラ７５は、モジュール７
１〜７３より、同時刻にＳＤＲＡＭ７４の各バンクに対
するアクセス要求がある場合には、以下のようにして、
１つのアクセス要求のみを有効とする。まず、同時刻に
発生した複数のアクセス要求より、使用中でないバンク
（空きバンク）へのアクセス要求のみを選択する。次
に、このように選択したアクセス要求より、予め定めら
れたモジュール７１〜７３の優先順位に基づいて、１つ
のアクセス要求を有効とし、そのアクセス要求に係るモ
ジュールに対してＳＤＲＡＭ７４の使用権を与える。こ
れにより、ペナルティの発生を軽減でき、処理の遅延を
防止することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば複数のバ
ンクを持つＳＤＲＡＭ（Synchronous ＤＲＡＭ）の制御
を行う際に適用して好適なメモリ制御装置およびメモリ
制御方法に関する。詳しくは、複数モジュールからの複
数のメモリ部に対するアクセス要求があるとき、使用中
でないメモリ部へのアクセス要求のみを選択し、その後
に複数のモジュールの優先順位に基づいて１つのアクセ
ス要求のみを有効とすることによって、ペナルティの発
生を軽減するようにしたメモリ制御装置およびメモリ制
御方法に係るものである。

【０００２】

【従来の技術】コンピュータにおいて、ハードディスク
などに書き込まれたデータを保護するために、例えば１
日に１回これらデータをデータストリーマと呼ばれるデ
ータレコーダに転送して記録することが行われている。

【０００３】従来、データレコーダとしては、通常のア
ナログのオーディオテープレコーダが多く用いられてい
た。しかし、このアナログ・オーディオテープレコーダ
では、磁気テープの消費量が極めて多くなり、また、記
録時のデータレートが低いために、データの記録・転送
に時間がかかっていた。さらに、アナログ・オーディオ
テープレコーダでは、高速検索操作ができないため、所
望のデータの頭出しにも時間がかかるという欠点があっ
た。

【０００４】そこで、回転ヘッドを用いるヘリカルスキ
ャン型のデジタル・オーディオテープレコーダ、いわゆ
るＤＡＴをデータレコーダとして使用することが行われ
ている。

【０００５】ＤＡＴをデータレコーダとして使用する場
合、ホストコンピュータからのデータをＤＡＴフォーマ
ットのデータに変換してから記録することになる。ＤＡ
Ｔフォーマットでは、図４に示すように、互いにアジマ
スの異なる２つのヘッドが１回転する間に形成される２
本の傾斜トラックＴA ，ＴB で１フレームを構成し、こ
の１フレームを単位として１６ビットのＰＣＭオーディ
オデータをインターリーブして記録するようにしてい
る。１本のトラックは、３６バイトを１ブロックとした
１９６ブロックよりなる。つまり、各トラックには、そ
れぞれ、トラックの一端から、１１ブロックのマージナ
ルエリア（マージン区間）、１１ブロックのサブエリア
１、１１ブロックのＡＴＦエリア１、１３０ブロックの
メインエリア、１１ブロックのＡＴＦエリア２、１１ブ
ロックのサブエリア２および１１ブロックのマージナル
エリア（マージン区間）が配置されている。

【０００６】サブエリア１およびサブエリア２は、それ
ぞれ、２ブロックのサブコードＰＬＬ用プリアンブル区
間、８ブロックのサブデータエリアおよび１ブロックの
ポストアンブル区間で構成されている。ＡＴＦエリア１
およびＡＴＦエリア２は、それぞれ、３ブロックのＩＢ
Ｇ（Inter Block Gap）区間、５ブロックのＡＴＦ（Aut
omatic TrackFinding）信号区間および３ブロックのＩ
ＢＧ区間で構成されている。

【０００７】メインエリアは、２ブロックのデータＰＬ
Ｌ用プリアンブル区間および１２８ブロックのメインデ
ータエリアで構成されている。１データブロックは、図
５に示すように、ブロックの先頭から、同期信号、ＰＣ
Ｍ・ＩＤ、ブロックアドレス，パリティがそれぞれ１バ
イトで配され、次の３２バイトの区間にメインデータが
配置されている。

【０００８】上記メインデータは、オーディオ信号を取
り扱う場合は、ＬチャンネルとＲチャンネルのそれぞれ
１６ビットのＰＣＭデータである。この１６ビットのメ
インデータは、図６に示すように、１フレームすなわち
２本のトラックのメインエリアにインターリーブされて
パリティＱとともに配される。この場合、１フレームの
メインデータエリアには、略５７６０バイトのデータが
記録されることになる。このＤＡＴフォーマットでは、
サブデータエリアを用いてアフターレコーディングを行
うことができるようになっている。

【０００９】ここで、ＤＡＴフォーマットにおけるメイ
ンデータの誤り訂正符号の構成は、図７に示すように、
二次元符号であり、符号平面は１トラックにつき四平面
で構成され、それぞれＣ１，Ｃ２方向に符号化されてい
る。

【００１０】また、ＤＡＴをデータレコーダとして使用
する場合には、ホストコンピュータから送られてくるデ
ータを１６ビットのデータとし、上記ＰＣＭデータと同
等に扱い、これらのデータをフォーマット化して１フレ
ームのメインデータエリアに記録する。その場合、Ｌ，
Ｒチャンネルに相当する２バイト１６ビットのデータを
用い、例えばその上位４ビットをフォーマットＩＤと
し、下位８ビットを論理フレーム番号として記録する。
フォーマットＩＤは、データレコーダ固有のフォーマッ
トを示し、論理フレーム番号、例えば２３フレームを１
単位として、単位毎に１〜２３のフレーム番号を付加す
る。

【００１１】そして、このようなＤＡＴを使用したデー
タレコーダのフォーマットとして、例えばＥＣＭＡ（EU
RPPEAN COMPUTER MANUFACTURERS ASSOCIATION)規格によ
りＤＤＳやＤＤＳ２が規定されている。

【００１２】ＤＤＳフォーマットやＤＤＳ２フォーマッ
トでは、図８に示すように、磁気テープのローディング
とアンローディングを行うための領域として、リーダテ
ープに続く先頭領域に物理的なテープ開始位置（PBOT:P
hysical Beginning of Tape)から論理的なテープ開始位
置（LBOT:Logical Beginning of Tape)までのデバイス
領域が規定されており、このデバイス領域の次にリファ
レンス領域およびシステム領域が設けられている。リフ
ァレンス領域は、システム領域にシステムログ（履歴情
報）を記録する際の物理的な基準として使用される。そ
して、システム領域の次にデータを記録するためのデー
タ領域が設けられ、このデータ領域の次にＥＯＤ（End
of Data)領域が設けらている。

【００１３】さらに、ＤＤＳ２フォーマットでは、図９
に示すように、それぞれリファレンス領域、システム領
域、データ領域およびＥＯＤ領域からなる２つのパーテ
ィションＰ１，Ｐ２を有する２パーティション・テープ
が規定されており、各パーティションＰ１，Ｐ２毎のシ
ステムログ（履歴情報）が、それぞれパーティションＰ
１，Ｐ２のシステム領域に記録されるようになってい
る。

【００１４】

【発明が解決しようとする課題】ところで、上述したＤ
ＡＴを使用したデータレコーダでは、記録時には、イン
ターリーブ処理、Ｃ２エンコード処理、Ｃ１エンコード
処理が行われ、再生時には逆にＣ１デコード処理、Ｃ２
デコード処理、デインターリーブ処理が行われる。これ
らの処理を行うため、各処理を行うモジュールより、例
えばＳＤＲＡＭの各バンクを適宜アクセスする構成が採
用されている。

【００１５】この場合、複数のモジュールより同時刻に
アクセス要求がある場合には、いずれか１つのアクセス
要求のみを有効とし、そのアクセス要求を発生したモジ
ュールに対してＳＤＲＡＭの使用権を与える必要があ
る。この調整は、複数のモジュールとＳＤＲＡＭとの間
に介在されるメモリコントローラで行われている。しか
し、従来、メモリコントローラは、複数のモジュールよ
り同時刻にアクセス要求がある場合には、単に、複数モ
ジュールの優先順位のみに基づいて、１つのアクセス要
求を有効とするようにしている。この場合、使用権を獲
得したモジュールがアクセス要求したバンクが使用中と
いうこともあり、そのときにはそのバンクが空きバンク
になるまで待たなければならない。これを、ペナルティ
の発生と呼ぶ。ペナルティの発生によって、処理の遅延
を招くことになる。

【００１６】そこで、この発明では、上述したペナルテ
ィの発生を軽減し、処理の遅延を防止するようにしたメ
モリ制御装置およびメモリ制御方法を提供することを目
的とする。

【００１７】

【課題を解決するための手段】この発明に係るメモリ制
御装置は、独立してアクセス可能な複数のメモリ部に対
する複数のモジュールからのアクセス要求を処理するメ
モリ制御装置であって、複数モジュールより同時刻に発
生した上記複数のメモリ部のいずれかに対するアクセス
要求のうち、使用中でないメモリ部へのアクセス要求の
みを選択する手段と、選択された上記アクセス要求のう
ち、予め定められた上記複数のモジュールの優先順位に
基づいて、１つのアクセス要求のみを有効とする手段と
を備えるものである。例えば、複数のメモリ部はＳＤＲ
ＡＭを構成する複数のバンクである。

【００１８】また、この発明に係るメモリ制御方法は、
独立してアクセス可能な複数のメモリ部に対する複数の
モジュールからのアクセス要求を処理するメモリ制御方
法であって、複数モジュールより同時刻に発生した上記
複数のメモリ部に対するアクセス要求のうち、使用中で
ないメモリ部へのアクセス要求のみを選択する工程と、
選択された上記アクセス要求のうち、予め定められた上
記複数のモジュールの優先順位に基づいて、１つのアク
セス要求のみを有効とする工程とを有するものである。

【００１９】この発明において、複数のモジュールよ
り、同時刻に、独立してアクセス可能な複数のメモリ部
に対するアクセス要求が発生した場合、まず、使用中で
ないメモリ部（空きのメモリ部）へのアクセス要求のみ
を選択する。そして、このように選択したアクセス要求
より、予め定められた複数のモジュールの優先順位に基
づいて、１つのアクセス要求を有効とし、そのアクセス
要求に係るモジュールに対して複数のメモリ部よりなる
メモリの使用権を与える。

【００２０】このように、複数モジュールからの複数の
メモリ部に対するアクセス要求があるとき、使用中でな
いメモリ部へのアクセス要求のみを選択し、その後に複
数のモジュールの優先順位に基づいて１つのアクセス要
求のみを有効とすることにより、ペナルティの発生を軽
減することが可能となる。

【００２１】

【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態について説明する。図１は実施の形態
としてのＤＡＴを使用したデータレコーダ１０の構成を
示している。このデータレコーダ１０は、外部とのデー
タの授受を行うためのインタフェースコントローラ２０
と、このインタフェースコントローラ２０を介して入力
されたデータに信号処理を施して所定のフォーマットの
信号に変換する記録系信号処理部３０と、この記録系信
号処理部３０から供給される信号を一対の回転磁気ヘッ
ド４１Ａ，４１Ｂにより磁気テープ４２上の傾斜トラッ
クに記録し、また、上記傾斜トラックに記録されている
信号を上記回転磁気ヘッド４１Ａ，４１Ｂにより再生す
る記録再生部４０と、この記録再生部４０により再生さ
れた再生信号に信号処理を施して、元のデータを再生す
る再生系信号処理部５０と、上記記録再生部４０のテー
プ走行系を制御するトラッキングサーボ回路６０などを
備えてなる。

【００２２】記録再生部４０は、一対の回転磁気ヘッド
４１Ａ，４１Ｂが１８０°の角度をもって配設された回
転ドラム４１を備え、磁気テープ４２を、この回転ドラ
ム４１の周囲に約９０°の角範囲に亘って巻装した状態
で、所定の走行速度で走行させるようになっている。そ
して、上記回転ドラム４１の１回転毎に、図４に示すよ
うに、一対の回転磁気ヘッド４１Ａ，４１Ｂにより、磁
気テープ４２上の２本の傾斜トラックＴA ，ＴB を走査
して信号の記録再生を行うようになっている。

【００２３】インタフェースコントローラ２０は、図示
しない外部のホストコンピュータとバス２１を介してデ
ータの授受を行い、ホストコンピュータから送られてく
るデータを記録系信号処理部３０に供給し、一方再生系
信号処理部５０により再生されたデータをホストコンピ
ュータに送るようになっている。

【００２４】記録系信号処理部３０は、インタフェース
コントローラ２０を介して入力されたデータが供給され
るインターリーバ／デインターリーバ７１と、このイン
ターリーバ／デインターリーバ７１でインターリーブ処
理されたデータが供給されるＣ２エンコーダ／デコーダ
７２と、このＣ２エンコーダ／デコーダ７２で誤り訂正
符号Ｃ２が付加されたデータが供給されるＣ１エンコー
ダ／デコーダ７３と、これら各モジュール７１〜７３に
おける処理を実行する際に必要なバッファメモリとして
のＳＤＲＡＭ７４と、各モジュール７１〜７３とＳＤＲ
ＡＭ７４との間に介在されるメモリコントローラ７５と
を有している。

【００２５】ここで、Ｃ２エンコーダ／デコーダ７２
は、トラック方向に対応するデータ列の誤り訂正符号Ｃ
２を生成し、この誤り訂正符号Ｃ２を各トラックのメイ
ンデータエリアの中央部分に割り当てる。Ｃ１エンコー
ダ／デコーダ７３は、上述のブロック毎の誤り訂正符号
Ｃ１を生成する。ＳＤＲＡＭ７４は、図２に示すよう
に、例えばバンク０〜バンク３の独立してアクセス可能
な４つのバンクを有して構成されている。

【００２６】また、記録系信号処理部３０は、Ｃ１エン
コーダ／デコーダ７３で誤り訂正符号Ｃ１が付加された
データが供給されるサブコード付加回路３１と、このサ
ブコード付加回路３１でサブコードおよびブロックアド
レスが付加されたメインデータが供給されるヘッダパリ
ティ付加回路３２と、このヘッダパリティ付加回路３２
でヘッダパリティが付加されたメインデータが供給され
る８／１０変調回路３３と、この８／１０変調回路３３
により１０ビットデータに変換されたメインデータが供
給される同期信号付加回路３４と、この同期信号付加回
路３４でブロック毎に同期信号が付加されたメインデー
タが供給されるＡＴＦ・マージン付加回路３５と、この
ＡＴＦ・マージン付加回路３５によりＡＴＦパターンお
よびマージンが付加されたメインデータが供給される記
録アンプ３６とを有している。

【００２７】ヘッダパリティ付加回路３２は、サブコー
ド付加回路３１でメインデータに付加されたサブコード
およびブロックアドレスについて、エラー検出のための
１バイトのパリティを生成し、このパリティをメインデ
ータに付加する。８／１０変調回路３３は、ヘッダパリ
ティ付加回路３２によりヘッダパリティが付加されたメ
インデータを１バイト単位で８ビットを１０ビットに変
換して、記録する信号の直流レベルを略々０に保つよう
にする。

【００２８】同期信号付加回路３４は、８／１０変調回
路３３により１０ビッドデータに変換されたメインデー
タに１ブロック毎に同期信号を付加する。さらに、ＡＴ
Ｆ・マージン付加回路３５は、同期信号が付加されたメ
インデータに、１トラック毎にＡＴＦパターンおよびマ
ージンを付加する。このように、ＡＴＦ・マージン付加
回路３５で１トラック毎にＡＴＦパターンおよびマージ
ンが付加されたメインデータは、記録アンプ３６を介し
て記録再生部４０に供給される。

【００２９】ここで、図３に示すように、ＡＴＦパター
ンは、４種類の周波数信号を使用してなるものである。
すなわち、ＡＴＦパターンは、ｆ１＝ｆch／７２（ｆch
はチャネルビット周波数）である１３０．６７ｋＨｚの
パイロット信号と、ｆ２＝ｆch／１８である５２２．６
７ｋＨｚの同期信号と、ｆ３＝ｆch／１２である７８
４．００ｋＨｚの同期信号と、ｆ４＝ｆch／６である
１．５６８ＭＨｚのイレーズ信号とからなるパターンで
ある。トラッキングサーボ回路６０では、再生時に、ヘ
ッド４１Ａ，４１Ｂが各トラックを走査する際に、同期
信号の検出時点をタイミング基準として、隣接する左右
のトラックからのパイロット信号のレベルＳＰ１，ＳＰ
２を取得し、それらが等しくなるようにキャプスタン
（図示せず）の回転位相を制御することで、トラッキン
グサーボを実行するようになされている。

【００３０】上述した記録系信号処理部３０の動作を、
簡単に説明する。インタフェースコントローラ２０を介
して入力されたデータは、インターリーバ／デインター
リーバ７１でインターリーブ処理される。そして、その
後に、この入力データに対し、Ｃ２エンコーダ／デコー
ダ７２でトラック方向に対応するデータ列の誤り訂正符
号Ｃ２が生成されて付加され、さらにＣ１エンコーダ／
デコーダ７３ではブロック毎の誤り訂正符号Ｃ１が生成
されて付加される。

【００３１】Ｃ１エンコーダ／デコーダ７３より出力さ
れる誤り訂正符号Ｃ２，Ｃ１が付加されたメインデータ
に対し、サブコード付加回路３１でサブコードおよびブ
ロックアドレスが付加され、さらにヘッダパリティ付加
回路３２でそれらに対するパリティも付加される。この
ヘッダパリティ付加回路３２より出力されるメインデー
タは、８／１０変調回路３３で８ビットデータより１０
ビットデータに変換される。

【００３２】この１０ビットデータに変換されたメイン
データに対し、同期信号付加回路３４でブロック毎にそ
の先頭に同期信号が付加され、さらにＡＴＦ・マージン
付加回路３５でトラック毎にトラッキングサーボに使用
するＡＴＦパターンが付加されると共に、マージンが付
加され、記録信号としての所定フォーマットの信号が得
られる。そして、この記録信号が記録アンプ３６を介し
て記録再生部４０に供給され、磁気テープ４２の傾斜ト
ラックに記録される。

【００３３】データレコーダ１０では、上述したような
記録系信号処理部３０を備えることにより、ＤＡＴと同
様に、一端から、１トラックがマージナルエリア、サブ
エリア１、ＡＴＦエリア１、メインエリア、ＡＴＦエリ
ア２、サブエリア２およびマージナルエリアが形成さ
れ、そしてメインエリア内のメインデータエリアが３２
バイトを１ブロックとして１２８ブロックに領域が分割
され、各ブロック領域にサブコードやメインデータが記
録される。因みに、サブコードとしては、メインデータ
の区切り情報であるセパレータカウント、記録数を示す
レコードカウント、テープフォーマット上で定義された
各領域を示すエリアＩＤ、記録単位の絶対位置を示すフ
レーム番号、記録単位数を示すグループカウントやチェ
ックサム等が記録される。

【００３４】また、再生系信号処理部５０は、記録再生
部４０により磁気テープ４２の傾斜トラックから再生さ
れた再生信号が再生アンプ５１を介して供給されるＰＬ
Ｌ（phase-locked loop）回路５２と、このＰＬＬ回路
５２から再生データが供給される同期信号検出回路５３
と、この同期信号検出回路５３から上述の再生データと
検出された同期信号とが供給される１０／８復調回路５
４と、この１０／８復調回路５４で８ビットデータに変
換された再生データが供給されるヘッダパリティチェッ
ク回路５５と、このヘッダパリティチェック回路５５で
パリティチェックが行われた再生データが供給されるサ
ブコード分離回路５６とを有している。

【００３５】ＰＬＬ回路５２は、記録再生部４０から再
生アンプ５１を介して供給される再生信号よりチャネル
ビットクロック信号を再生し、その再生クロック信号に
同期した再生データを生成する。同期信号検出回路５３
は、上述の再生クロック信号を使用して、ＰＬＬ回路５
２からの再生データより各ブロックの先頭に配置された
同期信号を検出する。１０／８復調回路５４は、同期信
号検出回路５３で検出される同期信号をタイミング基準
とし、再生データを１０ビットデータから８ビットデー
タに変換する。

【００３６】また、ヘッダパリティチェック回路５５で
は、上述の１バイトのヘッダパリティを用いてメインデ
ータに付加されたサブコードおよびブロックアドレスの
パリティチェックを行う。そして、サブコード分離回路
５６では、ヘッダパリティチェック回路５５によりパリ
ティチェックされた正しいサブコードおよびブロックア
ドレスを再生データから分離し、図示しないシステムコ
ントローラなどに供給する。

【００３７】また、再生系信号処理部５０は、サブコー
ド分離回路５６でサブコードおよびブロックアドレスが
分離された再生データが供給されるＣ１エンコーダ／デ
コーダ７３と、このＣ１エンコーダ／デコーダ７３で誤
り訂正符号Ｃ１によって誤り訂正されたメインデータが
供給されるＣ２エンコーダ／デコーダ７２と、このＣ２
エンコーダ／デコーダ７２で誤り訂正符号Ｃ２によって
誤り訂正されたメインデータが供給され、デインターリ
ーブ処理をしてインタフェースコントローラ２０に供給
するインターリーバ／デインターリーバ７１と、これら
各モジュール７１〜７３における処理を実行する際に必
要なバッファメモリとしてのＳＤＲＡＭ７４と、各モジ
ュール７１〜７３とＳＤＲＡＭ７４との間に介在される
メモリコントローラ７５とを有している。

【００３８】ここで、Ｃ１エンコーダ／デコーダ７３
は、上述のブロック毎に付加されている誤り訂正符号Ｃ
１を用いて、各ブロック毎のメインデータに誤り訂正処
理を施す。また、Ｃ２エンコーダ／デコーダ７２は、上
述したようにＣ１エンコーダ／デコーダ７３で誤り訂正
処理が施された各１単位毎のメインデータについて、メ
インデータエリアの中央部分に付加されている誤り訂正
符号Ｃ２を用いて、トラック方向に対応するデータ列に
誤り訂正処理を施す。

【００３９】上述した再生系信号処理部５０の動作を、
簡単に説明する。記録再生部４０により磁気テープ４２
の傾斜トラックから再生された再生信号は再生アンプ５
１を介してＰＬＬ回路５２に供給され、その再生信号よ
りクロック信号（チャネルビットクロック信号）が再生
されると共に、その再生クロック信号に同期した再生デ
ータが生成される。そして、この再生データに対し、同
期信号検出回路５３で各ブロックの先頭に付加された同
期信号が検出され、１０／８復調回路５４でその検出さ
れた同期信号をタイミング基準として８ビットデータへ
の変換が行われる。

【００４０】この８ビットデータに変換された再生デー
タはヘッダパリティチェック回路５５に供給され、各ブ
ロック毎にメインデータに付加されているサブコードお
よびブロックアドレスについてパリティチェックが行わ
れる。そして、正しいサブコードおよびブロックアドレ
スがサブコード分離回路５６で分離され、図示しないシ
ステムコントローラなどに供給される。

【００４１】サブコード分離回路５６でサブコードおよ
びブロックアドレスが分離された再生データに対し、Ｃ
１エンコーダ／デコーダ７３で上述のブロック毎に付加
されている誤り訂正符号Ｃ１を用いて各ブロック毎に誤
り訂正処理が行われ、さらにＣ２エンコーダ／デコーダ
７２でメインデータエリアの中央部分に付加されている
誤り訂正符号Ｃ２を用いてトラック方向のデータ列につ
いての誤り訂正処理が行われる。そして、Ｃ２エンコー
ダ／デコーダ７２より出力される誤り訂正された再生デ
ータは、インターリーバ／デインターリーバ７１でデイ
ンターリーブ処理された後に、インタフェースコントロ
ーラ２０を介してホストコンピュータに送られる。

【００４２】データレコーダ１０では、上述したような
再生系信号処理部５０を備えることにより、ＤＡＴと同
様に、ブロック毎の誤り訂正符号Ｃ１およびトラック毎
の誤り訂正符号Ｃ２を用いた誤り訂正処理を行うことが
でき、メインデータのエラーを良好に訂正でき、信頼性
の高いメインデータを得ることができる。

【００４３】さて、本実施の形態において、メモリコン
トローラ７５は、モジュール７１〜７３より、同時刻に
ＳＤＲＡＭ７４の各バンクに対するアクセス要求がある
場合には、以下のようにして、１つのアクセス要求のみ
を有効とする。まず、同時刻に発生した複数のアクセス
要求より、使用中でないバンク（空きバンク）へのアク
セス要求のみを選択する。次に、このように選択したア
クセス要求より、予め定められたモジュール７１〜７３
の優先順位に基づいて、１つのアクセス要求を有効と
し、そのアクセス要求に係るモジュールに対してＳＤＲ
ＡＭ７４の使用権を与える。

【００４４】ここで、具体例として、例えば、バンク０
が使用中、バンク１〜バンク３が空きであり、モジュー
ル７１がバンク１のアクセス要求を発生し、モジュール
７２がバンク２のアクセス要求を発生し、さらにモジュ
ール７３がバンク０のアクセス要求を発生した場合につ
いて考える。ただし、優先順位は、モジュール７３、
モジュール７２、モジュール７１の順であるとす
る。

【００４５】この場合、メモリコントローラ７５は、ま
ず、空きバンクに対するモジュール７１，７２のアクセ
ス要求を選択する。そして、その中から、優先順位の高
いモジュール７２のアクセス要求を有効とする。

【００４６】このように本実施の形態においては、モジ
ュール７１〜７３より同時刻にＳＤＲＡＭ７４のバンク
０〜３に対するアクセス要求が発生するとき、使用中で
ないバンク（空きバンク）へのアクセス要求のみを選択
し、その後にモジュール７１〜７３の優先順位に基づい
て１つのアクセス要求のみを有効とするものであり、ペ
ナルティの発生を軽減でき、処理の遅延を防止すること
ができる。

【００４７】因みに、上述した具体例において、従来の
ように優先順位のみで判断する場合には、優先順位の高
いモジュール７３からのアクセス要求が有効とされ、モ
ジュール７３がＳＤＲＡＭ７４の使用権を獲得すること
となるが、モジュール７３のアクセス要求に係るバンク
０は使用中であるため、待ち、すなわちペナルティが発
生する。

【００４８】なお、上述実施の形態においては、この発
明をＤＡＴを使用したデータレコーダ１０に適用したも
のであるが、この発明は独立してアクセス可能な複数の
メモリ部に対する複数のモジュールからのアクセス要求
を処理するメモリ制御装置に同様に適用できることは勿
論である。

【００４９】

【発明の効果】この発明によれば、複数モジュールから
の複数のメモリ部に対するアクセス要求があるとき、使
用中でないメモリ部へのアクセス要求のみを選択し、そ
の後に複数のモジュールの優先順位に基づいて１つのア
クセス要求のみを有効とするものであり、ペナルティの
発生を軽減し、モジュールにおける処理の遅延を防止す
ることができる。

【図面の簡単な説明】

【図１】実施の形態としてのＤＡＴを使用したデータレ
コーダの構成を示すブロック図である。

【図２】ＳＤＲＡＭのバンク構成を示す図である。

【図３】トラッキングサーボ用のＡＴＦパターンを説明
するための図である。

【図４】ＤＡＴフォーマットを示す図である。

【図５】ＤＡＴフォーマットにおけるメインデータのブ
ロックフォーマットを示す図である。

【図６】ＤＡＴフォーマットにおけるインターリーブに
よるデータ配列を示す図である。

【図７】ＤＡＴフォーマットにおけるメインデータの誤
り訂正符号の構成を示す図である。

【図８】磁気テープのテープフォーマットを示す図であ
る。

【図９】磁気テープの２パーティション・テープのテー
プフォーマットを示す図である。

【符号の説明】

１０・・・データレコーダ、２０・・・インタフェース
コントローラ、３０・・・記録系信号処理部、３１・・
・サブコード付加回路、３２・・・ヘッダパリティ付加
回路、３３・・・８／１０変調回路、３４・・・同期信
号付加回路、３５・・・ＡＴＦ・マージン付加回路、３
６・・・記録アンプ、４０・・・記録再生部、４１・・
・回転ドラム、４１Ａ，４１Ｂ・・・回転磁気ヘッド、
４２・・・磁気テープ、５０・・・再生系信号処理部、
５１・・・再生アンプ、５２・・・ＰＬＬ回路、５３・
・・同期信号検出回路、５４・・・１０／８復調回路、
５５・・・ヘッダパリティチェック回路、５６・・・サ
ブコード分離回路、６０・・・トラッキングサーボ回
路、７１・・・インターリーバ／デインターリーバ、７
２・・・Ｃ２エンコーダ／デコーダ、７３・・・Ｃ１エ
ンコーダ／デコーダ、７４・・・ＳＤＲＡＭ、７５・・
・メモリコントローラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 陸川 均 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 阿部 洋之 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5B060 CD16 5D110 AA03 BB12 DA10 DB09 DC06 DC17 DC22 DE06 DF01 DF03 DF04

Claims (3)

【特許請求の範囲】
1. 【請求項１】 独立してアクセス可能な複数のメモリ部
   に対する複数のモジュールからのアクセス要求を処理す
   るメモリ制御装置であって、 上記複数モジュールより同時刻に発生した上記複数のメ
   モリ部のいずれかに対するアクセス要求のうち、使用中
   でないメモリ部へのアクセス要求のみを選択する手段
   と、 選択された上記アクセス要求のうち、予め定められた上
   記複数のモジュールの優先順位に基づいて、１つのアク
   セス要求のみを有効とする手段とを備えることを特徴と
   するメモリ制御装置。
2. 【請求項２】 上記複数のメモリ部はＳＤＲＡＭを構成
   する複数のバンクであることを特徴とする請求項１に記
   載のメモリ制御装置。
3. 【請求項３】 独立してアクセス可能な複数のメモリ部
   に対する複数のモジュールからのアクセス要求を処理す
   るメモリ制御方法であって、 上記複数モジュールより同時刻に発生した上記複数のメ
   モリ部に対するアクセス要求のうち、使用中でないメモ
   リ部へのアクセス要求のみを選択する工程と、 選択された上記アクセス要求のうち、予め定められた上
   記複数のモジュールの優先順位に基づいて、１つのアク
   セス要求のみを有効とする工程とを有することを特徴と
   するメモリ制御方法。