JP2000200855A - Pga-type wiring board, manufacture thereof and semiconductor device - Google Patents

Pga-type wiring board, manufacture thereof and semiconductor device

Info

Publication number
JP2000200855A
JP2000200855A JP11001008A JP100899A JP2000200855A JP 2000200855 A JP2000200855 A JP 2000200855A JP 11001008 A JP11001008 A JP 11001008A JP 100899 A JP100899 A JP 100899A JP 2000200855 A JP2000200855 A JP 2000200855A
Authority
JP
Japan
Prior art keywords
wiring board
pin
solder
substrate
type wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP11001008A
Other languages
Japanese (ja)
Inventor
Masayuki Sasaki
正行 佐々木
Naohiro Mashino
直寛 真篠
Takahiro Iijima
隆廣 飯島
Takayoshi Hanabusa
孝嘉 花房
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP11001008A priority Critical patent/JP2000200855A/en
Priority to KR1019990065903A priority patent/KR20000052630A/en
Publication of JP2000200855A publication Critical patent/JP2000200855A/en
Withdrawn legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To provide a PGA(Pin Grid Array)-type wiring board where pins are enhanced in mounting strength, and pads are enhanced in adhesive strength to a lower resin layer. SOLUTION: A conductor layer with pads 21 is formed on the one surface of a board, a solder resist layer 22 is formed thereon, and openings 23 are cut in the surface of the solder resist layer 22 at right angles corresponding to the pads 21 so as to expand outward toward the inside of the board and to be trapezoidal in cross section. A T-shaped pin 25 with a head of large diameter is arranged with its head located inside the opening 23, and the pin 25 is fixed by solder 24.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、PGA(ピン・グ
リッド・アレイ)型配線基板及びその製造方法並びに半
導体装置に関し、より詳細には、ビルドアップ基板等の
プラスチックパッケージの外部接続端子となるピンが基
板の一方の面に多数立設されたPGA型配線基板におい
てピンの取り付け強度を高めるのに有用な技術に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PGA (Pin Grid Array) type wiring board, a method of manufacturing the same, and a semiconductor device, and more specifically, a pin serving as an external connection terminal of a plastic package such as a build-up board. The present invention relates to a technique useful for increasing the mounting strength of pins in a PGA type wiring board having a large number of standing on one surface of a board.

【0002】[0002]

【従来の技術】PGA型配線基板は、入出力端子を平面
的に取り出せるため、端子数が増大してもパッケージの
外径寸法を大きくすることなく、比較的十分な端子間ピ
ッチを確保できることなどから広く用いられている。こ
の基板は、アルミナ等のセラミックからなるセラミック
タイプのものと、ガラス−エポキシ樹脂複合板などを積
層してなるプラスチックタイプのものとに大別される。
2. Description of the Related Art A PGA type wiring board can take out input / output terminals in a plane, so that even if the number of terminals increases, a relatively sufficient pitch between terminals can be ensured without increasing the outer diameter of the package. Widely used from. This substrate is roughly classified into a ceramic type substrate made of a ceramic such as alumina and a plastic type substrate obtained by laminating a glass-epoxy resin composite plate or the like.

【0003】このうち、プラスチックタイプのPGA型
配線基板は、片面に銅板を張り付けた銅張り樹脂板(ガ
ラス−エポキシ樹脂複合板など)をレジスト塗布やエッ
チング等を行って銅配線パターンを形成したり、樹脂板
にスルーホールを明けてその内壁面にメッキにより銅を
形成したものをエポキシ接着剤により積層することによ
り製造される。このプラスチックタイプのものは基板の
耐熱性が低いため、セラミックタイプのように、基板の
一方の面に形成された接合用パッドにピン(側面から見
てT字状のピン)の頭部をろう付けで接合することはで
きず、比較的融点の低いはんだ付け接合になる。
[0003] Among them, a plastic type PGA type wiring board forms a copper wiring pattern by applying a resist or etching a copper-clad resin plate (a glass-epoxy resin composite plate or the like) having a copper plate adhered to one side thereof. It is manufactured by forming a through hole in a resin plate and forming copper by plating on the inner wall surface of the resin plate with an epoxy adhesive. Since the plastic type has low heat resistance of the substrate, the head of a pin (T-shaped pin as viewed from the side) is attached to a bonding pad formed on one side of the substrate, as in the ceramic type. It cannot be joined by soldering, and becomes a soldering joint having a relatively low melting point.

【0004】つまり、従来のプラスチックタイプのPG
A型配線基板では、ピンの取り付けは、そのT字状の頭
部の部分を基板のパッドに立ててはんだ付けにより行っ
ていた。
That is, the conventional plastic type PG
In the case of the A-type wiring board, the pins are attached by soldering the T-shaped head portion on a pad of the board.

【0005】[0005]

【発明が解決しようとする課題】上述したように、従来
のプラスチックタイプのPGA型配線基板では、基板の
パッド上にピンをはんだ付けで立設しているが、パッド
(通常は銅箔)はその下層の絶縁樹脂の上に薄く形成さ
れているためにパッドと樹脂の密着性が弱く、そのため
に、例えばピンに対し水平方法に何らかの外力が加わる
と、ピンがパッドに付いたままパッドごと取れてしまう
といった課題があった。
As described above, in the conventional plastic type PGA type wiring board, pins are erected on the pads of the board by soldering, but the pads (usually copper foil) are Because the pad is thinly formed on the lower insulating resin, the adhesion between the pad and the resin is weak. For example, if any external force is applied to the pin in a horizontal manner, the pad can be removed with the pad still attached to the pad. There was a problem that would be.

【0006】また、プラスチックタイプのPGA型配線
基板には、ガラス−エポキシ基板等のコア基板上に、エ
ポキシ樹脂等の樹脂や、銅メッキ、銅箔により、絶縁膜
や配線を形成し、多層配線構造としたビルドアップ多層
基板があるが、かかるビルドアップ多層基板では特に、
パッドと樹脂との密着性が弱いといった問題が顕著であ
った。
On the other hand, a plastic type PGA type wiring board is formed by forming an insulating film or wiring on a core substrate such as a glass-epoxy substrate or the like with a resin such as an epoxy resin, copper plating, or copper foil to form a multilayer wiring. Although there is a build-up multilayer board with a structure, especially in such a build-up multilayer board,
The problem that adhesion between the pad and the resin was weak was remarkable.

【0007】本発明は、かかる従来技術における課題に
鑑み創作されたもので、ピンの取り付け強度を高めると
共に、パッドとその下層の樹脂の密着強度を向上させ、
ひいては接続信頼性の向上に寄与することができるPG
A型配線基板及びその製造方法並びに半導体装置を提供
することを目的とする。
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems in the prior art, and in addition to increasing the pin mounting strength, has also improved the adhesion strength between the pad and the resin under the pad.
PG that can contribute to the improvement of connection reliability
It is an object of the present invention to provide an A-type wiring board, a method for manufacturing the same, and a semiconductor device.

【0008】[0008]

【課題を解決するための手段】上述した従来技術の課題
を解決するため、本発明の一形態によれば、基板の一方
の面に形成され、基板内の配線パターンに導通するパッ
ドを有する導体層と、該導体層を覆って形成され、前記
パッドに対応する部分が前記基板の内部方向に向かって
開口面積が広がるように形成された開口部を有するソル
ダレジスト層と、径大の頭部を有するT字状のピンとを
備え、該ピンの頭部がはんだ中に埋め込まれるように前
記開口部に露出するパッドに固定されていることを特徴
とするPGA型配線基板が提供される。
According to an embodiment of the present invention, there is provided a conductor having a pad formed on one surface of a substrate and electrically connected to a wiring pattern in the substrate. A solder resist layer having a layer, an opening formed so as to cover the conductor layer, and a portion corresponding to the pad having an opening area extending toward the inside of the substrate; And a T-shaped pin having: a PGA-type wiring board, wherein the head of the pin is fixed to a pad exposed to the opening so as to be embedded in the solder.

【0009】また、本発明の他の形態によれば、基板内
の配線パターンに導通するパッドを有する導体層を前記
基板の一方の面に形成する工程と、前記導体層の上にソ
ルダレジスト層を形成する工程と、前記ソルダレジスト
層の前記パッドに対応する部分に前記ソルダレジスト層
の厚さ方向で前記基板の内部方向に向かって開口面積が
広がるように開口部を形成する工程と、径大の頭部を有
するT字状のピンのその頭部を前記開口部内に配置し、
はんだにより前記ピンを固定する工程とを含むことを特
徴とするPGA型配線基板の製造方法が提供される。
According to another aspect of the present invention, a step of forming a conductive layer having a pad electrically connected to a wiring pattern in a substrate on one surface of the substrate, and a step of forming a solder resist layer on the conductive layer Forming an opening in a portion of the solder resist layer corresponding to the pad such that the opening area increases toward the inside of the substrate in the thickness direction of the solder resist layer; and Placing the head of a T-shaped pin having a large head in said opening;
Fixing the pins by soldering. A method for manufacturing a PGA type wiring board is provided.

【0010】本発明に係るPGA型配線基板及びその製
造方法によれば、ソルダレジスト層に形成された開口部
においてT字状のピンの頭部がはんだ中に埋め込まれる
ような形態でピンが取り付けられているので、仮にピン
に対し水平方法に何らかの外力が加わったとしても、従
来技術に見られたような、ピンがパッドごと取れてしま
うといった課題は生じない。このように本発明によれ
ば、ピンの取り付け強度を高めることができる。また、
パッドとその下層の樹脂の密着強度を向上させ、ひいて
は接続信頼性の向上に寄与することが可能となる。
According to the PGA type wiring board and the method of manufacturing the same according to the present invention, the pins are mounted in such a manner that the head of the T-shaped pin is embedded in the solder in the opening formed in the solder resist layer. Therefore, even if an external force is applied to the pins in a horizontal manner, the problem that the pins are removed together with the pads as in the related art does not occur. As described above, according to the present invention, the mounting strength of the pin can be increased. Also,
It is possible to improve the adhesive strength between the pad and the resin under the pad, thereby contributing to the improvement of the connection reliability.

【0011】[0011]

【発明の実施の形態】以下、本発明の第1実施形態に係
るPGA型配線基板について、その製造工程を順に示す
図1〜図7を参照しながら説明する。以下に説明する図
1(a)〜図6(c)の工程は、プラスチックパッケー
ジとしてのビルドアップ多層配線板を作製する工程であ
り、本実施形態では6層としている。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A PGA type wiring board according to a first embodiment of the present invention will be described below with reference to FIGS. The steps of FIGS. 1A to 6C described below are steps for producing a build-up multilayer wiring board as a plastic package, and have six layers in the present embodiment.

【0012】先ず、最初の工程では(図1(a)参
照)、ガラスBT(ビスマレイミド−トリアジン)樹脂
のコア基板1(厚さ0.5mm)の両面に銅箔2を厚さ
12μm程度で形成する。次の工程では(図1(b)参
照)、ガイドホール3とスルーホール4(直径0.2m
m)を形成する。次の工程では(図1(c)参照)、電
解メッキ又は無電解メッキによりガイドホール3及びス
ルーホール4の内壁を含めて表面全体に銅のメッキ膜5
を少なくとも厚さ15μm程度で形成する。次の工程で
は(図1(d)参照)、基板表面を粗らす処理(Black O
xide) を行った後、スルーホール4の内壁を熱硬化性の
樹脂6で充填する。ここに、基板表面を粗化する処理
は、後の工程でその表面に形成される膜との密着性を高
めるために行われる。次の工程では(図1(e)参
照)、基板の両面を研磨して平坦化する。
First, in the first step (see FIG. 1A), a copper foil 2 having a thickness of about 12 μm is formed on both sides of a glass BT (bismaleimide-triazine) resin core substrate 1 (thickness: 0.5 mm). Form. In the next step (see FIG. 1B), the guide hole 3 and the through hole 4 (diameter 0.2 m)
m). In the next step (see FIG. 1C), a copper plating film 5 is formed on the entire surface including the inner walls of the guide holes 3 and the through holes 4 by electrolytic plating or electroless plating.
Is formed with a thickness of at least about 15 μm. In the next step (see FIG. 1D), the substrate surface is roughened (Black O
xide), the inner wall of the through hole 4 is filled with a thermosetting resin 6. Here, the treatment for roughening the substrate surface is performed in order to increase the adhesion to a film formed on the surface in a later step. In the next step (see FIG. 1E), both surfaces of the substrate are polished and flattened.

【0013】次の工程では(図2(a)参照)、基板の
両面にレジストとして用いるドライフィルム7を形成す
る。次の工程では(図2(b)参照)、マスク(図示せ
ず)を用いてドライフィルム7のパターニングを行い、
露光と現像処理を施して開口部8を形成する。次の工程
では(図2(c)参照)、エッチングにより、開口部8
の領域に対応する部分の銅メッキ膜5を除去する。次の
工程では(図2(d)参照)、マスク(図示せず)と共
にドライフィルム7を除去する。
In the next step (see FIG. 2A), a dry film 7 to be used as a resist is formed on both sides of the substrate. In the next step (see FIG. 2B), the dry film 7 is patterned using a mask (not shown),
The opening 8 is formed by performing exposure and development processing. In the next step (see FIG. 2C), the opening 8 is formed by etching.
The portion of the copper plating film 5 corresponding to the region is removed. In the next step (see FIG. 2D), the dry film 7 is removed together with a mask (not shown).

【0014】次の工程では(図3(a)参照)、基板の
両面にそれぞれ絶縁樹脂層9を厚さ0.5mm程度で形
成し、更にその両面に銅箔10を厚さ12μm程度で形
成する。この銅箔10は導体層を構成し、その下層の絶
縁樹脂層9と共にビルドアップ多層配線板のうちの1層
を構成する。次の工程では(図3(b)参照)、銅箔1
0の厚さを12μmから5μm程度に薄くする処理を行
う。次の工程では(図3(c)参照)、基板の両面にレ
ジストとして用いるドライフィルム11を形成し、さら
にマスク(図示せず)を用いてドライフィルム11のパ
ターニングを行い、露光と現像処理を施して開口部12
を形成する。次の工程では(図3(d)参照)、エッチ
ングを行い、開口部12の領域に対応する部分の銅箔1
0を除去する。
In the next step (see FIG. 3A), an insulating resin layer 9 is formed on both sides of the substrate to a thickness of about 0.5 mm, and a copper foil 10 is formed on both sides thereof to a thickness of about 12 μm. I do. The copper foil 10 constitutes a conductor layer, and together with the insulating resin layer 9 thereunder constitutes one layer of the build-up multilayer wiring board. In the next step (see FIG. 3B), the copper foil 1
A process is performed to reduce the thickness of 0 from 12 μm to about 5 μm. In the next step (see FIG. 3C), a dry film 11 to be used as a resist is formed on both sides of the substrate, and further the patterning of the dry film 11 is performed using a mask (not shown). Opening 12
To form In the next step (see FIG. 3D), etching is performed, and a portion of the copper foil 1 corresponding to the area of the opening 12 is formed.
Remove 0.

【0015】次の工程では(図4(a)参照)、レーザ
による穴明け処理により開口部12の領域に対応する部
分の絶縁樹脂層9にビア・ホール13を形成する。この
後、マスク(図示せず)と共にドライフィルム11(図
3(d)参照)を除去し、更に、穴明け処理によって生
じた樹脂片や汚れ等を除去するための処理(デバリン
グ、デスミア)を行う。次の工程では(図4(b)参
照)、電解メッキ又は無電解メッキによりビア・ホール
13の内壁を含めて表面全体に銅のメッキ膜14を厚さ
20μm程度で形成する。次の工程では(図4(c)参
照)、基板の両面にレジストとして用いるドライフィル
ム15を形成し、更にマスク(図示せず)を用いてドラ
イフィルム15のパターニングを行い、露光及び現像処
理を行う。次の工程では(図4(d)参照)、ドライフ
ィルム15をマスクにしてビア・ホール13の内壁を含
めて全面に銅メッキによるパターン16を形成する。
In the next step (see FIG. 4A), a via hole 13 is formed in the portion of the insulating resin layer 9 corresponding to the region of the opening 12 by laser drilling. Thereafter, the dry film 11 (see FIG. 3D) is removed together with a mask (not shown), and a process (deburring, desmear) for removing resin pieces, dirt, and the like generated by the perforation process is performed. Do. In the next step (see FIG. 4B), a copper plating film 14 having a thickness of about 20 μm is formed on the entire surface including the inner wall of the via hole 13 by electrolytic plating or electroless plating. In the next step (see FIG. 4C), a dry film 15 to be used as a resist is formed on both surfaces of the substrate, and further the patterning of the dry film 15 is performed using a mask (not shown). Do. In the next step (see FIG. 4D), a pattern 16 by copper plating is formed on the entire surface including the inner wall of the via hole 13 using the dry film 15 as a mask.

【0016】次の工程では(図5(a)参照)、さらに
ドライフィルム15をマスクにして全面に錫のメッキ膜
17を形成する。次の工程では(図5(b)参照)、マ
スク(図示せず)と共にドライフィルム15を除去す
る。次の工程では(図5(c)参照)、アルカリ性の溶
液を用いてエッチングを行い、ドライフィルム15が形
成されていた領域に対応する部分の銅パターン16を除
去する。次の工程では(図5(d)参照)、錫のメッキ
膜17を除去する。
In the next step (see FIG. 5A), a tin plating film 17 is formed on the entire surface using the dry film 15 as a mask. In the next step (see FIG. 5B), the dry film 15 is removed together with a mask (not shown). In the next step (see FIG. 5C), etching is performed using an alkaline solution to remove a portion of the copper pattern 16 corresponding to the region where the dry film 15 was formed. In the next step (see FIG. 5D), the tin plating film 17 is removed.

【0017】次の工程では(図6(a)参照)、基板の
両面にそれぞれ絶縁樹脂層18を厚さ0.5mm程度で
形成し、更にその両面に銅箔19を厚さ12μm程度で
形成する。この銅箔19は導体層を構成し、その下層の
絶縁樹脂層18と共にビルドアップ多層配線板のうちの
1層を構成する。次の工程では(図6(b)参照)、上
述した図3(b)の工程から図5(d)の工程までの処
理を繰り返して、ビア・ホール20を形成し、更にビア
・ホール20の内壁を介して銅パターン16に電気的に
導通した銅パターン21(ピンが接合されるべきパッド
を含む)を形成した後、次の工程でのソルダレジスト層
形成に先立つ表面処理を行う。なお、パターン形成後の
ビア・ホール20の内径は約50μmとなるように設定
してある。次の工程では(図6(c)参照)、基板の両
面に紫外線(UV)の照射によって硬化する性質をもつ
樹脂からなるソルダレジスト層22を形成する。このソ
ルダレジスト層22の膜厚は、銅パターン21の上の部
分で最大10μmとなるように設定してある。
In the next step (see FIG. 6A), an insulating resin layer 18 is formed on both sides of the substrate to a thickness of about 0.5 mm, and a copper foil 19 is formed on both sides thereof to a thickness of about 12 μm. I do. The copper foil 19 constitutes a conductor layer, and together with the insulating resin layer 18 thereunder constitutes one layer of the build-up multilayer wiring board. In the next step (see FIG. 6B), the processing from the above-described step of FIG. 3B to the step of FIG. 5D is repeated to form a via hole 20, and further the via hole 20 is formed. After forming a copper pattern 21 (including a pad to which a pin is to be joined) electrically connected to the copper pattern 16 via the inner wall of the substrate, a surface treatment is performed prior to the formation of a solder resist layer in the next step. The inner diameter of the via hole 20 after pattern formation is set to be about 50 μm. In the next step (see FIG. 6C), a solder resist layer 22 made of a resin having a property of being cured by irradiation of ultraviolet (UV) is formed on both surfaces of the substrate. The thickness of the solder resist layer 22 is set so as to be a maximum of 10 μm above the copper pattern 21.

【0018】以下に説明する図7(a)〜図7(c)の
工程は、ピンを接合する側のソルダレジスト層を加工し
てピンを強固に取り付けるための工程であり、本発明の
特徴をなす工程である。先ず、図7(a)に示す工程で
は、ピンを接合する側(図示の例では上側)のソルダレ
ジスト層22において、ピンが接合されるべきパッド
(銅パターン21)の領域に対応する部分に逆テーパ状
の開口部23を形成する。つまり、ソルダレジスト層2
2の厚さ方向で基板内部に向かってその開口面積が徐々
に広がるように開口部23を形成する。
The steps shown in FIGS. 7A to 7C described below are steps for processing the solder resist layer on the side to which the pins are joined and for firmly attaching the pins, and are features of the present invention. It is a process of making. First, in the step shown in FIG. 7A, in the solder resist layer 22 on the side where the pins are joined (upper side in the illustrated example), a portion corresponding to the region of the pad (copper pattern 21) where the pins are to be joined. A reverse tapered opening 23 is formed. That is, the solder resist layer 2
The opening 23 is formed such that the opening area gradually increases toward the inside of the substrate in the thickness direction of FIG.

【0019】この開口部23は、パッド(銅パターン2
1)の領域に対応する部分以外の部分のソルダレジスト
層22上にマスク(図示せず)を形成し、このマスクが
形成されたソルダレジスト層22に対しUV照射による
露光を行い、現像処理を行うことで形成される。つま
り、ソルダレジスト層22にUV照射が行われると、ソ
ルダレジスト層22の表面部分はUV照射の影響を最も
強く受け、基板内部に向かうに従いUV照射の影響は徐
々に弱くなっていくため、表面部分が最も早く硬化し、
基板内部に向かうに従い徐々に硬化していくので、図示
のような逆テーパ状の開口部23が形成される。開口部
23の形成後、キュア及びUVキュアを行う。
The opening 23 is provided with a pad (copper pattern 2).
A mask (not shown) is formed on a portion of the solder resist layer 22 other than the portion corresponding to the region 1), and the solder resist layer 22 on which the mask is formed is exposed by UV irradiation to perform a development process. It is formed by performing. That is, when UV irradiation is performed on the solder resist layer 22, the surface of the solder resist layer 22 is most strongly affected by the UV irradiation, and the influence of the UV irradiation gradually decreases toward the inside of the substrate. The part cures fastest,
Since it gradually cures toward the inside of the substrate, an opening 23 having a reverse tapered shape as shown in the figure is formed. After the formation of the opening 23, curing and UV curing are performed.

【0020】次の工程では(図7(b)参照)、ソルダ
レジスト層22に形成された逆テーパ状の開口部23に
おいてパッド21の上に適量のはんだ24を載せ、その
上に径大の頭部を有するT字状のピン25をその頭部を
下にして配置する。なお、ピン25としては、コバール
(登録商標名)にニッケル(Ni)と金(Au)のメッ
キ(膜厚は、Niが2μm程度、Auが0.2μm程
度)を施したものを使用した。
In the next step (see FIG. 7B), an appropriate amount of solder 24 is placed on the pad 21 in the inversely tapered opening 23 formed in the solder resist layer 22 and a large diameter solder is placed thereon. A T-shaped pin 25 having a head is placed with its head down. As the pin 25, a Kovar (registered trademark) plated with nickel (Ni) and gold (Au) (with a film thickness of about 2 μm for Ni and about 0.2 μm for Au) was used.

【0021】最後の工程では(図7(c)参照)、リフ
ローを行ってはんだ24を固め、ピン25を固定する。
以上の工程を経て最終的に得られた構造体(図7(c)
参照)が、第1実施形態のPGA型配線基板である。本
実施形態によれば、ピン25をパッド21に取り付ける
に際し、上述したようにソルダレジスト層22に開口部
23を逆テーパ状に形成し、この逆テーパ状の開口部2
3においてピン25を適量のはんだ24で固めて固定す
るようにしている。つまり、T字状のピン25の頭部の
部分は、図7(c)に示すように逆テーパ状の開口部に
おいてはんだ24中に埋め込まれるような形態で強固に
固定されている。従って、仮にピン25に対し水平方法
に何らかの外力が加わったとしても、従来技術に見られ
たような、ピンがパッドごと取れてしまうといった問題
は生じない。
In the last step (see FIG. 7C), reflow is performed to solidify the solder 24 and fix the pin 25.
The structure finally obtained through the above steps (FIG. 7 (c)
) Is the PGA type wiring board of the first embodiment. According to the present embodiment, when attaching the pin 25 to the pad 21, the opening 23 is formed in the solder resist layer 22 in a reverse tapered shape as described above, and the reverse tapered opening 2 is formed.
In 3, the pins 25 are fixed and fixed with an appropriate amount of solder 24. That is, the head portion of the T-shaped pin 25 is firmly fixed in such a manner as to be embedded in the solder 24 at the reverse tapered opening as shown in FIG. 7C. Therefore, even if some external force is applied to the pin 25 in the horizontal direction, the problem that the pin is removed with the pad as in the related art does not occur.

【0022】このように本実施形態によれば、ピン25
の取り付け強度を高めることができる。また、従来のよ
うにピンの頭部の部分が直接パッドに当接した構造とは
異なり、パッド21はピン25と直接接触していないの
で、ピン25の取り付け状態とは関係なく、パッド21
とその下層の絶縁樹脂層18の間の密着強度を高く維持
することができる。これは、ひいてはピン25と基板の
接続信頼性の向上につながる。
As described above, according to the present embodiment, the pin 25
Mounting strength can be increased. Also, unlike the conventional structure in which the head portion of the pin directly contacts the pad, the pad 21 does not directly contact the pin 25, and therefore, regardless of the mounting state of the pin 25, the pad 21
And the adhesive strength between the insulating resin layer 18 and the lower insulating resin layer 18 can be kept high. This leads to improvement in connection reliability between the pin 25 and the substrate.

【0023】図8は本発明の第2実施形態に係るPGA
型配線基板の断面構造を示したものである。上述した第
1実施形態では、リフローを1回だけ行ってはんだ24
を固めることでピン25を固定するようにしたが(図7
(b),図7(c)参照)、本実施形態では、図8に示
すように、先ずリフローを行ってはんだ24を固めるこ
とでピン25を固定し、更にリフローを行ってはんだ2
6を固めることでピン25を更に強固に固定している。
ここに、はんだ24の融点は、はんだ26の融点よりも
高く設定されている。このような処理を行うことで、ピ
ン25の取り付け強度を更に高め、パッド21と絶縁樹
脂層18の密着強度を更に増大させ、ひいては接続信頼
性の更なる向上を図ることが可能となる。
FIG. 8 shows a PGA according to a second embodiment of the present invention.
2 shows a cross-sectional structure of a type wiring board. In the above-described first embodiment, the solder 24
To fix the pin 25 (FIG. 7).
(B) and FIG. 7 (c)). In the present embodiment, as shown in FIG. 8, first, the pins 25 are fixed by reflowing to solidify the solder 24, and further reflowing is performed to form the solder 2
The pin 25 is further firmly fixed by hardening the pin 6.
Here, the melting point of the solder 24 is set higher than the melting point of the solder 26. By performing such a process, it is possible to further increase the mounting strength of the pin 25, further increase the adhesion strength between the pad 21 and the insulating resin layer 18, and further improve the connection reliability.

【0024】図9は本発明の第3実施形態に係るPGA
型配線基板の断面構造を示したものである。図示のよう
に本実施形態では、図1〜図7の実施形態において最終
的に得られた構造体(図7(c)参照)に対し、ピン2
5を接合する側の基板の表面に、ピン25の位置に対応
する箇所に予め穴を明けた高耐熱性の絶縁樹脂シート2
7、例えばテフロン系樹脂やポリフェニレンエーテル
(PPE)等、を真空熱圧着で積層するか、或いはモー
ルド樹脂を流し込むことで、ピン25を更に強固に固定
している。このような処理を行うことで、上記第2実施
形態と同様の効果を奏することができる。
FIG. 9 shows a PGA according to a third embodiment of the present invention.
2 shows a cross-sectional structure of a type wiring board. As shown in the drawing, in the present embodiment, a pin 2 is attached to the structure finally obtained in the embodiment shown in FIGS. 1 to 7 (see FIG. 7C).
High heat-resistant insulating resin sheet 2 in which holes are formed in advance on the surface of the substrate on the side where
7. The pins 25 are fixed more firmly by laminating, for example, Teflon-based resin or polyphenylene ether (PPE) by vacuum thermocompression bonding or by pouring a molding resin. By performing such processing, it is possible to achieve the same effects as in the second embodiment.

【0025】図10は本発明の第4実施形態に係るPG
A型配線基板の断面構造を示したものである。図示のよ
うに本実施形態では、ソルダレジスト層22における逆
テーパ状の開口部23においてはんだ24でピン25を
固定した後、その隙間にエポキシ樹脂等のアンダーフィ
ル剤28を流し込んで充填すると共に、更に全面に形成
することで、ピン25を更に強固に固定している。この
ような処理を行うことで、上記第2,第3実施形態と同
様の効果を奏することができる。
FIG. 10 shows a PG according to a fourth embodiment of the present invention.
3 shows a cross-sectional structure of an A-type wiring board. As shown in the figure, in this embodiment, after fixing the pin 25 with the solder 24 in the reverse tapered opening 23 in the solder resist layer 22, the gap is filled with an underfill agent 28 such as an epoxy resin. Further, the pins 25 are more firmly fixed by being formed on the entire surface. By performing such processing, it is possible to obtain the same effects as those of the second and third embodiments.

【0026】図11は上述した各実施形態に係るPGA
型配線基板の適用例を例示したものである。図示の例
は、第1実施形態のPGA型配線基板(図7(c)参
照)においてピン25が設けられている側と反対側の面
に電子部品や半導体デバイス等(図示の例では半導体チ
ップ30)が搭載されている半導体装置の構成を示して
いる。なお、31はチップ30上に設けられたはんだバ
ンプ、32はエポキシ樹脂等のアンダーフィル剤を示
す。チップ30とPGA型配線基板の接続は、はんだバ
ンプ31をPGA型配線基板の導体層(パッド21)に
熱圧着等により押し付けることで行われる。
FIG. 11 shows the PGA according to each of the embodiments described above.
It is an example of an application example of a die-type wiring board. In the illustrated example, an electronic component, a semiconductor device, or the like (semiconductor chip in the illustrated example) is provided on the surface of the PGA type wiring board (see FIG. 30) shows the configuration of a semiconductor device in which the semiconductor device is mounted. Reference numeral 31 denotes a solder bump provided on the chip 30, and 32 denotes an underfill agent such as an epoxy resin. The connection between the chip 30 and the PGA type wiring board is performed by pressing the solder bumps 31 against the conductor layer (pad 21) of the PGA type wiring board by thermocompression bonding or the like.

【0027】図11に例示される半導体装置は、第1実
施形態のPGA型配線基板の適用例として説明したが、
他の第2〜第4実施形態の場合にも同様に適用され得る
ことはもちろんである。
The semiconductor device illustrated in FIG. 11 has been described as an application example of the PGA type wiring board of the first embodiment.
Of course, the same can be applied to the other second to fourth embodiments.

【0028】[0028]

【発明の効果】以上説明したように本発明によれば、ピ
ンの取り付け強度を高めると共に、パッドとその下層の
樹脂の密着強度を向上させることができ、ひいては接続
信頼性の向上を図ることが可能となる。
As described above, according to the present invention, the mounting strength of the pins can be increased, and the adhesion strength between the pad and the resin under the pad can be improved, so that the connection reliability can be improved. It becomes possible.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1実施形態に係るPGA型配線基板
の製造工程(その1)を示す断面図である。
FIG. 1 is a cross-sectional view showing a manufacturing process (part 1) of a PGA type wiring board according to a first embodiment of the present invention.

【図2】図1の製造工程に続く製造工程(その2)を示
す断面図である。
FIG. 2 is a cross-sectional view showing a manufacturing step (part 2) following the manufacturing step in FIG.

【図3】図2の製造工程に続く製造工程(その3)を示
す断面図である。
FIG. 3 is a cross-sectional view showing a manufacturing step (3) following the manufacturing step in FIG. 2;

【図4】図3の製造工程に続く製造工程(その4)を示
す断面図である。
FIG. 4 is a sectional view showing a manufacturing step (part 4) following the manufacturing step in FIG. 3;

【図5】図4の製造工程に続く製造工程(その5)を示
す断面図である。
FIG. 5 is a sectional view showing a manufacturing step (part 5) following the manufacturing step of FIG. 4;

【図6】図5の製造工程に続く製造工程(その6)を示
す断面図である。
FIG. 6 is a sectional view showing a manufacturing step (part 6) following the manufacturing step in FIG. 5;

【図7】図6の製造工程に続く製造工程(その7)を示
す断面図である。
FIG. 7 is a sectional view showing a manufacturing step (part 7) following the manufacturing step in FIG. 6;

【図8】本発明の第2実施形態に係るPGA型配線基板
の構造を示す断面図である。
FIG. 8 is a cross-sectional view showing a structure of a PGA type wiring board according to a second embodiment of the present invention.

【図9】本発明の第3実施形態に係るPGA型配線基板
の構造を示す断面図である。
FIG. 9 is a cross-sectional view illustrating a structure of a PGA type wiring board according to a third embodiment of the present invention.

【図10】本発明の第4実施形態に係るPGA型配線基
板の構造を示す断面図である。
FIG. 10 is a cross-sectional view showing a structure of a PGA type wiring board according to a fourth embodiment of the present invention.

【図11】本発明の各実施形態に係るPGA型配線基板
の適用例を示す断面図である。
FIG. 11 is a cross-sectional view showing an application example of a PGA type wiring board according to each embodiment of the present invention.

【符号の説明】[Explanation of symbols]

18…絶縁樹脂層 21…パッド(銅パターン) 22…ソルダレジスト層 23…逆テーパ状の開口部 24,26…はんだ 25…ピン 27…高耐熱性の絶縁樹脂シート 28,32…アンダーフィル剤 30…半導体チップ 31…はんだバンプ DESCRIPTION OF SYMBOLS 18 ... Insulating resin layer 21 ... Pad (copper pattern) 22 ... Solder resist layer 23 ... Reverse tapered opening 24, 26 ... Solder 25 ... Pin 27 ... High heat resistant insulating resin sheet 28, 32 ... Underfill agent 30 ... Semiconductor chip 31 ... Solder bump

───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯島 隆廣 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 (72)発明者 花房 孝嘉 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Takahiro Iijima 711, Kurita-sha, Toshida, Nagano-shi, Nagano Prefecture Inside Shinko Electric Industries Co., Ltd. Inside Electric Industry Co., Ltd.

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 基板の一方の面に形成され、基板内の配
線パターンに導通するパッドを有する導体層と、 該導体層を覆って形成され、前記パッドに対応する部分
が前記基板の内部方向に向かって開口面積が広がるよう
に形成された開口部を有するソルダレジスト層と、 径大の頭部を有するT字状のピンとを備え、該ピンの頭
部がはんだ中に埋め込まれるように前記開口部に露出す
るパッドに固定されていることを特徴とするPGA型配
線基板。
1. A conductor layer formed on one surface of a substrate and having a pad conducting to a wiring pattern in the substrate, and a portion formed over the conductor layer and corresponding to the pad is directed inward of the substrate. A solder resist layer having an opening formed so as to increase the opening area toward the substrate, and a T-shaped pin having a large-diameter head, wherein the head of the pin is embedded in the solder. A PGA type wiring board fixed to a pad exposed in an opening.
【請求項2】 基板内の配線パターンに導通するパッド
を有する導体層を前記基板の一方の面に形成する工程
と、 前記導体層の上にソルダレジスト層を形成する工程と、 前記ソルダレジスト層の前記パッドに対応する部分に前
記ソルダレジスト層の厚さ方向で前記基板の内部方向に
向かって開口面積が広がるように開口部を形成する工程
と、 径大の頭部を有するT字状のピンのその頭部を前記開口
部内に配置し、はんだにより前記ピンを固定する工程と
を含むことを特徴とするPGA型配線基板の製造方法。
2. A step of forming a conductor layer having a pad conducting to a wiring pattern in the substrate on one surface of the substrate, a step of forming a solder resist layer on the conductor layer, and a step of forming the solder resist layer Forming an opening in a portion corresponding to the pad in such a manner that the opening area increases in the thickness direction of the solder resist layer toward the inside of the substrate; and a T-shaped portion having a large diameter head. Placing the head of the pin in the opening and fixing the pin with solder.
【請求項3】 請求項2に記載のPGA型配線基板の製
造方法において、前記はんだにより前記ピンを固定する
工程は、前記はんだを2回に分けて供給する工程を含む
ことを特徴とするPGA型配線基板の製造方法。
3. The method of manufacturing a PGA type wiring board according to claim 2, wherein the step of fixing the pins with the solder includes a step of supplying the solder in two separate steps. Method of manufacturing a wiring board.
【請求項4】 請求項2又は3に記載のPGA型配線基
板の製造方法において、前記はんだにより前記ピンを固
定する工程は、その工程の後に、前記ピンの位置に対応
する箇所に予め穴を明けた耐熱性の絶縁樹脂シートを積
層する工程を含むことを特徴とするPGA型配線基板の
製造方法。
4. The method of manufacturing a PGA type wiring board according to claim 2, wherein the step of fixing the pins with the solder includes, before the step, forming a hole in a location corresponding to the position of the pin in advance. A method for manufacturing a PGA type wiring board, comprising a step of laminating a heat-resistant insulating resin sheet.
【請求項5】 請求項2に記載のPGA型配線基板の製
造方法において、前記はんだにより前記ピンを固定する
工程は、その工程の後に、前記開口部の隙間にアンダー
フィル剤を流し込んで固める工程を含むことを特徴とす
るPGA型配線基板の製造方法。
5. The method of manufacturing a PGA-type wiring board according to claim 2, wherein the step of fixing the pins with the solder includes, after the step, pouring an underfill agent into a gap between the openings to solidify the pin. A method for manufacturing a PGA type wiring board, comprising:
【請求項6】 請求項1に記載のPGA型配線基板にお
いて前記ピンが設けられている側と反対側の面に電子部
品や半導体デバイス等が搭載されていることを特徴とす
る半導体装置。
6. The semiconductor device according to claim 1, wherein an electronic component, a semiconductor device, or the like is mounted on a surface of the PGA type wiring board opposite to a side on which the pins are provided.
JP11001008A 1999-01-06 1999-01-06 Pga-type wiring board, manufacture thereof and semiconductor device Withdrawn JP2000200855A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP11001008A JP2000200855A (en) 1999-01-06 1999-01-06 Pga-type wiring board, manufacture thereof and semiconductor device
KR1019990065903A KR20000052630A (en) 1999-01-06 1999-12-30 Pga-type board for electronic parts

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11001008A JP2000200855A (en) 1999-01-06 1999-01-06 Pga-type wiring board, manufacture thereof and semiconductor device

Publications (1)

Publication Number Publication Date
JP2000200855A true JP2000200855A (en) 2000-07-18

Family

ID=11489564

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11001008A Withdrawn JP2000200855A (en) 1999-01-06 1999-01-06 Pga-type wiring board, manufacture thereof and semiconductor device

Country Status (1)

Country Link
JP (1) JP2000200855A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103859A (en) * 2002-09-10 2004-04-02 Cmk Corp Multi-piece printed wiring board for mounting electronic component and its manufacturing method, and surface mount component
JP2015115432A (en) * 2013-12-11 2015-06-22 ローム株式会社 Semiconductor device
WO2017170261A1 (en) * 2016-03-28 2017-10-05 富士通株式会社 Wiring board, electronic device, and wiring board manufacturing method
US10446460B2 (en) 2017-04-27 2019-10-15 Fuji Electric Co., Ltd. Semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103859A (en) * 2002-09-10 2004-04-02 Cmk Corp Multi-piece printed wiring board for mounting electronic component and its manufacturing method, and surface mount component
JP2015115432A (en) * 2013-12-11 2015-06-22 ローム株式会社 Semiconductor device
WO2017170261A1 (en) * 2016-03-28 2017-10-05 富士通株式会社 Wiring board, electronic device, and wiring board manufacturing method
JP2017183337A (en) * 2016-03-28 2017-10-05 富士通株式会社 Wiring board, electronic device, and method of manufacturing wiring board
CN108781513A (en) * 2016-03-28 2018-11-09 富士通株式会社 The manufacturing method of wiring substrate, electronic device and wiring substrate
US10770386B2 (en) 2016-03-28 2020-09-08 Fujitsu Interconnect Technologies Limited Wiring board, electronic device, and wiring board manufacturing method
US10446460B2 (en) 2017-04-27 2019-10-15 Fuji Electric Co., Ltd. Semiconductor device

Similar Documents

Publication Publication Date Title
US8749073B2 (en) Wiring board, method of manufacturing the same, and semiconductor device
JP5100081B2 (en) Electronic component-mounted multilayer wiring board and manufacturing method thereof
JPH11233678A (en) Manufacture of ic package
JP2004343030A (en) Wiring circuit board, manufacturing method thereof, circuit module provided with this wiring circuit board
JP3988227B2 (en) Manufacturing method of semiconductor chip mounting substrate and semiconductor device
JP2004193549A (en) Package substrate plated without plated lead-in wire and its manufacturing method
WO2007102358A1 (en) Electronic device package, module and electronic device
JP4405477B2 (en) WIRING BOARD AND METHOD FOR MANUFACTURING THE SAME
JP2016063130A (en) Printed wiring board and semiconductor package
US20020182770A1 (en) Lead-bond type chip package and manufacturing method thereof
JP2001274324A (en) Semiconductor mounting substrate for multilayer semiconductor device, and semiconductor device and multilayer semiconductor device
JP2007317955A (en) Circuit module board incorporating components
JP3147113B2 (en) Motherboard printed wiring board and method of manufacturing the same
JP4405478B2 (en) WIRING BOARD AND METHOD FOR MANUFACTURING THE SAME
JP2008288490A (en) Process for producing built-in chip substrate
JP2000200855A (en) Pga-type wiring board, manufacture thereof and semiconductor device
JP4340832B2 (en) Wiring board and manufacturing method thereof
JP2002151853A (en) Multilayer printed wiring board and manufacturing method thereof
JP3935456B2 (en) Wiring board manufacturing method
US7061084B2 (en) Lead-bond type chip package and manufacturing method thereof
JP3780688B2 (en) CSP substrate manufacturing method
JP2004356219A (en) Wiring board and its manufacturing method
JP3623641B2 (en) Semiconductor device
JP3777687B2 (en) Chip carrier
JP2006165592A (en) Method for manufacturing component having etching bump group

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060307