JP2000188481A - Ceramic circuit board - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、コンデンサを内蔵
したセラミック回路基板に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ceramic circuit board having a built-in capacitor.
【０００２】[0002]
【従来の技術】従来のコンデンサ内蔵タイプのセラミッ
ク回路基板は、例えば、図４に示すように、セラミック
層１１の積層前に、所定層のセラミック層１１（グリー
ンシート）の表面に、下側のコンデンサ電極１２を導体
ペーストで印刷した後、このコンデンサ電極１２上に誘
電体層１３を誘電体ペーストで印刷し、更に、この誘電
体層１３上に上側のコンデンサ電極１４を導体ペースト
で印刷してコンデンサ１５を形成し、その後、各層のセ
ラミック層１１を積層して焼成したものがある。しかし
ながら、この構造では、基板表面がコンデンサ１５の厚
み分だけ局部的に盛り上がってしまい、基板表面の平坦
性が損なわれる欠点がある。2. Description of the Related Art As shown in FIG. 4, for example, a conventional ceramic circuit board with a built-in capacitor is provided on a surface of a predetermined ceramic layer 11 (green sheet) before a ceramic layer 11 is laminated. After the capacitor electrode 12 is printed with the conductive paste, the dielectric layer 13 is printed on the capacitor electrode 12 with the dielectric paste, and the upper capacitor electrode 14 is printed on the dielectric layer 13 with the conductive paste. In some cases, a capacitor 15 is formed, and then the ceramic layers 11 of each layer are laminated and fired. However, this structure has a disadvantage that the substrate surface is locally raised by the thickness of the capacitor 15 and the flatness of the substrate surface is impaired.
【０００３】この欠点を解消するために、図５に示すよ
うに、コンデンサ２０を形成するセラミック層１１に開
口部１６を打ち抜き形成し、この開口部１６内に誘電体
ペーストを充填して誘電体層１７を形成すると共に、こ
の誘電体層１７の上下両面にコンデンサ電極１８，１９
を導体ペーストで印刷し、その後、各層のセラミック層
１１を積層して焼成することが考えられている。In order to solve this drawback, as shown in FIG. 5, an opening 16 is punched out of a ceramic layer 11 forming a capacitor 20, and the opening 16 is filled with a dielectric paste to form a dielectric. A layer 17 is formed, and capacitor electrodes 18 and 19 are formed on both upper and lower surfaces of the dielectric layer 17.
Is printed with a conductive paste, and thereafter, the ceramic layers 11 of each layer are laminated and fired.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、セラミ
ック層１１に比較的大きな開口部１６を形成して誘電体
層１７を形成すると、基板の抗折強度が低下して破損し
やすくなる欠点がある。しかも、コンデンサ２０の容量
を変更する場合には、容量に応じて開口部１６の大きさ
（打抜き型のサイズ）を変更しなければならず、容量の
変更が面倒であり、生産コストが高くなるという欠点も
ある。However, when the dielectric layer 17 is formed by forming the relatively large opening 16 in the ceramic layer 11, there is a disadvantage that the bending strength of the substrate is reduced and the substrate is easily damaged. In addition, when changing the capacity of the capacitor 20, the size of the opening 16 (the size of the punching die) must be changed according to the capacity, and the change of the capacity is troublesome, and the production cost increases. There is also a disadvantage.
【０００５】また、図６に示すように、最上層のセラミ
ック層１１に開口部１６を形成してコンデンサ２０を形
成する場合には、基板表面の配線導体やコンデンサ電極
１８の表面をメッキ処理する際に、メッキ液がセラミッ
ク層１１の開口部１６内の誘電体層１７にしみ込みやす
く、コンデンサ２０の電気的特性が劣化するという欠点
もある。As shown in FIG. 6, when the capacitor 20 is formed by forming the opening 16 in the uppermost ceramic layer 11, the wiring conductor on the substrate surface and the surface of the capacitor electrode 18 are plated. In this case, there is a disadvantage that the plating solution easily penetrates into the dielectric layer 17 in the opening 16 of the ceramic layer 11 and the electrical characteristics of the capacitor 20 deteriorate.
【０００６】本発明はこのような事情を考慮してなされ
たものであり、従ってその目的は、基板表面の平坦化、
基板強度向上の要求を満たし、且つ、コンデンサ容量の
変更が容易で、誘電体へのメッキ液のしみ込みによる影
響を少なくできるセラミック回路基板を提供することに
ある。The present invention has been made in view of such circumstances, and accordingly, has as its object the purpose of flattening the substrate surface,
It is an object of the present invention to provide a ceramic circuit board which satisfies the demand for improving the strength of the board, can easily change the capacitance of the capacitor, and can reduce the influence of the plating solution seeping into the dielectric.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１のセラミック回路基板は、セラミ
ック層のコンデンサ形成領域に形成された複数のビアホ
ール内に充填された誘電体と、該セラミック層の上下両
面に前記誘電体を挟むように形成されたコンデンサ電極
とからコンデンサを形成したものである。この構成で
は、コンデンサの誘電体がセラミック層の内部に設けら
れるので、誘電体によって基板の厚みが変化することは
なく、基板表面が平坦化される。しかも、誘電体を充填
するビアホールは、孔径を小さくできるので、セラミッ
ク回路基板の抗折強度の低下が少ない。また、仮に、誘
電体へのメッキ液のしみ込みが発生する場合でも、コン
デンサの外周近傍に位置するビアホール内の誘電体でメ
ッキ液のしみ込みが発生するだけであり、それよりも内
側に位置するビアホール内の誘電体には、メッキ液のし
み込みが発生しない。このため、コンデンサ全体から見
ると、誘電体へのメッキ液のしみ込みが少なくなり、メ
ッキ液のしみ込みによるコンデンサの電気特性の低下が
少ない。According to a first aspect of the present invention, there is provided a ceramic circuit board comprising: a dielectric material filled in a plurality of via holes formed in a capacitor forming region of a ceramic layer; And a capacitor electrode formed on both upper and lower surfaces of the ceramic layer so as to sandwich the dielectric. In this configuration, since the dielectric of the capacitor is provided inside the ceramic layer, the thickness of the substrate is not changed by the dielectric, and the substrate surface is flattened. In addition, since the diameter of the via hole filled with the dielectric can be reduced, the flexural strength of the ceramic circuit board is hardly reduced. Even if the plating solution seeps into the dielectric, only the plating solution seeps into the dielectric in the via hole located near the outer periphery of the capacitor. The plating solution does not seep into the dielectric in the via hole. For this reason, seeing from the whole capacitor, the permeation of the plating solution into the dielectric is reduced, and the deterioration of the electrical characteristics of the capacitor due to the permeation of the plating solution is small.
【０００８】更に、請求項２のように、コンデンサ形成
領域の複数のビアホールのうち、誘電体を充填するビア
ホールの数を変更することで、コンデンサの容量を変更
するようにすると良い。このようにすれば、コンデンサ
の容量を変更する際に、コンデンサ形成領域のビアホー
ルの総数を変更する必要がなく、誘電体を充填するビア
ホールの数を変更するだけで良いので、コンデンサ容量
の変更が容易である。Further, it is preferable that the capacitance of the capacitor is changed by changing the number of via holes filling the dielectric material among the plurality of via holes in the capacitor forming region. In this way, when the capacitance of the capacitor is changed, it is not necessary to change the total number of via holes in the capacitor forming region, and only the number of via holes filling the dielectric can be changed. Easy.
【０００９】また、請求項３のように、コンデンサ形成
領域の複数のビアホールのうち、誘電体を充填しないビ
アホールに導体を充填すると共に、この導体充填部分に
は、コンデンサ電極を形成しないようにし、前記導体を
前記コンデンサ電極以外の配線導体又は他の層のビア導
体に接続するようにしても良い。このようにすれば、誘
電体を充填しないビアホールを有効に利用して配線を形
成したり、或は、誘電体を充填しないビアホールをコン
デンサの外周を取り囲むように配置して該ビアホールに
導体を充填してグランドに接続すれば、電磁シールドを
形成することができる。According to a third aspect of the present invention, of the plurality of via holes in the capacitor forming region, a conductor is filled in a via hole that is not filled with a dielectric, and a capacitor electrode is not formed in the conductor filled portion. The conductor may be connected to a wiring conductor other than the capacitor electrode or a via conductor in another layer. In this way, the wiring is formed by effectively using the via hole that does not fill the dielectric, or the via hole that does not fill the dielectric is arranged so as to surround the outer periphery of the capacitor and the via hole is filled with the conductor. Then, if it is connected to the ground, an electromagnetic shield can be formed.
【００１０】[0010]
【発明の実施の形態】以下、本発明を低温焼成セラミッ
ク回路基板に適用した実施形態を図面に基づいて説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the present invention is applied to a low-temperature fired ceramic circuit board will be described below with reference to the drawings.
【００１１】低温焼成セラミック層２１は、ＣａＯ−Ａ
ｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系ガラス粉末：５０〜６
５重量％（好ましくは６０重量％）とＡｌ2 Ｏ3 粉末：
５０〜３５重量％（好ましくは４０重量％）との混合物
からなるグリーンシートにより形成されている。低温焼
成セラミックは、上記の系の他にＭｇＯ−Ａｌ2 Ｏ3−
ＳｉＯ2 −Ｂ2 Ｏ3 系のガラス粉末とＡｌ2 Ｏ3 粉末と
の混合物、又は、ＳｉＯ2 −Ｂ2 Ｏ3 系のガラス粉末と
Ａｌ2 Ｏ3 粉末との混合物等、８００〜１０００℃で焼
成できるセラミックを用いれば良い。The low-temperature fired ceramic layer 21 is made of CaO-A
l 2 O 3 -SiO 2 -B 2 O 3 based glass powder: 50-6
5% by weight (preferably 60% by weight) and Al 2 O 3 powder:
It is formed of a green sheet comprising a mixture of 50 to 35% by weight (preferably 40% by weight). Low temperature co-fired ceramic, MgO-Al 2 O 3 in addition to the above system -
A mixture of glass powder and Al 2 O 3 powder of SiO 2 -B 2 O 3 based, or a mixture of glass powder and Al 2 O 3 powder of SiO 2 -B 2 O 3 based, etc., at 800 to 1000 ° C. A ceramic that can be fired may be used.
【００１２】コンデンサ２２を形成する内層の低温焼成
セラミック層２１のコンデンサ形成領域には、多数のビ
アホール２３が形成され、各ビアホール２３内には、例
えばＰｂペロブスカイト系、ＢａＴｉＯ3 系等の誘電体
ペーストのスクリーン印刷により誘電体２４が充填され
ている。この誘電体２４の誘電率は、低温焼成セラミッ
ク層２１の誘電率（ε＝７．５）よりもかなり大きくな
っている（例えばε≧１００）。尚、各ビアホール２３
の内径は、例えば０．０５〜０．３ｍｍ程度である。A large number of via holes 23 are formed in the capacitor forming region of the inner low-temperature fired ceramic layer 21 forming the capacitor 22. In each via hole 23, for example, a dielectric paste such as a Pb perovskite system or a BaTiO 3 system is used. The dielectric 24 is filled by screen printing. The dielectric constant of the dielectric 24 is considerably higher than the low-temperature fired ceramic layer 21 (ε = 7.5) (for example, ε ≧ 100). Each via hole 23
Has an inner diameter of, for example, about 0.05 to 0.3 mm.
【００１３】また、各層の低温焼成セラミック層２１の
所定位置には、配線用のビアホール２５が形成され、各
層のビアホール２５内には、例えばＡｇ、Ａｇ／Ｐｄ、
Ａｇ／Ｐｔ、Ａｕ、Ｃｕ等の低融点金属の導体ペースト
のスクリーン印刷によりビア導体２６が充填されてい
る。更に、各層の低温焼成セラミック層２１の上面に
は、低融点金属の導体ペーストで配線パターン２７がス
クリーン印刷されていると共に、コンデンサ２２の上面
と下面に相当する位置には、Ａｇ、Ａｇ／Ｐｔ等の低融
点金属の導体ペーストでコンデンサ電極２８，２９がス
クリーン印刷されている。A via hole 25 for wiring is formed at a predetermined position of the low-temperature fired ceramic layer 21 of each layer. In the via hole 25 of each layer, for example, Ag, Ag / Pd,
The via conductor 26 is filled by screen printing of a conductor paste of a low melting point metal such as Ag / Pt, Au, Cu, or the like. Further, a wiring pattern 27 is screen-printed with a conductor paste of a low melting point metal on the upper surface of the low-temperature fired ceramic layer 21 of each layer, and Ag, Ag / Pt are placed at positions corresponding to the upper and lower surfaces of the capacitor 22. The capacitor electrodes 28 and 29 are screen-printed with a conductor paste of a low melting point metal such as.
【００１４】この場合、図２に示すように、コンデンサ
電極２８，２９の中央部に開口部３０が形成され、この
開口部３０内に位置する１個又は複数個のビアホール３
１には、低融点金属の導体ペーストのスクリーン印刷に
よりビア導体３２が充填され、このビア導体３２の上下
両端が他の層のビア導体２６又は配線パターン２７に接
続されている。In this case, as shown in FIG. 2, an opening 30 is formed in the center of the capacitor electrodes 28 and 29, and one or more via holes 3 located in the opening 30 are formed.
1 is filled with a via conductor 32 by screen printing of a conductor paste of a low melting point metal, and upper and lower ends of the via conductor 32 are connected to the via conductor 26 or the wiring pattern 27 of another layer.
【００１５】また、コンデンサ２２の容量を変更する場
合には、コンデンサ２２の容量の要求値に応じて、誘電
体２４を充填するビアホール２３の数を変更する（換言
すれば誘電体２４を充填しないビアホール２３の数を変
更する）ことで、コンデンサ２２の容量を変更する。図
２の構成例では、コンデンサ２２の容量調整の結果、二
点鎖線Ａの内側のビアホール２３は、誘電体２４が充填
されず、空洞となっている。When the capacitance of the capacitor 22 is changed, the number of the via holes 23 filling the dielectric 24 is changed according to the required value of the capacitance of the capacitor 22 (in other words, the dielectric 24 is not filled). By changing the number of via holes 23), the capacitance of the capacitor 22 is changed. In the configuration example of FIG. 2, as a result of the adjustment of the capacitance of the capacitor 22, the via hole 23 inside the two-dot chain line A is not filled with the dielectric 24 and is a cavity.
【００１６】尚、製造工程では、各層の低温焼成セラミ
ック層２１に誘電体２４とビア導体２６を充填し、コン
デンサ電極２８，２９と配線パターン２７を印刷した
後、各層の低温焼成セラミック層２１を積層して、８０
０〜１０００℃（好ましくは９００℃）で焼成する。こ
の際、低温焼成セラミック層２１の積層体（生基板）を
加圧しながら焼成しても良いし、加圧せずに焼成しても
良い。In the manufacturing process, each of the low-temperature fired ceramic layers 21 is filled with a dielectric 24 and a via conductor 26, and capacitor electrodes 28 and 29 and a wiring pattern 27 are printed. Laminated, 80
Baking at 0 to 1000 ° C (preferably 900 ° C). At this time, the laminated body (raw substrate) of the low-temperature fired ceramic layers 21 may be fired while applying pressure, or may be fired without applying pressure.
【００１７】加圧焼成する場合には、生基板にアルミナ
グリーシート（ダミーシート）を積層して、２〜２０ｋ
ｇｆ／ｃｍ2 の範囲内の圧力で加圧しながら８００〜１
０００℃で焼成する。この際、基板両面に積層されたア
ルミナグリーンシートは１５５０〜１６００℃まで加熱
しないと焼結しないので、８００〜１０００℃で焼成す
れば、アルミナグリーンシートは未焼結のまま残され
る。但し、焼成の過程で、アルミナグリーンシート中の
バインダーが飛散してアルミナ粉体として残る。焼成
後、基板両面に残ったアルミナ粉体（アルミナグリーン
シート）を研磨等により除去する。In the case of baking under pressure, an alumina grease sheet (dummy sheet) is laminated on a green substrate, and 2 to 20 k
800-1 while pressurizing with a pressure within the range of gf / cm 2.
Bake at 000 ° C. At this time, since the alumina green sheets laminated on both sides of the substrate do not sinter unless heated to 1550 to 1600 ° C., if fired at 800 to 1000 ° C., the alumina green sheets remain unsintered. However, during the firing process, the binder in the alumina green sheet scatters and remains as alumina powder. After firing, the alumina powder (alumina green sheet) remaining on both surfaces of the substrate is removed by polishing or the like.
【００１８】図１の構成例では、内層の低温焼成セラミ
ック層２１にコンデンサ２２を形成したが、図３に示す
ように、最上層の低温焼成セラミック層２１に同様の構
造のコンデンサ２２を形成しても良い。この場合、基板
表面の配線導体やコンデンサ電極２８の表面には、例え
ばＮｉメッキを下地としてＡｕメッキが施される。In the configuration example of FIG. 1, the capacitor 22 is formed on the inner low-temperature fired ceramic layer 21. However, as shown in FIG. 3, the capacitor 22 having the same structure is formed on the uppermost low-temperature fired ceramic layer 21. May be. In this case, the surface of the wiring conductor on the surface of the substrate or the surface of the capacitor electrode 28 is plated with Au, for example, using Ni plating as a base.
【００１９】以上説明したコンデンサ２２を内蔵する低
温焼成セラミック回路基板は、コンデンサ２２の誘電体
２４が低温焼成セラミック層２１の内部に設けられてい
るので、誘電体２４によって基板の厚みが変化すること
はなく、基板表面が平坦化され、チップ搭載性が向上す
る。しかも、誘電体２４を充填するビアホール２３は、
孔径を小さくできるので、図５，図６に示すようにセラ
ミック層に比較的大きな開口部を形成したものと比較し
て、基板の抗折強度の低下が少なく、基板強度向上の要
求を満たすことができる。In the low-temperature fired ceramic circuit board incorporating the capacitor 22 described above, since the dielectric 24 of the capacitor 22 is provided inside the low-temperature fired ceramic layer 21, the thickness of the substrate is changed by the dielectric 24. However, the surface of the substrate is flattened, and the chip mountability is improved. Moreover, the via hole 23 filling the dielectric 24 is
Since the hole diameter can be reduced, the flexural strength of the substrate is less reduced compared to the case where a relatively large opening is formed in the ceramic layer as shown in FIGS. Can be.
【００２０】また、図３に示すように、最上層の低温焼
成セラミック層２１にコンデンサ２２を形成した場合、
基板表面の配線導体やコンデンサ電極２８の表面をメッ
キ処理する際に、仮に、誘電体２４へのメッキ液のしみ
込みが発生しても、コンデンサ２２の外周近傍に位置す
るビアホール２３内の誘電体２４でメッキ液のしみ込み
が発生するだけであり、それよりも内側に位置するビア
ホール２３内の誘電体２４には、メッキ液のしみ込みが
発生しない。このため、コンデンサ２２全体から見る
と、誘電体２４へのメッキ液のしみ込みが少なくなり、
メッキ液のしみ込みによるコンデンサ２２の電気特性の
低下が少なくなって、品質が安定する。As shown in FIG. 3, when the capacitor 22 is formed on the uppermost low-temperature fired ceramic layer 21,
When plating the wiring conductor on the surface of the substrate or the surface of the capacitor electrode 28, even if the plating solution seeps into the dielectric 24, the dielectric in the via hole 23 located near the outer periphery of the capacitor 22 may be used. Only the plating solution seeps at 24, and the plating solution does not seep into the dielectric 24 inside the via hole 23 located inside. Therefore, seeing from the entire capacitor 22, the seepage of the plating solution into the dielectric 24 is reduced,
The deterioration of the electrical characteristics of the capacitor 22 due to the soaking of the plating solution is reduced, and the quality is stabilized.
【００２１】しかも、コンデンサ２２の容量を変更する
際に、コンデンサ形成領域に形成された多数のビアホー
ル２３のうち、誘電体２４を充填するビアホール２３の
数を変更するようにしたので、コンデンサ２２の容量を
変更する場合でも、コンデンサ形成領域のビアホール２
３の総数を変更する必要がなく、誘電体２４の印刷パタ
ーンを変更するだけで良い。このため、コンデンサ２２
の容量の変更が容易であり、安い生産コストで種々の容
量のコンデンサ２２を形成することができる。In addition, when the capacitance of the capacitor 22 is changed, the number of the via holes 23 filling the dielectric 24 among the many via holes 23 formed in the capacitor forming region is changed. Even if the capacitance is changed, the via hole 2 in the capacitor formation area
It is not necessary to change the total number of 3 and only the print pattern of the dielectric 24 needs to be changed. Therefore, the capacitor 22
The capacitors 22 of various capacities can be formed at a low production cost.
【００２２】この場合、誘電体２４を充填しないビアホ
ール２３は、何も充填せずに、空洞状態としても良いが
（図２参照）、誘電体２４を充填しないビアホール２３
に、低融点金属の導体ペーストのスクリーン印刷により
導体を充填すると共に、この導体充填部分には、コンデ
ンサ電極２８，２９を形成しないようにし、この導体を
コンデンサ電極２８，２９以外の配線導体又は他の層の
ビア導体に接続するようにしても良い。このようにすれ
ば、誘電体２４を充填しないビアホール２３を有効に利
用して配線を形成することができ、配線密度を高密度化
することができる。In this case, the via hole 23 not filled with the dielectric 24 may be left in a hollow state without filling anything (see FIG. 2).
In addition, the conductor is filled by screen printing of a conductor paste of a low melting point metal, and the capacitor filled portions are not formed with the capacitor electrodes 28 and 29. May be connected to the via conductors of the second layer. In this way, the wiring can be formed by effectively using the via hole 23 that does not fill the dielectric 24, and the wiring density can be increased.
【００２３】また、図２の構成例では、誘電体２４を充
填しないビアホール２３をコンデンサ２２の中央部分に
配置しているが、この位置を変更しても良いことは言う
までもない。例えば、誘電体２４を充填しないビアホー
ル２３をコンデンサ２２の外周を取り囲むように配置
し、これらのビアホール２３に導体を充填してグランド
に接続すれば、電磁シールドを形成することができ、高
周波特性を向上することができる。Further, in the configuration example of FIG. 2, the via hole 23 that does not fill the dielectric 24 is disposed in the center of the capacitor 22, but it is needless to say that this position may be changed. For example, if the via holes 23 not filled with the dielectric 24 are arranged so as to surround the outer periphery of the capacitor 22 and these via holes 23 are filled with a conductor and connected to the ground, an electromagnetic shield can be formed and high frequency characteristics can be improved. Can be improved.
【００２４】尚、上記各実施形態では、コンデンサ電極
２８，２９をべたパターンで形成したが、各誘電体２４
の露出部分のみに電極を形成して各誘電体２４の電極を
配線パターンで接続するようにしても良い。また、コン
デンサ電極２８，２９を分割して、複数個のコンデンサ
を形成するようにしても良い。その他、本発明は、低温
焼成セラミック回路基板に限定されず、アルミナ等の焼
成温度が高いセラミックで形成したセラミック回路基板
に適用しても良い。In each of the above embodiments, the capacitor electrodes 28 and 29 are formed in a solid pattern.
It is also possible to form electrodes only on the exposed portions of the above and connect the electrodes of each dielectric 24 with a wiring pattern. Further, the capacitor electrodes 28 and 29 may be divided to form a plurality of capacitors. In addition, the present invention is not limited to a low-temperature fired ceramic circuit board, but may be applied to a ceramic circuit board formed of a ceramic having a high firing temperature such as alumina.
【００２５】[0025]
【発明の効果】以上の説明から明らかなように、本発明
の請求項１のセラミック回路基板によれば、セラミック
層のコンデンサ形成領域に形成した複数のビアホール内
に誘電体を充填してコンデンサを形成するようにしたの
で、基板表面を平坦化できると共に、基板強度を向上で
き、しかも、誘電体へのメッキ液のしみ込みによる影響
を少なくできて、電気的特性を向上できる。As is apparent from the above description, according to the ceramic circuit board of the first aspect of the present invention, a capacitor is formed by filling a plurality of via holes formed in the capacitor forming region of the ceramic layer with a dielectric. Since the substrate is formed, the surface of the substrate can be flattened, the strength of the substrate can be improved, and the effect of the plating solution seeping into the dielectric can be reduced, thereby improving the electrical characteristics.
【００２６】更に、請求項２では、コンデンサ形成領域
の複数のビアホールのうち、誘電体を充填するビアホー
ルの数を変更することで、コンデンサの容量を変更する
ようにしたので、コンデンサ容量を容易に変更できて、
安い生産コストで種々の容量のコンデンサを形成するこ
とができる。Further, according to the present invention, the capacitance of the capacitor is changed by changing the number of via holes for filling the dielectric material among the plurality of via holes in the capacitor forming region. Can be changed,
Capacitors of various capacities can be formed at low production cost.
【００２７】また、請求項３では、コンデンサ形成領域
の複数のビアホールのうち、誘電体を充填しないビアホ
ールに導体を充填するようにしたので、誘電体を充填し
ないビアホールを有効に利用して、配線や電磁シールド
を形成することができる。According to the third aspect of the present invention, among the plurality of via holes in the capacitor formation region, the conductor is filled in the via hole which is not filled with the dielectric material. Or an electromagnetic shield can be formed.
【図１】本発明の一実施形態を示す低温焼成セラミック
回路基板の主要部の縦断面図FIG. 1 is a longitudinal sectional view of a main part of a low-temperature fired ceramic circuit board showing one embodiment of the present invention.
【図２】コンデンサ形成領域におけるビアホール、誘電
体及びコンデンサ電極の位置関係を説明する平面図FIG. 2 is a plan view illustrating a positional relationship between a via hole, a dielectric, and a capacitor electrode in a capacitor forming region.
【図３】本発明の他の実施形態を示す低温焼成セラミッ
ク回路基板の主要部の縦断面図FIG. 3 is a longitudinal sectional view of a main part of a low-temperature fired ceramic circuit board showing another embodiment of the present invention.
【図４】従来のセラミック回路基板の主要部の縦断面図
（その１）FIG. 4 is a longitudinal sectional view of a main part of a conventional ceramic circuit board (part 1).
【図５】従来のセラミック回路基板の主要部の縦断面図
（その２）FIG. 5 is a longitudinal sectional view of a main part of a conventional ceramic circuit board (part 2).
【図６】従来のセラミック回路基板の主要部の縦断面図
（その３）FIG. 6 is a longitudinal sectional view of a main part of a conventional ceramic circuit board (part 3).
２１…低温焼成セラミック層（セラミック層）、２２…
コンデンサ、２３…コンデンサ用のビアホール、２４…
誘電体、２５…配線用のビアホール、２６…ビア導体、
２７…配線パターン、２８，２９…コンデンサ電極、３
０…開口部、３２…ビア導体。21 ... low temperature firing ceramic layer (ceramic layer), 22 ...
Capacitor, 23 ... Via hole for capacitor, 24 ...
Dielectric, 25: Via hole for wiring, 26: Via conductor,
27: wiring pattern, 28, 29: capacitor electrode, 3
0: Opening, 32: Via conductor.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 耕次 山口県美祢市大嶺町東分字岩倉2701番１ 株式会社住友金属エレクトロデバイス内 Ｆターム(参考） 5E346 AA13 AA43 CC16 CC21 DD22 EE29 FF18 HH31 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Koji Shibata Inventor 2701-1, Iwakura, Omine-cho, Omine-cho, Mine-shi, Yamaguchi Prefecture F-term (reference) 5E346 AA13 AA43 CC16 CC21 DD22 EE29 FF18 HH31
Claims (3)
サを内蔵したセラミック回路基板において、 前記コンデンサは、前記セラミック層のコンデンサ形成
領域に形成された複数のビアホール内に充填された誘電
体と、該セラミック層の上下両面に前記誘電体を挟むよ
うに形成されたコンデンサ電極とから構成されているこ
とを特徴とするセラミック回路基板。1. A ceramic circuit board having a plurality of ceramic layers laminated thereon and including a capacitor therein, wherein the capacitor comprises: a dielectric filled in a plurality of via holes formed in a capacitor forming region of the ceramic layer; A ceramic circuit board comprising: a capacitor electrode formed on both upper and lower surfaces of a ceramic layer so as to sandwich the dielectric.
領域の複数のビアホールのうち、前記誘電体を充填する
ビアホールの数を変更することで、容量を変更すること
を特徴とする請求項１に記載のセラミック回路基板。2. The capacitor according to claim 1, wherein the capacitance of the capacitor is changed by changing the number of via holes filling the dielectric material among the plurality of via holes in the capacitor forming region. Ceramic circuit board.
ールのうち、前記誘電体を充填しないビアホールに導体
を充填すると共に、この導体充填部分には、コンデンサ
電極を形成しないようにし、前記導体を前記コンデンサ
電極以外の配線導体又は他の層のビア導体に接続したこ
とを特徴とする請求項２に記載のセラミック回路基板。3. A capacitor is filled with a conductor in a via hole that is not filled with the dielectric, among the plurality of via holes in the capacitor forming region, and a capacitor electrode is not formed in the conductor filled portion. 3. The ceramic circuit board according to claim 2, wherein the ceramic circuit board is connected to a wiring conductor other than the electrode or a via conductor in another layer.
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