JP2000183840A - データ多重化回路及びデータ分離回路 - Google Patents
データ多重化回路及びデータ分離回路Info
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- JP2000183840A JP2000183840A JP35517498A JP35517498A JP2000183840A JP 2000183840 A JP2000183840 A JP 2000183840A JP 35517498 A JP35517498 A JP 35517498A JP 35517498 A JP35517498 A JP 35517498A JP 2000183840 A JP2000183840 A JP 2000183840A
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Abstract
(57)【要約】
【課題】 予め指定することによってデータ長が変化自
在な可変長データを複数含む被伝送データを多重して伝
送するデータ多重化回路について、そのハードウェア量
をできるだけ小さくする。 【解決手段】 指定されたデータ長パラメータをパラメ
ータレジスタ５５に保持し、この保持されたデータ長パ
ラメータによって指定されるデータ長に対応するカウン
ト値までデータ長カウンタ５４でカウントを行う。この
カウント動作に応じてシフトレジスタ５７がシフト動作
を行い、このシフト動作に応答して被伝送データに含ま
れている可変長データをマルチプレクサから順次出力
し、この順次出力される可変長データを多重して伝送す
る。 【効果】 データ長カウンタ等が単数で済み、ハードウ
ェア量が小さくなる。
在な可変長データを複数含む被伝送データを多重して伝
送するデータ多重化回路について、そのハードウェア量
をできるだけ小さくする。 【解決手段】 指定されたデータ長パラメータをパラメ
ータレジスタ５５に保持し、この保持されたデータ長パ
ラメータによって指定されるデータ長に対応するカウン
ト値までデータ長カウンタ５４でカウントを行う。この
カウント動作に応じてシフトレジスタ５７がシフト動作
を行い、このシフト動作に応答して被伝送データに含ま
れている可変長データをマルチプレクサから順次出力
し、この順次出力される可変長データを多重して伝送す
る。 【効果】 データ長カウンタ等が単数で済み、ハードウ
ェア量が小さくなる。
Description
【０００１】
【発明の属する技術分野】本発明はデータ多重化回路及
びデータ分離回路に関し、特にディジタル通信装置に用
いられるデータ多重化回路及びデータ分離回路における
タイミング生成に関する。
びデータ分離回路に関し、特にディジタル通信装置に用
いられるデータ多重化回路及びデータ分離回路における
タイミング生成に関する。
【０００２】
【従来の技術】一定の規則をもって整数バイトずつデー
タ長が変化する可変長データを所定のフレームに多重し
て伝送する場合には、その可変長データのデータ長を定
義しておく必要がある。この場合、データ長を示すデー
タ長パラメータを、パラメータレジスタ内に予め設定し
ておく。そして、この設定したパラメータによってデー
タ長が決定された可変長データが多重化されて出力され
ることになる。
タ長が変化する可変長データを所定のフレームに多重し
て伝送する場合には、その可変長データのデータ長を定
義しておく必要がある。この場合、データ長を示すデー
タ長パラメータを、パラメータレジスタ内に予め設定し
ておく。そして、この設定したパラメータによってデー
タ長が決定された可変長データが多重化されて出力され
ることになる。
【０００３】いま、ある特定の周期を持つフレーム内
に、フレームパルスを基準に整数バイト長の固定長デー
タＡ，Ｂと、一定の規則をもって整数バイトずつデータ
長が変化する可変長データＣ，Ｄとを多重する場合を考
える。この従来の回路について図４を参照して説明す
る。
に、フレームパルスを基準に整数バイト長の固定長デー
タＡ，Ｂと、一定の規則をもって整数バイトずつデータ
長が変化する可変長データＣ，Ｄとを多重する場合を考
える。この従来の回路について図４を参照して説明す
る。
【０００４】同図において、可変長データＤを除くデー
タは、Ａ0 〜Ａn+2 のアドレスを持つパラメータレジス
タ５５内に格納されている。そして、パラメータレジス
タ５５のアドレスＡ0 （１バイト）には固定長データ
Ａ、アドレスＡ1 〜Ａn （ｎバイト）には可変長データ
Ｃ、アドレスＡn+1 〜Ａn+2 （２バイト）には固定長デ
ータＢの格納領域が夫々存在するものとする。なお、同
図中のアルファベットＣ，Ｄは、夫々データＣ，Ｄを多
重処理するための機能の一部であることを示すものとす
る。
タは、Ａ0 〜Ａn+2 のアドレスを持つパラメータレジス
タ５５内に格納されている。そして、パラメータレジス
タ５５のアドレスＡ0 （１バイト）には固定長データ
Ａ、アドレスＡ1 〜Ａn （ｎバイト）には可変長データ
Ｃ、アドレスＡn+1 〜Ａn+2 （２バイト）には固定長デ
ータＢの格納領域が夫々存在するものとする。なお、同
図中のアルファベットＣ，Ｄは、夫々データＣ，Ｄを多
重処理するための機能の一部であることを示すものとす
る。
【０００５】パラメータレジスタ５５からは、対応する
バス２０５、１０６−１〜１０６−ｎ、２０７に固定長
データＡ、可変長データＣ、固定長データＢが出力され
ているものとする。バス１０６−２〜１０６−ｎは、対
応するＯＲ回路１４−２〜１４−ｎに入力されることに
よって論理和がとられ、この論理和出力１１３−２〜１
１３−ｎが対応するＡＮＤ回路１５−２〜１５−ｎに入
力されている。ＡＮＤ回路１５−２〜１５−ｎの出力１
１７−２〜１１７−ｎによって、対応するセットリセッ
ト回路１２−２〜１２−ｎがセット状態になる。セット
リセット回路１２−１〜１２−ｎの各出力１１８−１〜
１１８−ｎは、後述するように多重タイミングゲート信
号２１４−１〜２１４−ｎとして出力される。
バス２０５、１０６−１〜１０６−ｎ、２０７に固定長
データＡ、可変長データＣ、固定長データＢが出力され
ているものとする。バス１０６−２〜１０６−ｎは、対
応するＯＲ回路１４−２〜１４−ｎに入力されることに
よって論理和がとられ、この論理和出力１１３−２〜１
１３−ｎが対応するＡＮＤ回路１５−２〜１５−ｎに入
力されている。ＡＮＤ回路１５−２〜１５−ｎの出力１
１７−２〜１１７−ｎによって、対応するセットリセッ
ト回路１２−２〜１２−ｎがセット状態になる。セット
リセット回路１２−１〜１２−ｎの各出力１１８−１〜
１１８−ｎは、後述するように多重タイミングゲート信
号２１４−１〜２１４−ｎとして出力される。
【０００６】また、バス２０５、１０６−１〜１０６−
ｎの各内容は、対応するロード値変換回路６２、１０−
１〜１０−ｎに入力されて対応するデータ長カウンタ５
３、４−１〜４−ｎへのロード値２１１，１１２−１〜
１１２−ｎに変換される。なお、バス２０７の内容によ
ってセレクタ５９が制御され、アドレスカウンタ５２の
出力２０４が選択されてセレクトデータバス２０８に出
力される。セットリセット回路６１の出力であるイネー
ブル信号２１３はデータ長カウンタ５３に与えられる。
ｎの各内容は、対応するロード値変換回路６２、１０−
１〜１０−ｎに入力されて対応するデータ長カウンタ５
３、４−１〜４−ｎへのロード値２１１，１１２−１〜
１１２−ｎに変換される。なお、バス２０７の内容によ
ってセレクタ５９が制御され、アドレスカウンタ５２の
出力２０４が選択されてセレクトデータバス２０８に出
力される。セットリセット回路６１の出力であるイネー
ブル信号２１３はデータ長カウンタ５３に与えられる。
【０００７】また、パラメータレジスタ５５は、１／８
クロックでカウントアップするアドレスカウンタ５２に
よってアドレスＡ0 から順次アドレスを指示されるもの
とする。この指示されたアドレスに格納されている固定
長データＡ，Ｂと可変長データＣとは順次読出され、ク
ロック２０１が入力されるパラレルシリアルレジスタ５
６によってシリアルデータ化されてパラメータ多重デー
タ２２２となる。なお、同図中のタイミング発生器５１
は、クロック２０１及びフレームパルス２０２を基に、
クロック２０１を８分周した１／８クロック２０３を発
生させるものである。
クロックでカウントアップするアドレスカウンタ５２に
よってアドレスＡ0 から順次アドレスを指示されるもの
とする。この指示されたアドレスに格納されている固定
長データＡ，Ｂと可変長データＣとは順次読出され、ク
ロック２０１が入力されるパラレルシリアルレジスタ５
６によってシリアルデータ化されてパラメータ多重デー
タ２２２となる。なお、同図中のタイミング発生器５１
は、クロック２０１及びフレームパルス２０２を基に、
クロック２０１を８分周した１／８クロック２０３を発
生させるものである。
【０００８】このとき、可変長データＣの格納されてい
る最終アドレスは、固定長データＡの設定値からＡk と
予めわかっている。このため、バス２０５に出力される
固定長データＡとアドレスカウンタ５２からの出力２０
４を比較器５８で比較する。この比較の結果、一致信号
２０９を得ると、ＯＲ回路６４からロードイネーブル信
号２１０が出力され、ロード値変換回路６８から出力さ
れるアドレスＡn+1 がロード値２２３としてアドレスカ
ウンタ５２にロードされる。これにより、アドレスカウ
ンタ５２の指示するアドレスは固定長データＢの格納さ
れているアドレスＡn+1 にジャンプする。
る最終アドレスは、固定長データＡの設定値からＡk と
予めわかっている。このため、バス２０５に出力される
固定長データＡとアドレスカウンタ５２からの出力２０
４を比較器５８で比較する。この比較の結果、一致信号
２０９を得ると、ＯＲ回路６４からロードイネーブル信
号２１０が出力され、ロード値変換回路６８から出力さ
れるアドレスＡn+1 がロード値２２３としてアドレスカ
ウンタ５２にロードされる。これにより、アドレスカウ
ンタ５２の指示するアドレスは固定長データＢの格納さ
れているアドレスＡn+1 にジャンプする。
【０００９】アドレスＡn+2 のデータを多重した後、デ
ータ長カウンタ５３のキャリ２１２をセットリセット回
路１２−１のセット側に入力し、データ長カウンタ４−
１のキャリ１１６−１をリセット側に入力することで可
変長データＤ1 用の多重タイミングゲート信号２１４−
１を生成する。一方で、データ長カウンタ４−１のキャ
リ１１６−１は次段のセットリセット回路１２−２のセ
ット側に入力されて、可変長データＤ2 用の多重タイミ
ングゲート信号２１４−２を生成する。
ータ長カウンタ５３のキャリ２１２をセットリセット回
路１２−１のセット側に入力し、データ長カウンタ４−
１のキャリ１１６−１をリセット側に入力することで可
変長データＤ1 用の多重タイミングゲート信号２１４−
１を生成する。一方で、データ長カウンタ４−１のキャ
リ１１６−１は次段のセットリセット回路１２−２のセ
ット側に入力されて、可変長データＤ2 用の多重タイミ
ングゲート信号２１４−２を生成する。
【００１０】ただし、可変長データＣ以降の設定は行わ
れない場合がある。この場合、設定値は「１」以上であ
るため、各可変長データＣの設定値の有無はＯＲ回路１
４−２〜１４−ｎで判断できる。この判断の結果、設定
値が存在しない場合にはＡＮＤ回路１５−２〜１５−ｎ
によって前段のデータ長カウンタＤk-1 （ｋ＝１〜ｎ）
からのキャリ１１６−（ｋ−１）のセットリセット回路
１２−ｋへの入力を禁止して、データ長カウンタＤk 以
降をディセーブル状態にする。
れない場合がある。この場合、設定値は「１」以上であ
るため、各可変長データＣの設定値の有無はＯＲ回路１
４−２〜１４−ｎで判断できる。この判断の結果、設定
値が存在しない場合にはＡＮＤ回路１５−２〜１５−ｎ
によって前段のデータ長カウンタＤk-1 （ｋ＝１〜ｎ）
からのキャリ１１６−（ｋ−１）のセットリセット回路
１２−ｋへの入力を禁止して、データ長カウンタＤk 以
降をディセーブル状態にする。
【００１１】次に、データ多重化回路を含むデータ多重
化システムの構成例を示す図５を参照すると、図４の回
路１００によって生成されるパラメータ多重データ２２
２は、マルチプレクサ（ＭＵＸ）５００に入力される。
一方、回路１００から出力される多重タイミングゲート
信号２１４−１〜２１４−ｎは、対応するＡＮＤ回路５
０１−１〜５０１−ｎに入力され、ｎビットのシリアル
データとの論理積がとられる。そして、この論理積出力
がＡＮＤ回路５０１を介してデータＤとしてマルチプレ
クサ５００に入力され、多重データとして出力される。
なお、ＡＮＤ回路５０１及び５０１−１〜５０１−ｎに
よってマルチプレクサ回路が形成されることになる。
化システムの構成例を示す図５を参照すると、図４の回
路１００によって生成されるパラメータ多重データ２２
２は、マルチプレクサ（ＭＵＸ）５００に入力される。
一方、回路１００から出力される多重タイミングゲート
信号２１４−１〜２１４−ｎは、対応するＡＮＤ回路５
０１−１〜５０１−ｎに入力され、ｎビットのシリアル
データとの論理積がとられる。そして、この論理積出力
がＡＮＤ回路５０１を介してデータＤとしてマルチプレ
クサ５００に入力され、多重データとして出力される。
なお、ＡＮＤ回路５０１及び５０１−１〜５０１−ｎに
よってマルチプレクサ回路が形成されることになる。
【００１２】
【発明が解決しようとする課題】上述したように従来の
回路では、可変長データＤ1 〜Ｄk に対応するｋ個の多
重タイミングゲート信号２１４−１〜２１４−ｋは、主
にデータ長カウンタＤkとセット−リセット回路Ｄk と
ロード値変換回路Ｄk で構成される回路によって個別に
生成されている。このため、同様の構成で同様の機能を
する回路が複数組必要となっていた。また、パラメータ
レジスタ内に格納されている可変長データＣを格納領域
のビット数分のバス信号で引き出しているため、このデ
ータ格納領域の大きさに比例したバス信号線が必要であ
った。
回路では、可変長データＤ1 〜Ｄk に対応するｋ個の多
重タイミングゲート信号２１４−１〜２１４−ｋは、主
にデータ長カウンタＤkとセット−リセット回路Ｄk と
ロード値変換回路Ｄk で構成される回路によって個別に
生成されている。このため、同様の構成で同様の機能を
する回路が複数組必要となっていた。また、パラメータ
レジスタ内に格納されている可変長データＣを格納領域
のビット数分のバス信号で引き出しているため、このデ
ータ格納領域の大きさに比例したバス信号線が必要であ
った。
【００１３】このような従来の回路構成では、多重デー
タ（ここでは可変長データＣ1 〜Ｃk ）の情報量に伴っ
て多重タイミング生成回路の構成要素を増減させる必要
があり、柔軟性を持ち合わせていないという欠点があ
る。
タ（ここでは可変長データＣ1 〜Ｃk ）の情報量に伴っ
て多重タイミング生成回路の構成要素を増減させる必要
があり、柔軟性を持ち合わせていないという欠点があ
る。
【００１４】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は多重データの
情報量に対して柔軟な回路構成を実現できるデータ多重
化回路及びデータ分離回路を提供することである。
るためになされたものであり、その目的は多重データの
情報量に対して柔軟な回路構成を実現できるデータ多重
化回路及びデータ分離回路を提供することである。
【００１５】
【課題を解決するための手段】本発明によるデータ多重
化回路は、予め指定することによってデータ長が変化自
在な可変長データを複数含む被伝送データを多重して伝
送するデータ多重化回路であって、指定された前記デー
タ長を示すデータ長パラメータを保持するパラメータレ
ジスタと、この保持されたデータ長パラメータによって
指定されるデータ長に対応するカウント値までカウント
を行う単一のデータ長カウンタと、このデータ長カウン
タのカウント動作に応じてシフト動作を行うシフトレジ
スタと、このシフト動作に応答して前記被伝送データに
含まれている可変長データを順次出力するマルチプレク
サとを含み、このマルチプレクサから順次出力される可
変長データを多重して伝送するようにしたことを特徴と
する。また、前記パラメータレジスタには複数のデータ
長パラメータが保持されており、これら複数のデータ長
パラメータを前記シフトレジスタの出力に応じて順次出
力するセレクタを更に含むことを特徴とする。前記シフ
トレジスタは、前記データ長カウンタのキャリ出力を入
力クロックとして動作することを特徴とする。前記デー
タ長カウンタは、そのキャリ出力に応答してカウント値
がロードされることを特徴とする。
化回路は、予め指定することによってデータ長が変化自
在な可変長データを複数含む被伝送データを多重して伝
送するデータ多重化回路であって、指定された前記デー
タ長を示すデータ長パラメータを保持するパラメータレ
ジスタと、この保持されたデータ長パラメータによって
指定されるデータ長に対応するカウント値までカウント
を行う単一のデータ長カウンタと、このデータ長カウン
タのカウント動作に応じてシフト動作を行うシフトレジ
スタと、このシフト動作に応答して前記被伝送データに
含まれている可変長データを順次出力するマルチプレク
サとを含み、このマルチプレクサから順次出力される可
変長データを多重して伝送するようにしたことを特徴と
する。また、前記パラメータレジスタには複数のデータ
長パラメータが保持されており、これら複数のデータ長
パラメータを前記シフトレジスタの出力に応じて順次出
力するセレクタを更に含むことを特徴とする。前記シフ
トレジスタは、前記データ長カウンタのキャリ出力を入
力クロックとして動作することを特徴とする。前記デー
タ長カウンタは、そのキャリ出力に応答してカウント値
がロードされることを特徴とする。
【００１６】また、本発明によるデータ分離回路は、予
め指定することによってデータ長が変化自在な可変長デ
ータが多重されて伝送された多重データを分離するデー
タ分離回路であって、前記多重データのヘッダの内容に
応じて前記データ長を示すデータ長パラメータが保持さ
れるパラメータレジスタと、この保持されたデータ長パ
ラメータによって指定されるデータ長に対応するカウン
ト値までカウントを行う単一のデータ長カウンタと、こ
のデータ長カウンタのカウント動作に応じてシフト動作
を行うシフトレジスタとを含み、前記シフトレジスタの
シフト動作に応答して前記多重データを分離することを
特徴とする。
め指定することによってデータ長が変化自在な可変長デ
ータが多重されて伝送された多重データを分離するデー
タ分離回路であって、前記多重データのヘッダの内容に
応じて前記データ長を示すデータ長パラメータが保持さ
れるパラメータレジスタと、この保持されたデータ長パ
ラメータによって指定されるデータ長に対応するカウン
ト値までカウントを行う単一のデータ長カウンタと、こ
のデータ長カウンタのカウント動作に応じてシフト動作
を行うシフトレジスタとを含み、前記シフトレジスタの
シフト動作に応答して前記多重データを分離することを
特徴とする。
【００１７】要するに本回路は、従来複数組設けなけれ
ばならなかった回路を、シフトレジスタのシフト動作を
利用することで単数設けるだけで済み、多重データの情
報量に対して柔軟な回路構成を実現できるのである。
ばならなかった回路を、シフトレジスタのシフト動作を
利用することで単数設けるだけで済み、多重データの情
報量に対して柔軟な回路構成を実現できるのである。
【００１８】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
【００１９】図１は本発明によるデータ多重化回路の実
施の一形態を示すブロック図である。同図において、図
４と同等部分は同一符号により示されており、その部分
の詳細な説明は省略する。本回路においては、情報量が
一定の固定長データＡ，Ｂと、情報量が固定長データＡ
によって変化する可変長データＣと、情報量が可変長デ
ータＣによって変化する可変長データＤを、ある特定の
周期を持つフレーム内に多重する場合に用いる回路であ
る。この場合、本回路は、フレーム先頭を示すフレーム
パルスを基準に固定長データＡ、可変長データＣ、固定
長データＢ、可変長データＤの順に多重する場合に、各
々のデータの多重タイミング信号を生成するのである。
なお、このように固定長データと可変長データとが混在
している場合に限らず、少なくとも可変長データを多重
する場合に本回路を用いることができる。
施の一形態を示すブロック図である。同図において、図
４と同等部分は同一符号により示されており、その部分
の詳細な説明は省略する。本回路においては、情報量が
一定の固定長データＡ，Ｂと、情報量が固定長データＡ
によって変化する可変長データＣと、情報量が可変長デ
ータＣによって変化する可変長データＤを、ある特定の
周期を持つフレーム内に多重する場合に用いる回路であ
る。この場合、本回路は、フレーム先頭を示すフレーム
パルスを基準に固定長データＡ、可変長データＣ、固定
長データＢ、可変長データＤの順に多重する場合に、各
々のデータの多重タイミング信号を生成するのである。
なお、このように固定長データと可変長データとが混在
している場合に限らず、少なくとも可変長データを多重
する場合に本回路を用いることができる。
【００２０】ここで、固定長データＡで設定した値は、
可変長データＣの情報量、また、可変長データＣで設定
した値は可変長データＤの情報量をそれぞれ決定してい
るデータである。いま仮に固定長データＡでｋ（１≦ｋ
≦ｎ）を設定した場合には、可変長データＣのデータ長
はｋバイトとなる。更に可変長データＣのアドレスＡ1
〜Ａk にそれぞれｍ1 〜ｍk を設定した場合には、可変
長データＤのデータ長は（ｍ1 ＋ｍ2 ＋…＋ｍk ）バイ
トとなる。
可変長データＣの情報量、また、可変長データＣで設定
した値は可変長データＤの情報量をそれぞれ決定してい
るデータである。いま仮に固定長データＡでｋ（１≦ｋ
≦ｎ）を設定した場合には、可変長データＣのデータ長
はｋバイトとなる。更に可変長データＣのアドレスＡ1
〜Ａk にそれぞれｍ1 〜ｍk を設定した場合には、可変
長データＤのデータ長は（ｍ1 ＋ｍ2 ＋…＋ｍk ）バイ
トとなる。
【００２１】図１に示されているように、本発明回路は
以下に述べるブロック１００Ａとブロック１００Ｂの２
回路で構成されている。
以下に述べるブロック１００Ａとブロック１００Ｂの２
回路で構成されている。
【００２２】まず、ブロック１００Ａは、パラメータデ
ータ多重化回路としての機能を有している。すなわちブ
ロック１００Ａは、フレームパルス２０２を基準にクロ
ック２０１から１／８クロック２０３を発生させるタイ
ミング発生器５１と、１／８クロック２０３によりパラ
メータレジスタの指示アドレスである出力２０４を出力
するアドレスカウンタ５２と、パラメータレジスタの指
示アドレスを固定長データＢの格納アドレスにジャンプ
させるための比較器５８と、指示されたアドレスに格納
されている固定長データＡ，Ｂ，可変長データＣを１／
８クロック２０３でパラレルロードしてクロック２０１
によってシリアルデータ化するパラレルシリアルレジス
タ５６とを含んで構成されている。このブロック１００
Ａは、図４の場合と同様な構成である。
ータ多重化回路としての機能を有している。すなわちブ
ロック１００Ａは、フレームパルス２０２を基準にクロ
ック２０１から１／８クロック２０３を発生させるタイ
ミング発生器５１と、１／８クロック２０３によりパラ
メータレジスタの指示アドレスである出力２０４を出力
するアドレスカウンタ５２と、パラメータレジスタの指
示アドレスを固定長データＢの格納アドレスにジャンプ
させるための比較器５８と、指示されたアドレスに格納
されている固定長データＡ，Ｂ，可変長データＣを１／
８クロック２０３でパラレルロードしてクロック２０１
によってシリアルデータ化するパラレルシリアルレジス
タ５６とを含んで構成されている。このブロック１００
Ａは、図４の場合と同様な構成である。
【００２３】次に、ブロック１００Ｂは、多重タイミン
グゲート生成回路としての機能を有している。すなわち
ブロック１００Ｂは、固定長データＡの設定値から可変
長データＤの先頭多重タイミングを発生させるデータ長
カウンタ５３と、データ長カウンタ５３のイネーブル信
号２１３をつくり出すセットリセット回路６１と、可変
長データＤの先頭多重タイミングから各多重タイミング
ゲートを生成するシフトレジスタ５７と、シフトレジス
タ５７が指示したアドレスの可変長データＣ（可変長デ
ータＤの情報量を決定しているデータ）を読出すセレク
タ６０とを含んで構成されている。このブロック１００
Ｂは、図４の場合と異なり、シフトレジスタ５７を設
け、そのシフト動作に応答して被伝送データに含まれて
いる可変長データを順次出力する構成なので、ロード値
変換回路６３及びデータ長カウンタ５４を１組だけ設け
れば足り、回路構成が簡単になる。これにより、ハード
ウェア量を図４の場合よりも削減できる。さらに、パラ
メータレジスタ５５内に設定するパラメータを変更する
ことによって、多重データの情報量に対して柔軟な回路
構成を実現できるのである。
グゲート生成回路としての機能を有している。すなわち
ブロック１００Ｂは、固定長データＡの設定値から可変
長データＤの先頭多重タイミングを発生させるデータ長
カウンタ５３と、データ長カウンタ５３のイネーブル信
号２１３をつくり出すセットリセット回路６１と、可変
長データＤの先頭多重タイミングから各多重タイミング
ゲートを生成するシフトレジスタ５７と、シフトレジス
タ５７が指示したアドレスの可変長データＣ（可変長デ
ータＤの情報量を決定しているデータ）を読出すセレク
タ６０とを含んで構成されている。このブロック１００
Ｂは、図４の場合と異なり、シフトレジスタ５７を設
け、そのシフト動作に応答して被伝送データに含まれて
いる可変長データを順次出力する構成なので、ロード値
変換回路６３及びデータ長カウンタ５４を１組だけ設け
れば足り、回路構成が簡単になる。これにより、ハード
ウェア量を図４の場合よりも削減できる。さらに、パラ
メータレジスタ５５内に設定するパラメータを変更する
ことによって、多重データの情報量に対して柔軟な回路
構成を実現できるのである。
【００２４】図１に示されているように、可変長データ
Ｄ1 〜Ｄk の多重タイミング信号２１４−１〜２１４−
ｎは連続している。このため、各多重タイミング信号の
生成を同時に行う必要がない。よって、次のような方式
で各多重タイミングを生成することができる。
Ｄ1 〜Ｄk の多重タイミング信号２１４−１〜２１４−
ｎは連続している。このため、各多重タイミング信号の
生成を同時に行う必要がない。よって、次のような方式
で各多重タイミングを生成することができる。
【００２５】すなわち、データ長カウンタ５４から出力
されるキャリ２１８によって可変長データＤ1 の多重先
頭タイミングが与えられると、パラメータレジスタ５５
のアドレスＡ1 に格納されている可変長データＣ1 が読
出され、データ長カウンタ５４によって可変長データＤ
1 の多重タイミング信号の最後尾が出力される。このタ
イミングは、次の可変長データＤ2 の多重先頭タイミン
グでもある。このとき、パラメータレジスタ５５では可
変長データＣ2 が読出される。以下同様に、順次多重タ
イミングの先頭と最後尾とを出力し、シフトレジスタ５
７でゲート信号を生成する。
されるキャリ２１８によって可変長データＤ1 の多重先
頭タイミングが与えられると、パラメータレジスタ５５
のアドレスＡ1 に格納されている可変長データＣ1 が読
出され、データ長カウンタ５４によって可変長データＤ
1 の多重タイミング信号の最後尾が出力される。このタ
イミングは、次の可変長データＤ2 の多重先頭タイミン
グでもある。このとき、パラメータレジスタ５５では可
変長データＣ2 が読出される。以下同様に、順次多重タ
イミングの先頭と最後尾とを出力し、シフトレジスタ５
７でゲート信号を生成する。
【００２６】本回路の動作について詳細に説明する。な
お、同図中のアルファベットＣ，Ｄは、夫々データＣ，
Ｄを多重処理するための構成要素の一部であることを示
している。
お、同図中のアルファベットＣ，Ｄは、夫々データＣ，
Ｄを多重処理するための構成要素の一部であることを示
している。
【００２７】まず、多重される被伝送データは全てバイ
ト単位で扱うため、フレームパルス２０２を基準にタイ
ミング発生器５１によって１／８クロック２０３を発生
させる。
ト単位で扱うため、フレームパルス２０２を基準にタイ
ミング発生器５１によって１／８クロック２０３を発生
させる。
【００２８】アドレスカウンタ５２は、１／８クロック
２０３でカウントアップするカウンタである。このアド
レスカウンタ５２には、フレームパルス２０２の入力、
又はアドレスカウンタ出力バスへの出力２０４と固定長
データＡ出力バスへの出力２０５とが一致した時に比較
器５８から出力される一致信号２０９の入力に応答して
ロード値変換回路６８から出力されるロード値２２３が
ロードされる。このとき、ロード値変換回路６８は、ロ
ード信号がフレームパルス２０２のときにはＡ0 を、ま
た一致信号２０９のときにはＡn+1 をアドレスカウンタ
５２にロードする。
２０３でカウントアップするカウンタである。このアド
レスカウンタ５２には、フレームパルス２０２の入力、
又はアドレスカウンタ出力バスへの出力２０４と固定長
データＡ出力バスへの出力２０５とが一致した時に比較
器５８から出力される一致信号２０９の入力に応答して
ロード値変換回路６８から出力されるロード値２２３が
ロードされる。このとき、ロード値変換回路６８は、ロ
ード信号がフレームパルス２０２のときにはＡ0 を、ま
た一致信号２０９のときにはＡn+1 をアドレスカウンタ
５２にロードする。
【００２９】固定長データＡで設定されたｋは、可変長
データＣのデータ長ｋ（バイト）に相当するので、一致
信号２０９の出力タイミングでＡn+1 のロードを行うの
は、アドレスカウンタ５２がアドレスＡk を出力した
後、Ａn+1 にアドレスをジャンプさせるためである。こ
のパラメータが保持されていない部分のアドレス（アド
レスＡk+1 〜Ａn ）をジャンプさせることによって、パ
ラメータレジスタ５５のアドレスＡk+1 〜Ａn によるデ
ータ長の指定を抑止する。これにより、データの空白部
分が多重されるのを防止し、データ伝送効率を低下させ
ることはないのである。
データＣのデータ長ｋ（バイト）に相当するので、一致
信号２０９の出力タイミングでＡn+1 のロードを行うの
は、アドレスカウンタ５２がアドレスＡk を出力した
後、Ａn+1 にアドレスをジャンプさせるためである。こ
のパラメータが保持されていない部分のアドレス（アド
レスＡk+1 〜Ａn ）をジャンプさせることによって、パ
ラメータレジスタ５５のアドレスＡk+1 〜Ａn によるデ
ータ長の指定を抑止する。これにより、データの空白部
分が多重されるのを防止し、データ伝送効率を低下させ
ることはないのである。
【００３０】セレクタ５９は、アドレスカウンタ出力バ
スへの出力２０４によって、アドレスＡ0 から指示され
たアドレスのパラメータを１バイト毎に読出す。読出さ
れたパラメータは、セレクトデータバス２０８に送出さ
れ、パラレルシリアルレジスタ５６によって１／８クロ
ック２０３のタイミングでパラレルロードされる。そし
て、パラレルシリアルレジスタ５６は、クロック２０１
のタイミングでパラメータ多重データ２２２としてシリ
アルデータに変換する。
スへの出力２０４によって、アドレスＡ0 から指示され
たアドレスのパラメータを１バイト毎に読出す。読出さ
れたパラメータは、セレクトデータバス２０８に送出さ
れ、パラレルシリアルレジスタ５６によって１／８クロ
ック２０３のタイミングでパラレルロードされる。そし
て、パラレルシリアルレジスタ５６は、クロック２０１
のタイミングでパラメータ多重データ２２２としてシリ
アルデータに変換する。
【００３１】データ長カウンタ５３は、フレームパルス
２０２から固定長データＢまでのデータ長をカウントす
るものである。そして、そのキャリ２１２は、シフトレ
ジスタ５７には可変長データＤの先頭多重タイミングと
して、さらにＯＲ回路６６を介して初回のクロックとし
て入力される。またキャリ２１２は、データ長カウンタ
５４にはＯＲ回路６６を介してロード信号として入力さ
れる。
２０２から固定長データＢまでのデータ長をカウントす
るものである。そして、そのキャリ２１２は、シフトレ
ジスタ５７には可変長データＤの先頭多重タイミングと
して、さらにＯＲ回路６６を介して初回のクロックとし
て入力される。またキャリ２１２は、データ長カウンタ
５４にはＯＲ回路６６を介してロード信号として入力さ
れる。
【００３２】シフトレジスタ出力バスに出力される多重
タイミング信号２１４−１〜２１４−ｎは可変長データ
Ｃのセレクト信号となっており、アドレスＡk に格納さ
れているパラメータ２０６はセレクタ６０によって読出
される。ここで、読出された可変長データ出力バスへの
出力２１５は、ロード値変換回路６３でロード値２１６
に変換されてデータ長カウンタ５４に入力される。
タイミング信号２１４−１〜２１４−ｎは可変長データ
Ｃのセレクト信号となっており、アドレスＡk に格納さ
れているパラメータ２０６はセレクタ６０によって読出
される。ここで、読出された可変長データ出力バスへの
出力２１５は、ロード値変換回路６３でロード値２１６
に変換されてデータ長カウンタ５４に入力される。
【００３３】データ長カウンタ５４では、可変長データ
Ｃk に設定された値から可変長データＤk のデータ長ｍ
k をカウントし、自身にロード信号を与えると同時にシ
フトレジスタ５７にクロックを与える。各多重タイミン
グゲート信号は、こうして与えられた多重タイミングの
先頭のタイミング及び最後尾のタイミングから順次生成
される。
Ｃk に設定された値から可変長データＤk のデータ長ｍ
k をカウントし、自身にロード信号を与えると同時にシ
フトレジスタ５７にクロックを与える。各多重タイミン
グゲート信号は、こうして与えられた多重タイミングの
先頭のタイミング及び最後尾のタイミングから順次生成
される。
【００３４】ただし、先述したように、可変長データＣ
2 以降の設定は行われない場合があり、設定値は１以上
であるため、セレクタ６０で読出された可変長データＣ
の設定値の有無はＯＲ回路６５の出力であるキャリ許可
信号２１７で判断できる。この判断の結果、設定値が存
在しない場合には、ＡＮＤ回路６７によってキャリ２１
８の出力を抑止する。これにより、シフトレジスタ５７
へのクロックの入力とデータ長カウンタ５４へのロード
信号の入力を抑止する。
2 以降の設定は行われない場合があり、設定値は１以上
であるため、セレクタ６０で読出された可変長データＣ
の設定値の有無はＯＲ回路６５の出力であるキャリ許可
信号２１７で判断できる。この判断の結果、設定値が存
在しない場合には、ＡＮＤ回路６７によってキャリ２１
８の出力を抑止する。これにより、シフトレジスタ５７
へのクロックの入力とデータ長カウンタ５４へのロード
信号の入力を抑止する。
【００３５】ここで、図２のタイムチャートを参照して
図１の回路の動作について説明する。同図には、多重後
のフレーム構成に対応して、クロック２０１、１／８ク
ロック２０３、フレームパルス２０２、アドレスカウン
タ５２の出力２０４、各多重タイミング信号２１２、２
１４−１〜２１４−ｋが示されている。なお、図２にお
いては、図１中の信号と同一の信号には同じ符号が付さ
れている。
図１の回路の動作について説明する。同図には、多重後
のフレーム構成に対応して、クロック２０１、１／８ク
ロック２０３、フレームパルス２０２、アドレスカウン
タ５２の出力２０４、各多重タイミング信号２１２、２
１４−１〜２１４−ｋが示されている。なお、図２にお
いては、図１中の信号と同一の信号には同じ符号が付さ
れている。
【００３６】同図において、固定長データＡで設定した
値は、可変長データＣの情報量、また、可変長データＣ
で設定した値は可変長データＤの情報量を夫々決定して
いる。仮に固定長データＡでｋを設定した場合には、可
変長データＣのデータ長はｋバイトとなる。更に可変長
データＣのアドレスＡ1 〜Ａk に夫々ｍ1 〜ｍk を設定
した場合には、可変長データＤのデータ長はｔ＝１〜ｋ
によるΣｍt ＝ｍ1 ＋ｍ2 ＋…＋ｍk バイトとなる。
値は、可変長データＣの情報量、また、可変長データＣ
で設定した値は可変長データＤの情報量を夫々決定して
いる。仮に固定長データＡでｋを設定した場合には、可
変長データＣのデータ長はｋバイトとなる。更に可変長
データＣのアドレスＡ1 〜Ａk に夫々ｍ1 〜ｍk を設定
した場合には、可変長データＤのデータ長はｔ＝１〜ｋ
によるΣｍt ＝ｍ1 ＋ｍ2 ＋…＋ｍk バイトとなる。
【００３７】クロック２０１とフレームパルス２０２と
を基に生成した１／８クロック２０３の遷移タイミング
でアドレスカウンタの出力２０４が順に変化する。そし
て、この出力２０４の送出後、先頭多重タイミング信号
２１２が送出され、この送出と同時に多重タイミング信
号２１４−１が送出される。そして、この多重タイミン
グ信号２１４−１はデータ長に対応する期間送出され
る。この多重タイミング信号２１４−１の送出が終了す
ると、次の多重タイミング信号２１４−２が送出され
る。同様に、多重タイミング信号２１４−３、…、２１
４−ｋが順に送出される。この間、キャリ許可信号２１
７はデータ長カウンタ５４のキャリ２１８の出力を許可
し続けるが、多重タイミング信号２１４−ｋを送出した
直後、ＯＲ回路６５はパラメータレジスタ５５内のアド
レスＡk+1 に設定値が無い旨の判断を下す。それと同時
に、データ長カウンタ５４のキャリ２１８はＡＮＤ回路
６７によってインヒビットされる。その結果として、多
重タイミング信号２１４−（ｋ＋１）〜２１４−ｎは送
出されなくなり、データの空白部分が多重されなくな
る。これら多重タイミング信号２１４−１〜２１４−ｋ
が送出されると、従来と同様に、マルチプレクサによっ
てデータの多重が行われて送出される。つまり、先述し
た図５中の回路１００の代わりに、図１の回路１００を
用いれば、データを多重することができるのである。し
かも、この場合、上述したようにデータ長カウンタ等が
単数で済み、ハードウェア量が小さくなるのである。
を基に生成した１／８クロック２０３の遷移タイミング
でアドレスカウンタの出力２０４が順に変化する。そし
て、この出力２０４の送出後、先頭多重タイミング信号
２１２が送出され、この送出と同時に多重タイミング信
号２１４−１が送出される。そして、この多重タイミン
グ信号２１４−１はデータ長に対応する期間送出され
る。この多重タイミング信号２１４−１の送出が終了す
ると、次の多重タイミング信号２１４−２が送出され
る。同様に、多重タイミング信号２１４−３、…、２１
４−ｋが順に送出される。この間、キャリ許可信号２１
７はデータ長カウンタ５４のキャリ２１８の出力を許可
し続けるが、多重タイミング信号２１４−ｋを送出した
直後、ＯＲ回路６５はパラメータレジスタ５５内のアド
レスＡk+1 に設定値が無い旨の判断を下す。それと同時
に、データ長カウンタ５４のキャリ２１８はＡＮＤ回路
６７によってインヒビットされる。その結果として、多
重タイミング信号２１４−（ｋ＋１）〜２１４−ｎは送
出されなくなり、データの空白部分が多重されなくな
る。これら多重タイミング信号２１４−１〜２１４−ｋ
が送出されると、従来と同様に、マルチプレクサによっ
てデータの多重が行われて送出される。つまり、先述し
た図５中の回路１００の代わりに、図１の回路１００を
用いれば、データを多重することができるのである。し
かも、この場合、上述したようにデータ長カウンタ等が
単数で済み、ハードウェア量が小さくなるのである。
【００３８】ところで本回路は、データ多重回路のみな
らず、データ分離回路にも適用することができる。つま
り、主局及び従局からなるデータ伝送システムにおい
て、主局側にデータ多重回路を設けた場合に、従局側に
設けられるデータ分離回路に本回路を適用することがで
きる。このことについて図３をも参照して説明する。図
３においては、他の図と同等部分は同一符号により示さ
れており、その部分の詳細な説明は省略する。
らず、データ分離回路にも適用することができる。つま
り、主局及び従局からなるデータ伝送システムにおい
て、主局側にデータ多重回路を設けた場合に、従局側に
設けられるデータ分離回路に本回路を適用することがで
きる。このことについて図３をも参照して説明する。図
３においては、他の図と同等部分は同一符号により示さ
れており、その部分の詳細な説明は省略する。
【００３９】まず、フレーム内に多重されるデータＡ，
Ｂ，Ｃを、そのフレーム内のデータＤの多重情報を持つ
ヘッダと考える。図１の回路を通信装置の主局側に、図
３の回路を従局側に設け、主局側のパラメータレジスタ
にヘッダの設定をしておけば、従局側は受信データ中か
らヘッダの内容を分離できる。そして、セレクタ８５を
制御してその出力３０７をパラメータレジスタ５５内に
設定することができる。このパラメータレジスタ５５に
格納されたヘッダ情報とシリアルデータ３０３とを対応
するＡＮＤ回路８８−１〜８８−ｋに入力し、これらＡ
ＮＤ回路から多重タイミングゲート信号３１１−１〜３
１１−ｋを再生すれば、フレーム内の目的のタイムスロ
ットに多重されているデータＤ1 〜Ｄk を抽出すること
ができるのである。
Ｂ，Ｃを、そのフレーム内のデータＤの多重情報を持つ
ヘッダと考える。図１の回路を通信装置の主局側に、図
３の回路を従局側に設け、主局側のパラメータレジスタ
にヘッダの設定をしておけば、従局側は受信データ中か
らヘッダの内容を分離できる。そして、セレクタ８５を
制御してその出力３０７をパラメータレジスタ５５内に
設定することができる。このパラメータレジスタ５５に
格納されたヘッダ情報とシリアルデータ３０３とを対応
するＡＮＤ回路８８−１〜８８−ｋに入力し、これらＡ
ＮＤ回路から多重タイミングゲート信号３１１−１〜３
１１−ｋを再生すれば、フレーム内の目的のタイムスロ
ットに多重されているデータＤ1 〜Ｄk を抽出すること
ができるのである。
【００４０】以下、図３を参照してデータ分離回路とし
ての動作について説明する。入力されたシリアルデータ
３０３は、１／８クロック２０３のタイミングで、シリ
アルパラレルレジスタ５６においてシリアル−パラレル
変換され、アドレスカウンタ５２によって指示されたパ
ラメータレジスタ５５のアドレスに書込まれる。
ての動作について説明する。入力されたシリアルデータ
３０３は、１／８クロック２０３のタイミングで、シリ
アルパラレルレジスタ５６においてシリアル−パラレル
変換され、アドレスカウンタ５２によって指示されたパ
ラメータレジスタ５５のアドレスに書込まれる。
【００４１】パラメータレジスタ５５内にデータＡ，
Ｂ，Ｃが設定されると、図１中のブロック１００Ｂに相
当するブロック１００Ｂによって、多重時と同様にデー
タＤkのタイミングゲート信号が順次生成される。
Ｂ，Ｃが設定されると、図１中のブロック１００Ｂに相
当するブロック１００Ｂによって、多重時と同様にデー
タＤkのタイミングゲート信号が順次生成される。
【００４２】このように、ある特定のタイムスロットの
データＤk を取出すときに、そのタイムスロットに相当
するタイミングゲート信号を使って分離する回路にも本
回路を適用できるのである。
データＤk を取出すときに、そのタイムスロットに相当
するタイミングゲート信号を使って分離する回路にも本
回路を適用できるのである。
【００４３】要するに、本データ分離回路は、予め指定
することによってデータ長が変化自在な可変長データが
多重されて伝送された多重データを分離するデータ分離
回路であり、多重データのヘッダの内容に応じてデータ
長を示すデータ長パラメータが保持されるパラメータレ
ジスタと、この保持されたデータ長パラメータによって
指定されるデータ長に対応するカウント値までカウント
を行う単一のデータ長カウンタと、このデータ長カウン
タのカウント動作に応じてシフト動作を行うシフトレジ
スタとを含み、シフトレジスタのシフト動作に応答して
多重データを分離しているのである。この場合、ブロッ
ク１００Ｂの内部構成は、図１の場合と同様であるの
で、多重データの情報量に対して柔軟な回路構成を実現
できるのである。
することによってデータ長が変化自在な可変長データが
多重されて伝送された多重データを分離するデータ分離
回路であり、多重データのヘッダの内容に応じてデータ
長を示すデータ長パラメータが保持されるパラメータレ
ジスタと、この保持されたデータ長パラメータによって
指定されるデータ長に対応するカウント値までカウント
を行う単一のデータ長カウンタと、このデータ長カウン
タのカウント動作に応じてシフト動作を行うシフトレジ
スタとを含み、シフトレジスタのシフト動作に応答して
多重データを分離しているのである。この場合、ブロッ
ク１００Ｂの内部構成は、図１の場合と同様であるの
で、多重データの情報量に対して柔軟な回路構成を実現
できるのである。
【００４４】以上のように、データ長カウンタ回路と、
シフトレジスタと、セレクタとを主な構成要素に持つ１
組の多重タイミング生成回路によって複数の多重タイミ
ングゲートを生成するので、パラメータレジスタ内のデ
ータの格納領域の大きさに関わらず回路構成を変更する
必要はないのである。また、不必要な多重タイミングゲ
ートを生成する回路を持たないので、回路の小規模化や
簡略化が図れるのである。
シフトレジスタと、セレクタとを主な構成要素に持つ１
組の多重タイミング生成回路によって複数の多重タイミ
ングゲートを生成するので、パラメータレジスタ内のデ
ータの格納領域の大きさに関わらず回路構成を変更する
必要はないのである。また、不必要な多重タイミングゲ
ートを生成する回路を持たないので、回路の小規模化や
簡略化が図れるのである。
【００４５】本回路によって多重化されたデータは、そ
のフレーム内のデータの多重情報なので、この情報を元
に多重あるいは分離したいデータのタイムスロットに多
重タイミングゲート信号を再生すれば、フレーム内の目
的のデータを容易に多重分離することができるのであ
る。このように、通信装置の主局及び従局に本回路を用
いた場合、従局側のパラメータ設定がなされていなくて
も、主局側で設定したパラメータを元にデータを引込む
ことができるのである。
のフレーム内のデータの多重情報なので、この情報を元
に多重あるいは分離したいデータのタイムスロットに多
重タイミングゲート信号を再生すれば、フレーム内の目
的のデータを容易に多重分離することができるのであ
る。このように、通信装置の主局及び従局に本回路を用
いた場合、従局側のパラメータ設定がなされていなくて
も、主局側で設定したパラメータを元にデータを引込む
ことができるのである。
【００４６】
【発明の効果】以上説明したように本発明は、データ長
カウンタ回路やシフトレジスタ等を主な構成要素に持つ
１組の多重タイミング生成回路によって複数の多重タイ
ミングゲート信号を生成することにより、パラメータレ
ジスタ内のデータの格納領域の大きさに関わらず回路構
成を変更する必要はなく、多重データの情報量に対して
柔軟な回路構成を実現できるという効果がある。また、
不必要な多重タイミングゲートを生成する回路を持たな
いので、回路の小規模化や簡略化が図れるという効果が
ある。
カウンタ回路やシフトレジスタ等を主な構成要素に持つ
１組の多重タイミング生成回路によって複数の多重タイ
ミングゲート信号を生成することにより、パラメータレ
ジスタ内のデータの格納領域の大きさに関わらず回路構
成を変更する必要はなく、多重データの情報量に対して
柔軟な回路構成を実現できるという効果がある。また、
不必要な多重タイミングゲートを生成する回路を持たな
いので、回路の小規模化や簡略化が図れるという効果が
ある。
【００４７】という効果がある。
【図１】本発明の実施の一形態によるデータ多重化回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１の各部の動作を示すタイムチャートであ
る。
る。
【図３】図１の回路を主局としたデータ伝送システムの
従局側のデータ分離回路の構成例を示すブロック図であ
る。
従局側のデータ分離回路の構成例を示すブロック図であ
る。
【図４】従来のデータ多重化回路の構成を示すブロック
図である。
図である。
【図５】データ多重化回路を含むデータ多重化システム
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【符号の説明】 ５１ タイミング発生器 ５２ アドレスカウンタ ５３，５４ データ長カウンタ ５５ パラメータレジスタ ５６ パラレルシリアルレジスタ ５７ シフトレジスタ ５８ 比較器 ５９，６０ セレクタ ６１ セットリセット回路 ６２，６３ ロード値変換回路 ６４〜６６ ＯＲ回路 ６７ ＡＮＤ回路 ６８ ロード値変換回路
Claims (8)
- 【請求項１】 予め指定することによってデータ長が変
化自在な可変長データを複数含む被伝送データを多重し
て伝送するデータ多重化回路であって、指定された前記
データ長を示すデータ長パラメータを保持するパラメー
タレジスタと、この保持されたデータ長パラメータによ
って指定されるデータ長に対応するカウント値までカウ
ントを行う単一のデータ長カウンタと、このデータ長カ
ウンタのカウント動作に応じてシフト動作を行うシフト
レジスタと、このシフト動作に応答して前記被伝送デー
タに含まれている可変長データを順次出力するマルチプ
レクサとを含み、このマルチプレクサから順次出力され
る可変長データを多重して伝送するようにしたことを特
徴とするデータ多重化回路。 - 【請求項２】 前記パラメータレジスタには複数のデー
タ長パラメータが保持されており、これら複数のデータ
長パラメータを前記シフトレジスタの出力に応じて順次
出力するセレクタを更に含むことを特徴とする請求項１
記載のデータ多重化回路。 - 【請求項３】 前記シフトレジスタは、前記データ長カ
ウンタのキャリ出力を入力クロックとして動作すること
を特徴とする請求項１又は２記載のデータ多重化回路。 - 【請求項４】 前記データ長カウンタは、そのキャリ出
力に応答してカウント値がロードされることを特徴とす
る請求項１〜３のいずれかに記載のデータ多重化回路。 - 【請求項５】 前記被伝送データは、前記可変長データ
の他に、データ長が固定されている固定長データをも含
むことを特徴とする請求項１〜４のいずれかに記載のデ
ータ多重化回路。 - 【請求項６】 前記固定長データは、前記可変長データ
夫々の情報量を示していることを特徴とする請求項５記
載のデータ多重化回路。 - 【請求項７】 前記パラメータレジスタに保持されるデ
ータ長パラメータの情報量が該パラメータレジスタのデ
ータ保持容量よりも小であるとき該データ長パラメータ
が保持されていない前記パラメータレジスタの部分によ
るデータ長の指定を抑止する手段を更に含むことを特徴
とする請求項１〜６のいずれかに記載のデータ多重化回
路。 - 【請求項８】 予め指定することによってデータ長が変
化自在な可変長データが多重されて伝送された多重デー
タを分離するデータ分離回路であって、前記多重データ
のヘッダの内容に応じて前記データ長を示すデータ長パ
ラメータが保持されるパラメータレジスタと、この保持
されたデータ長パラメータによって指定されるデータ長
に対応するカウント値までカウントを行う単一のデータ
長カウンタと、このデータ長カウンタのカウント動作に
応じてシフト動作を行うシフトレジスタとを含み、前記
シフトレジスタのシフト動作に応答して前記多重データ
を分離することを特徴とするデータ分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35517498A JP4018827B2 (ja) | 1998-12-14 | 1998-12-14 | データ多重化回路及びデータ分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35517498A JP4018827B2 (ja) | 1998-12-14 | 1998-12-14 | データ多重化回路及びデータ分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183840A true JP2000183840A (ja) | 2000-06-30 |
| JP4018827B2 JP4018827B2 (ja) | 2007-12-05 |
Family
ID=18442382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35517498A Expired - Lifetime JP4018827B2 (ja) | 1998-12-14 | 1998-12-14 | データ多重化回路及びデータ分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4018827B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013158026A (ja) * | 2003-08-13 | 2013-08-15 | Qualcomm Inc | さらに高速なデータレート用の信号インタフェース |
| US8719334B2 (en) | 2003-09-10 | 2014-05-06 | Qualcomm Incorporated | High data rate interface |
| US8730913B2 (en) | 2004-03-10 | 2014-05-20 | Qualcomm Incorporated | High data rate interface apparatus and method |
| US8730069B2 (en) | 2005-11-23 | 2014-05-20 | Qualcomm Incorporated | Double data rate serial encoder |
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- 1998-12-14 JP JP35517498A patent/JP4018827B2/ja not_active Expired - Lifetime
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