JP2000183272A - 電気回路、半導体パッケ―ジ及び実装体 - Google Patents

電気回路、半導体パッケ―ジ及び実装体

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Abstract

(57)【要約】 【課題】 半導体回路同士をデカップリング用コイルを
用いて高周波的にデカップリングすることにより電源ノ
イズや電磁波放射を低減する方法は、実装面積の増大
や、高速動作が出来ないという課題。 【解決手段】 電源端子と接地端子と出力端子とを有す
る半導体素子２と、インダクタンス４と、キャパシタン
ス３とを備えた半導体パッケージ１であって、キャパシ
タンス３の相対する端子の内、一方の端子が半導体素子
２の電源端子に接続されており、且つ、他方の端子が半
導体素子２の接地端子に接続されており、半導体素子２
の接地端子が、半導体パッケージ１の接地端子６に接続
されており、半導体素子２の電源端子が、インダクタン
ス４を介して半導体パッケージ１の電源端子７に接続さ
れており、半導体素子２の出力端子が、半導体パッケー
ジの出力端子１０５に接続される構成。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高速動作を行う半
導体集積回路の電源ノイズを除去することが可能な電気
回路、半導体パッケージ及び実装体に関するものであ
る。
【０００２】
【従来の技術】半導体集積回路が使用する電流は半導体
システムのバス幅が８ビットから１６ビット、１６ビッ
トから３２ビット、そして３２ビットから６４ビットへ
と増加するに従い、何倍にも増加する傾向がある。ま
た、電流の変化時間も半導体システムの高速化に伴い、
１０ｎｓｅｃから数ｎｓｅｃへ、そして１ｎｓｅｃ以下
へと数倍速くなっている。このため、半導体装置の消費
する電流の変化率（ｄＩ／ｄｔ）は近年数十倍になって
おり、これに応じて電源ノイズも増加する傾向にある。
【０００３】半導体装置の電源のグランド端子と電源と
の間にインダクタンスが存在すると、電流変化に比例し
た電圧変動が発生し、これが電源ノイズとなり半導体装
置の誤動作の原因となっている。これを防ぐために、従
来半導体装置の電源・グランド端子近傍にバイパスコン
デンサを設置する。この結果、半導体装置から見た電源
インピーダンスが低減され、電源ノイズが低減される。
しかしながら、複数個の半導体装置やバイパスコンデン
サが存在する場合、半導体装置近傍のバイパスコンデン
サだけに電流が流れるのではなく、他のバイパスコンデ
ンサにも電流が流れたりすることになる。
【０００４】図２８に半導体回路に流れる電流を示す回
路図を示す。
【０００５】図２８において、３５ａ，３５ｂは半導体
装置、３６は出力端子、３７ａ，３７ｂはバイパスコン
デンサ、３８は信号ライン、３９は半導体装置３５ａに
流れる通常の電流、４０は、電源電位の変動を生じさせ
る好ましくない電流である。この電流４０は、他の半導
体装置３５ｂに対する電源ノイズとなり、また、電源・
グランドプレーンからの電磁波放射の原因となる。
【０００６】これらの現象を低減するために、例えば信
学技報（TECHNICAL REPORT OF IEICE.）ＥＭＣＪ９７−
８２に半導体装置間のデカップリングを強化した基板を
使用する方法が述べられている。図２９にこの方法を示
す。
【０００７】図２９において、３５は半導体装置、３６
は出力端子、３７はバイパスコンデンサである。３８は
信号ライン、４１はデカップリング用コイル、４２は電
源プレーン、４３はグランドプレーンである。
【０００８】又、半導体装置３５の電源端子と電源プレ
ーン４２との間にデカップリング用コイル４１を挿入す
る。又、半導体装置３５の電源端子にバイパスコンデン
サ３７の一方の端子を接続し、且つ他方の端子を接地す
ることにより、半導体装置３５に流れる高周波電流は電
源プレーン４２を流れずに半導体装置３５近傍に設置さ
れたバイパスコンデンサ３７より供給される。
【０００９】これは、デカップリング用コイル４１を挿
入することにより、半導体装置３５から電源を見たイン
ピーダンスＺｅ＝ｊωＬより、バイパスコンデンサ３７
を見たインピーダンスＺｃ＝１／（ｊωＣ）の方が小さ
くなるためである。
【００１０】半導体装置３５から電源を見たインピーダ
ンスＺｅと、バイパスコンデンサ３７を見たインピーダ
ンスＺｃの比が大きい方が、他の半導体装置に対する電
源ノイズや、電源・グランドプレーンからの電磁波放射
の減衰効果が大きくなる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、デカップリング用コイル４１が大きい
と、低周波におけるインピーダンスも増加してしまい、
半導体装置３５に必要な電流を電源から供給することが
できなくなる。このため、デカップリング用コイル４１
は十分に小さく、かつ、寄生インダクタンスの低減のた
めにバイパスコンデンサ３７が半導体装置３５に十分に
近接している必要性がある。
【００１２】しかしながら、デカップリング用コイル４
１およびバイパスコンデンサ３７がディスクリート素子
で構成されていると、適切な値の素子が得られなかった
り、また、バイパスコンデンサ３７が有する寄生インダ
クタンスのためにＺｃを充分小さくすることができない
などの問題があり、その結果、電源ノイズや電源・グラ
ンドプレーンからの電磁波放射の減衰に関して、十分な
効果が得られないという欠点がある。
【００１３】さらには、ディスクリート素子を用いる
と、コストが高くなり、かつ、実装面積が増大し、装置
の小型化が難しくなる。また、装置の大型化に伴い高速
動作ができなくなるなどの欠点を有する。
【００１４】一方、高速回路においては、通常、グラン
ドプレーン４３と電源プレーン４２は基板内層に全面パ
ターンとして形成されている。信号ライン３８は、その
下方の基板内層面の内、信号ライン３８に最も近い最初
の内層面に形成されたグランドプレーン４３によりマイ
クロストリップライン構造となるように形成される。又
は、信号ライン３８は、その下方の基板内層面の内、上
記最初の内層面に形成された電源プレーン４２によりマ
イクロストリップライン構造となるように形成される。
【００１５】尚、本明細書では、前者の様な構成を、信
号ライン３８の直下にグランドプレーン４３が存在する
構成であると表現し、又、後者の様な構成を、信号ライ
ン３８の直下に電源プレーン４２が存在する構成である
と表現することがある。
【００１６】しかしながら、図２９において信号ライン
３８が電源プレーン４２とでマイクロストリップライン
構造を構成した場合、信号ライン３８の直下に電源プレ
ーン４２が存在することになる。そのため、出力端子３
６に流れる電流の帰還電流はデカップリング用コイル４
１を介して電源プレーン４２を流れることになり、イン
ピーダンスが大きく、高速動作できないという欠点を有
する。このため、図２９に示す構造は直下にグランドプ
レーン４３が存在する面にのみ作製することが可能であ
り、電源プレーン４２が直下に存在する面には作製でき
ないという欠点を有する。
【００１７】この結果、高速回路においては、実装上の
制限が発生したり、実装を優先するために、配線経路が
長くなったり、または、まったく実装できない場合が存
在する。さらに、その結果、コストが高くなり、かつ、
実装面積が増大し、装置の小型化が難しくなる、装置の
大型化に伴い高速動作ができなくなるなどの欠点を有す
る。
【００１８】上述のように、従来の半導体集積回路は、
半導体回路同士をデカップリング用コイルを用いて高周
波的にデカップリングすることにより電源ノイズや電磁
波放射を低減することを目的としているが、実装上の制
限や、コストの増大、インダクタンス成分の増大による
電源インピーダンスの増加、実装面積の増大や、高速動
作がしにくくなるなどの課題を有する。
【００１９】本発明は、このような従来の半導体集積回
路の上記課題を解決するものであり、小型・安価で、電
源ノイズや電磁波放射を低減することのできる電気回
路、半導体パッケージ及び実装体を提供することを目的
とする。
【００２０】
【課題を解決するための手段】第１の本発明（請求項１
記載の本発明に対応）は、少なくとも一個の電源端子
と、少なくとも一個の接地端子を有する半導体素子と、
少なくとも一個のインダクタンスと、少なくとも一個の
キャパシタンスとを備え、前記キャパシタンスの相対す
る端子の内、一方の端子が前記電源端子に接続されてお
り、且つ、他方の端子が前記接地端子に接続されてお
り、前記電源端子が電源に接続されており、前記接地端
子が前記インダクタンスを介して接地されていることを
特徴とする電気回路である。
【００２１】又、第２の本発明（請求項２記載の本発明
に対応）は、（１）少なくとも一個の電源端子、少なく
とも一個の接地端子、及び少なくとも一個の出力端子を
有する半導体素子と、（２）少なくとも一個のインダク
タンスと、（３）少なくとも一個のキャパシタンスとを
備えた半導体パッケージであって、前記キャパシタンス
の相対する端子の内、一方の端子が前記半導体素子の前
記電源端子に接続されており、且つ、他方の端子が前記
半導体素子の前記接地端子に接続されており、前記半導
体素子の前記接地端子が、前記半導体パッケージの接地
端子に接続されており、前記半導体素子の前記電源端子
が、前記インダクタンスを介して前記半導体パッケージ
の電源端子に接続されており、前記半導体素子の前記出
力端子が、前記半導体パッケージの出力端子に接続され
ていることを特徴とする半導体パッケージである。
【００２２】又、第３の本発明（請求項３記載の本発明
に対応）は、（１）少なくとも一個の電源端子、少なく
とも一個の接地端子、及び少なくとも一個の出力端子を
有する半導体素子と、（２）少なくとも一個のインダク
タンスと、（３）少なくとも一個のキャパシタンスとを
備えた半導体パッケージであって、前記キャパシタンス
の相対する端子の内、一方の端子が前記半導体素子の前
記電源端子に接続されており、且つ、他方の端子が前記
半導体素子の前記接地端子に接続されており、前記半導
体素子の前記電源端子が、前記半導体パッケージの電源
端子に接続されており、前記半導体素子の前記接地端子
が、前記インダクタンスを介して前記半導体パッケージ
の接地端子に接続されており、前記半導体素子の前記出
力端子が、前記半導体パッケージの出力端子に接続され
ていることを特徴とする半導体パッケージである。
【００２３】又、第４の本発明（請求項４記載の本発明
に対応）は、（１）少なくとも一個の電源端子、少なく
とも一個の接地端子、及び少なくとも一個の出力端子を
有する半導体素子と、（２）少なくとも二個のインダク
タンスと、（３）少なくとも一個のキャパシタンスとを
備えた半導体パッケージであって、前記キャパシタンス
の相対する端子の内、一方の端子が前記半導体素子の前
記電源端子に接続されており、且つ、他方の端子が前記
半導体素子の前記接地端子に接続されており、前記半導
体素子の前記接地端子が、前記半導体パッケージの第一
の接地端子に接続されており、前記半導体素子の前記電
源端子が、前記半導体パッケージの第一の電源端子に接
続されており、前記半導体素子の前記接地端子が、前記
インダクタンスの内の第一のインダクタンスを介して前
記半導体パッケージの第二の接地端子に接続されてお
り、前記半導体素子の前記電源端子が、前記インダクタ
ンスの内の第二のインダクタンスを介して前記半導体パ
ッケージの第二の電源端子に接続されており、前記半導
体素子の前記出力端子が、前記半導体パッケージの出力
端子に接続されていることを特徴とする半導体パッケー
ジである。
【００２４】又、第５の本発明（請求項５記載の本発明
に対応）は、（１）少なくとも一個の電源端子、少なく
とも一個の接地端子、及び少なくとも一対の差動出力端
子を有する半導体素子と、（２）少なくとも二個のイン
ダクタンスと、（３）少なくとも一個のキャパシタンス
とを備えた半導体パッケージであって、前記キャパシタ
ンスの相対する端子の内、一方の端子が前記半導体素子
の前記電源端子に接続されており、且つ、他方の端子が
前記半導体素子の前記接地端子に接続されており、前記
半導体素子の前記接地端子が、前記インダクタンスの内
の第一のインダクタンスを介して前記半導体パッケージ
の接地端子に接続されており、前記半導体素子の前記電
源端子が、前記インダクタンスの内の第二のインダクタ
ンスを介して前記半導体パッケージの電源端子に接続さ
れており、前記半導体素子の前記一対の差動出力端子
が、前記半導体パッケージの一対の差動出力端子に接続
されていることを特徴とする半導体パッケージである。
【００２５】又、第６の本発明（請求項６記載の本発明
に対応）は、（１）少なくとも一個の電源端子、少なく
とも一個の接地端子、及び少なくとも一対の差動出力端
子を有する半導体素子と、少なくとも二個のインダクタ
ンスと、少なくとも一個のキャパシタンスとを備え、前
記キャパシタンスの相対する端子の内、一方の端子が前
記半導体素子の前記電源端子に接続されており、且つ、
他方の端子が前記半導体素子の前記接地端子に接続され
ており、前記半導体素子の前記接地端子が、前記インダ
クタンスの内、第一のインダクタンスを介して接地され
ており、前記半導体素子の前記電源端子が、前記インダ
クタンスの内、第二のインダクタンスを介して電源に接
続されており、前記半導体素子の前記一対の差動出力端
子が一対の端子に接続されていることを特徴とする電気
回路である。
【００２６】又、第７の本発明（請求項７記載の本発明
に対応）は、上記第２の本発明の半導体パッケージと、
前記半導体パッケージが実装された、内層面にグランド
プレーンを有する基板とを備え、前記半導体素子の前記
出力端子には信号ラインが接続されており、前記グラン
ドプレーンが、前記信号ラインの下方の最初の前記内層
面に形成されていることを特徴とする実装体である。
【００２７】又、第８の本発明（請求項８記載の本発明
に対応）は、上記第３の本発明の半導体パッケージと、
前記半導体パッケージが実装された、内層面に電源プレ
ーンを有する基板とを備え、前記半導体素子の前記出力
端子には信号ラインが接続されており、前記電源プレー
ンが、前記信号ラインの下方の最初の前記内層面に形成
されていることを特徴とする実装体である。
【００２８】又、第９の本発明（請求項９記載の本発明
に対応）は、上記第４の本発明の半導体パッケージと、
前記半導体パッケージが実装された、各内層面にグラン
ドプレーンと電源プレーンを有する基板とを備え、前記
半導体素子の前記出力端子には信号ラインが接続されて
おり、前記グランドプレーンが、前記内層面の内の前記
信号ラインの下方の最初の内層面に形成されており、前
記第一の接地端子が前記グランドプレーンに接続されて
おり、前記第二の電源端子が前記電源プレーンに接続さ
れていることを特徴とする実装体である。
【００２９】又、第１０の本発明（請求項１０記載の本
発明に対応）は、上記第４の本発明の半導体パッケージ
と、前記半導体パッケージが実装された、各内層面にグ
ランドプレーンと電源プレーンを有する基板とを備え、
前記半導体素子の前記出力端子には信号ラインが接続さ
れており、前記電源プレーンが、前記内層面の内の前記
信号ラインの下方の最初の内層面に形成されており、前
記第一の電源端子が前記電源プレーンに接続されてお
り、前記第二の接地端子が前記グランドプレーンに接続
されていることを特徴とする実装体である。
【００３０】又、第１１の本発明（請求項１１記載の本
発明に対応）は、上記第５の本発明の半導体パッケージ
と、前記半導体パッケージが実装された、電源と接地端
子と差動信号端子とを有する基板とを備え、前記半導体
パッケージの前記電源端子が前記基板の前記電源に接続
されており、前記半導体パッケージの前記接地端子が前
記基板の前記接地端子に接続されており、前記半導体パ
ッケージの前記一対の差動出力端子が前記差動信号端子
に接続されていることを特徴とする実装体である。
【００３１】又、第１２の本発明（請求項１２記載の本
発明に対応）は、前記キャパシタンスがチップコンデン
サであることを特徴とする上記第２〜５のいずれかの本
発明の半導体パッケージである。
【００３２】又、第１３の本発明（請求項１３記載の本
発明に対応）は、前記キャパシタンスが、前記半導体パ
ッケージの基板の内層もしくは表層に形成された厚膜も
しくは薄膜コンデンサであることを特徴とする上記第２
〜５のいずれかの本発明の半導体パッケージである。
【００３３】又、第１４の本発明（請求項１４記載の本
発明に対応）は、前記インダクタンスが、前記半導体パ
ッケージにおける配線により形成されたインダクタであ
ることを特徴とする上記第２〜５のいずれかの本発明の
半導体パッケージである。
【００３４】又、第１５の本発明（請求項１５記載の本
発明に対応）は、前記インダクタンスが、チップインダ
クタであることを特徴とする上記第２〜５のいずれかの
本発明の半導体パッケージである。
【００３５】又、第１６の本発明（請求項１６記載の本
発明に対応）は、前記半導体パッケージが、前記半導体
素子、前記キャパシタンス、及び前記インダクタンスを
実装するためのキャリア基板を備え、前記キャリア基板
がセラミック基板又は樹脂多層基板であることを特徴と
する上記第２〜５のいずれかの本発明の半導体パッケー
ジである。
【００３６】又、第１７の本発明（請求項１７記載の本
発明に対応）は、前記半導体パッケージの前記電源端子
及び前記接地端子の内、少なくとも一個の端子が、前記
出力端子又は前記差動出力端子に隣接していることを特
徴とする上記第２〜５の何れかの本発明の半導体パッケ
ージである。
【００３７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。
【００３８】（実施の形態１）図１は本発明の実施の形
態１による半導体パッケージの構造例を示す斜視図であ
る。また、図２に本発明の実施の形態１による半導体パ
ッケージを基板上に実装した場合の回路図を示す。
【００３９】図１、図２において、１は本実施の形態１
における半導体パッケージ、２は半導体素子、３はキャ
パシタ、４は電源（Ｖｃｃ）側インダクタ、５は半導体
素子２を半導体パッケージ１に接続するために半導体パ
ッケージ１に設けられた端子、６は端子５の一方をグラ
ンドに接続するために半導体パッケージ１に設けられた
端子、７は電源（Ｖｃｃ）側インダクタ４を電源（Ｖｃ
ｃ）に接続するために半導体パッケージ１に設けられた
端子、８は端子６をグランドに接続するための線路、９
は端子７を電源（Ｖｃｃ）に接続するための線路であ
る。又、１０４は半導体素子１の出力端子を半導体パッ
ケージ１に接続するためにパッケージ１に設けられた端
子であり、１０５は端子１０４を実装基板に接続するた
めにパッケージ１に設けられた端子である。
【００４０】この時、半導体素子２近辺の等価回路を図
３に示す。
【００４１】図３において、１は本実施の形態１におけ
る半導体パッケージ、２は半導体素子、３はキャパシ
タ、４は電源（Ｖｃｃ）側インダクタ、１０は半導体素
子２とキャパシタ３の間に存在する寄生インダクタン
ス、１１は電源、１２は電源１１の内部抵抗である。
【００４２】この場合、キャパシタ３の両端から電源１
１側を見たインピーダンスＺｅは周波数をωとするとＺ
ｅ＝Ｒ＋ｊωＬ2である。また、キャパシタ３のインピ
ーダンスＺｃ＝１／ｊωＣ1である。例えば、Ｃ1＝１０
００ｐＦ、Ｌ1＝３ｎＨ、Ｌ2＝３０ｎＨ、Ｒ＝１Ω、周
波数１００ＭＨｚとした場合、Ｚｅ＝１＋１８．８５
ｊ、Ｚｃ＝−１．５９ｊとなり、電源１１から流れる電
流Ｉｅはキャパシタ３にながれる電流Ｉｃのおよそ１１
分の１になる。
【００４３】この結果、半導体素子２にながれる高周波
電流は半導体パッケージ１の外側にほとんど流れず、電
源ノイズや電磁波放射を低減した回路を実現することが
可能になる。またこの時、半導体素子２の端子から電源
側を見たインピーダンスＺｉｎは、Ｚｉｎ＝ｊωＬ1＋
Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）＝０．００８＋０．１４７
ｊとなり、充分小さな値となり、半導体素子２を動作さ
せることが可能である。
【００４４】図２に示す回路構成の半導体パッケージを
実際に作製し、基板上に実装し、３３ＭＨｚで駆動し、
電源ノイズを測定した。図４は、この時の電源ノイズの
測定結果を示す図である。又、図５は、比較例として
の、インダクタ４が存在しない場合の電源ノイズの測定
結果を示す図である。
【００４５】同図に示す様に、本実施の形態に示す回路
構成を用いた場合は、電源ノイズがおよそ３０ｍＶとな
り、インダクタ４が存在しない場合の電源ノイズと比較
してほぼ２分の１であった。このことから、本実施の形
態の回路構成によれば、電源ノイズの削減効果が大きい
ことがわかる。
【００４６】また、同様に電磁波放射を測定した結果を
図６、図７に示す。図６は本実施の形態による半導体パ
ッケージを用いた場合の電磁波放射の測定結果を示す図
であり、図７は従来の半導体パッケージを用いた場合の
電磁波放射の測定結果を示す図である。
【００４７】この結果より、図２に示す回路構成の半導
体パッケージを用いることにより、電磁波放射を特に高
周波領域において低減することが可能であることが判明
した。
【００４８】このように、図２に示す回路構成の半導体
パッケージを用いることにより、電源ノイズや電磁波放
射を低減した回路を提供することが可能になる。
【００４９】さらに、半導体パッケージ上にインダクタ
４やキャパシタ３を実装することにより、半導体素子２
とキャパシタ３の間に存在する寄生インダクタンス１０
を小さくすることが可能になり、Ｚｉｎ＝ｊωＬ1＋Ｚ
ｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）における第一項を小さくする
ことができる。
【００５０】このため、第二項Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚ
ｃ）を比較的大きくすることが可能であり、Ｚｅ・Ｚｃ
／（Ｚｅ＋Ｚｃ）＝Ｚｃ／（１＋Ｚｃ／Ｚｅ）を大きく
とることができる。すなわち、Ｚｃ／Ｚｅを大きくする
ことが可能であり、電源ノイズや電磁波放射の削減効果
がより大きく取れることがわかる。
【００５１】一方、半導体パッケージの外部にキャパシ
タンスを実装した場合、寄生インダクタンス１０は、構
成・構造にもよるが、十数ｎＨの大きさになることもあ
る。従って例えば、Ｌ1＝１５ｎＨであるとすると、｜
Ｚｉｎ｜＝７．６９Ωとなる。
【００５２】これに対して、図２に示す回路構成の半導
体パッケージを用いると、上述の様にＬ1＝３ｎＨであ
るので、｜Ｚｉｎ｜＝０．１４７Ωとなり、より大きな
電磁放射の削減効果が期待できることがわかる。
【００５３】実際に、比較例として、キャパシタ３を半
導体パッケージの外部に配置した場合の電磁放射の測定
結果を図８に示す。図６と図８とを比較すれば明らかな
ように、半導体パッケージの内部にキャパシタンスを配
置した構成の方が、およそ１００ＭＨｚ以上の高周波領
域において、より大きな電磁放射の削減効果が得られる
ことがわかる。
【００５４】また、キャパシタ３やインダクタ４は電気
的にキャパシタや、インダクタとして効果があれば良
く、その形態が、チップコンデンサやチップインダクタ
であっても、半導体パッケージ１上に配線を用いて作製
されたインダクタや、半導体パッケージ１内部に導体層
と電極を設けることにより作製されたキャパシタであっ
ても同様の効果が得られることも明らかである。
【００５５】さらに、本実施の形態においては、電源
（Ｖｃｃ）にインダクタ４を挿入する場合のみ考慮した
が、グランド側がインダクタを介して接続されるように
配線することにより、同様の効果が得られることはその
効果より明らかである。
【００５６】さらに、本実施の形態においては、電源
（Ｖｃｃ）とグランドのみ考慮したが、正電源と負電源
など、複数の電源電圧を必要とする半導体素子において
も、電源をインダクタを介して接続されるように配線す
ることにより、同様の効果が得られることは明らかであ
る。
【００５７】また、各端子５、６、７や、各線路８、９
は一個に限らず複数個設けても同様の構成であれば、同
様の効果が得られることは明らかである。
【００５８】このように、本実施の形態１では、単一の
パッケージで提供できることより、安価であり、また、
パッケージ外部に他の素子を必要としないことから実装
面積が小さくすみ、装置の小型化が容易であることは、
明らかである。また、装置が小型化すること、寄生イン
ダクタンスが小さくなること、電源ノイズや電磁波放射
を削減することが可能になるなど、回路の高速化に有利
であることも明らかである。
【００５９】（実施の形態２）図９は本発明の実施の形
態２による半導体パッケージの構造例を示す斜視図であ
る。また、図１０に本発明の実施の形態２による半導体
パッケージを基板上に実装した場合の回路図を示す。
【００６０】図９、１０において、１３は本実施の形態
２における送信側半導体パッケージ、１４は本実施の形
態２における受信側半導体パッケージである。１５は送
信側半導体素子、１６は受信側半導体素子である。３は
キャパシタであり、１７はグランド側インダクタ、１８
は電源（Ｖｃｃ）側インダクタである。
【００６１】又、１９は送信側半導体素子１５を送信側
半導体パッケージ１３に接続するためにパッケージ１３
に設けられた端子であり、２０は端子１９の一方をグラ
ンドに接続するためにパッケージ１３に設けられた端子
である。又、２１は端子１９のもう一方を電源（Ｖｃ
ｃ）に接続するために半導体パッケージ１３に設けられ
た端子である。ここで、本発明の半導体パッケージの第
１の電源端子は、端子２１に対応し、又、本発明の半導
体パッケージの第１の接地端子は、端子２０に対応す
る。
【００６２】又、２２はグランド側インダクタ１７をグ
ランドに接続するためにパッケージに設けられた端子で
あり、２３は電源（Ｖｃｃ）側インダクタ１８を電源
（Ｖｃｃ）に接続するためにパッケージに設けられた端
子である。２４は送信側半導体素子１５の出力端子を半
導体パッケージに接続するためにパッケージ１に設けら
れた端子であり、２５は端子２４を実装基板に接続する
ためにパッケージ１に設けられた端子である。ここで、
本発明の半導体パッケージの第２の電源端子は、端子２
３に対応し、又、本発明の半導体パッケージの第２の接
地端子は、端子２２に対応する。
【００６３】又、２６は端子２２をグランドに接続する
ための線路であり、２７は端子２０をグランドに接続す
るための線路である。２８は端子２３を電源（Ｖｃｃ）
に接続するための線路であり、２９は端子２１を電源
（Ｖｃｃ）に接続するための線路である。
【００６４】本実施の形態では、半導体パッケージ１
３、１４を基板８０１上に実装する場合、帰還電流がグ
ランド側、あるいは電源側のどちらに流れるかにより、
使用すべき端子を選ぶ。
【００６５】図１１は半導体パッケージ１３を基板８０
１のグランド側に実装した状態を示す実装体の断面図で
ある。
【００６６】同図において、図１０と同じものには、同
じ符号を付した。尚、３０はグランドプレーンであり、
３１は電源（Ｖｃｃ）プレーンである。３２は信号ライ
ンであり、３３は電流ループである。
【００６７】即ち、図１１に示す様に、グランドプレー
ン３０は、基板内層面に形成された全面パターンの内、
信号ライン３２の下方に設けられた最初の内層面に形成
されたものである。
【００６８】従って、同図の場合、半導体パッケージ１
３の端子２０〜２４の内、端子２３と２０が接続用とし
て選ばれる。
【００６９】図１１に示すように、半導体素子１５、１
６をグランドプレーン３０の直上に実装した場合、信号
ライン３２にながれる電流の帰還電流はグランドプレー
ン３０をながれることになり、電流ループ３３は図１１
に示すよう信号ライン３２とグランドプレーン３０をな
がれる。
【００７０】従って、上述した通り、図１０の回路にお
いて線路２７を用いて端子２０をグランドに接続し、線
路２８を用いて端子２３を電源（Ｖｃｃ）に接続するこ
とにより電流ループ３３のインピーダンスを低くすると
共に、半導体パッケージ１３から見た電源−グランド間
インピーダンスを高くし、不要な高周波電流が基板上の
グランドプレーン３０や電源（Ｖｃｃ）プレーン３１を
ながれるのを防ぐことができる。
【００７１】この場合の、送信側半導体素子１５近辺の
等価回路を図１２に示す。
【００７２】図１２において、１３は本実施の形態にお
ける送信側半導体パッケージ、１５は送信側半導体素
子、３はキャパシタ、１８は電源（Ｖｃｃ）側インダク
タ、３４は送信側半導体素子１５とキャパシタ３の間に
存在する寄生インダクタンス、１１は電源、１２は電源
１１の内部抵抗である。
【００７３】この様な構成において、送信側半導体パッ
ケージ１３から電源１１側を見たインピーダンスＺｅは
周波数をωとするとＺｅ＝Ｒ＋ｊωＬ2である。また、
キャパシタ３のインピーダンスＺｃ＝１／ｊωＣ1であ
る。例えば、Ｃ1＝１０００ｐＦ、Ｌ1＝３ｎＨ、Ｌ2＝
３０ｎＨ、Ｒ＝１Ω、周波数１００ＭＨｚとした場合、
Ｚｅ＝１＋１８．８５ｊ、Ｚｃ＝−１．５９ｊとなり、
電源１１から流れる電流Ｉｅはキャパシタ３にながれる
電流Ｉｃのおよそ１１分の１になる。
【００７４】この結果、半導体素子１５に流れる高周波
電流は、送信側半導体パッケージ１３の外側にほとんど
流れず、電源ノイズや電磁波放射を低減した回路を実現
することが可能になる。
【００７５】またこの時、送信側半導体素子１５の端子
から電源側を見たインピーダンスＺｉｎは、Ｚｉｎ＝ｊ
ωＬ1＋Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）＝０．００８＋
０．１４７ｊとなり、充分小さな値となり、半導体素子
１５を動作させることが可能である。
【００７６】さらに、半導体素子１５、１６を電源（ｖ
ｃｃ）プレーン３１の直上、即ち、図１１に示す実装面
と反対側の基板表面に実装した場合、信号ライン３２に
ながれる電流の帰還電流は電源（Ｖｃｃ）プレーン３１
をながれることになり、電流ループ３３は信号ライン３
２と電源（Ｖｃｃ）プレーン３１をながれる。
【００７７】従って、この場合には、図１１で述べた接
続状態とは異なり、半導体パッケージ１３の端子２０〜
２４の内、端子２１と２２が接続用として選ばれる。
【００７８】即ち、図１０の回路において線路２６を用
いて端子２２をグランドに接続し、線路２９を用いて端
子２１を電源（Ｖｃｃ）に接続することにより電流ルー
プ３３のインピーダンスを低くすると共に半導体パッケ
ージ１３から見た電源−グランド間インピーダンスを高
くし、不要な高周波電流が基板上のグランドプレーン３
０や電源（Ｖｃｃ）プレーン３１を流れるのを防ぐこと
ができる。
【００７９】尚、この場合の、送信側半導体素子１５近
辺の等価回路を図１３に示す。
【００８０】図１３において、図１２に示す等価回路と
表面上異なるところは、電源側インダクタ１８の代わり
にグランド側インダクタ１７が記載されている点である
が、この時の各インピーダンスは明らかに図１２の場合
と同様であり、同じく電源ノイズや電磁波放射を低減し
た回路を実現することが可能であることは明らかであ
る。
【００８１】実際に、図１０に示す回路構成の半導体パ
ッケージを作製し、基板上に実装したところ、３３ＭＨ
ｚで駆動した場合電源ノイズは、３０ｍＶであった。こ
れは、インダクタ１７、１８が存在しない場合の電源ノ
イズと比較してほぼ２分の１であり、電源ノイズの削減
効果が大きいことを示している。
【００８２】図１０に示す回路構成の半導体パッケージ
を実際に作製し、基板上に実装し、３３ＭＨｚで駆動
し、電源ノイズを測定した。図１４は、この時の電源ノ
イズの測定結果を示す図である。又、図１５は、比較例
としての、インダクタ１７，１８が存在しない場合の電
源ノイズの測定結果を示す図である。
【００８３】同図に示す様に、本実施の形態に示す回路
構成を用いた場合は、電源ノイズがおよそ３０ｍＶとな
り、インダクタ１７，１８が存在しない場合の電源ノイ
ズと比較してほぼ２分の１であった。このことから、本
実施の形態の回路構成によれば、電源ノイズの削減効果
が大きいことがわかる。
【００８４】また、実装時に電源（Ｖｃｃ）プレーンの
直上に実装した場合も、グランドプレーンの直上に実装
した場合もこの効果は変わらなかった。
【００８５】これに対し、常に半導体素子と電源（Ｖｃ
ｃ）プレーンの間にインダクタを挿入するように実装し
た場合、グランドプレーンの直上に実装した場合は電源
ノイズの削減効果が見られたが、電源（Ｖｃｃ）プレー
ンの直上に実装した場合は出力端子からの出力電圧が３
００ｍＶ低下するとともに、立ち上がり時間が１００ｐ
ｓｅｃ長くなった。
【００８６】このことから、図１０に示す回路構成の半
導体パッケージを用い、電源（Ｖｃｃ）プレーンの直上
に実装する場合と、グランドプレーンの直上に実装する
場合とで、使用する接続端子を変えることにより、半導
体素子の特性を損なうことなく、電源ノイズの削減効果
を得ることができることが判明した。
【００８７】また、同様に電磁波放射を測定した結果を
図１６、図１７に示す。
【００８８】図１６は本実施の形態による半導体パッケ
ージを用いた場合の電磁波放射の測定結果を示す図であ
り、図１７は従来の半導体パッケージを用いた場合の電
磁波放射の測定結果を示す図である。
【００８９】この結果より、図１０に示す回路構成の半
導体パッケージを用いることにより、電磁波放射を特に
高周波領域において低減することが可能であることが判
明した。
【００９０】また、電源ノイズと同様、電源（Ｖｃｃ）
と半導体回路の間にインダクタを固定するのではなく、
接続を変えることにより電源（Ｖｃｃ）プレーン上に実
装した場合もグランドプレーン上に実装した場合も同様
の効果が得られることを確認した。
【００９１】このように、図１０に示す回路構成の半導
体パッケージを用いることにより、単一のパッケージ構
成でグランドプレーン３０の直上にも、電源（Ｖｃｃ）
プレーン３１の直上にも実装可能で且つ、電源ノイズや
電磁波放射を低減した回路を提供することが可能にな
る。
【００９２】さらに、半導体パッケージ上にインダクタ
１７、１８やキャパシタ３を実装することにより、半導
体素子１５及び１６とキャパシタ３の間に存在する寄生
インダクタンス３４を小さくすることが可能になり、Ｚ
ｉｎ＝ｊωＬ1＋Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）における
第一項を小さくすることができる。このため、第二項Ｚ
ｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）を比較的大きくすることが可
能であり、Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）＝Ｚｃ／（１＋
Ｚｃ／Ｚｅ）を大きくとることができる。すなわち、Ｚ
ｃ／Ｚｅを大きくすることが可能であり、電源ノイズや
電磁波放射の削減効果がより大きく取れることがわか
る。
【００９３】一方、半導体パッケージの外部にキャパシ
タンスを実装した場合、寄生インダクタンス１０は、構
成・構造にもよるが、十数ｎＨの大きさになることもあ
る。従って例えば、Ｌ1＝１５ｎＨであるとすると、｜
Ｚｉｎ｜＝７．６９Ωとなる。
【００９４】これに対して、図１０に示す回路構成の半
導体パッケージを用いると、上述の様にＬ1＝３ｎＨで
あるので、｜Ｚｉｎ｜＝０．１４７Ωとなり、より大き
な電磁放射の削減効果が期待できることがわかる。
【００９５】実際に、比較例として、キャパシタ３を半
導体パッケージの外部に配置した場合の電磁放射の測定
結果を図１８に示す。図１６と図１８とを比較すれば明
らかなように、半導体パッケージの内部にキャパシタン
スを配置した構成の方が、およそ１００ＭＨｚ以上の高
周波領域において、より大きな電磁放射の削減効果が得
られることがわかる。
【００９６】また、キャパシタ３やインダクタ１７、１
８は電気的にキャパシタや、インダクタとして効果があ
れば良く、その形態が、チップコンデンサやチップイン
ダクタであっても、送信側半導体パッケージ１３上に配
線を用いて作製されたインダクタや、送信側半導体パッ
ケージ１３内部に導体層と電極を設けることにより作製
されたキャパシタであっても同様の効果が得られること
も明らかである。
【００９７】さらに、本実施の形態においては、電源
（Ｖｃｃ）とグランドのみ考慮したが、正電源と負電源
など、複数の電源電圧を必要とする半導体素子において
も、その出力端子に流れる電流の帰還電流が流れる電源
／グランドのみ、半導体素子の電源端子が実装基板に直
接接続され、他の電源端子はインダクタを介して接続さ
れるように配線することにより、同様の効果が得られる
ことは明らかである。
【００９８】また、本実施の形態では、送信側半導体パ
ッケージ１３を例にとったが、受信側半導体パッケージ
１４においても同様の効果があることは明らかである。
さらに、各端子１９、２０、２１、２２、２３、２４、
２５や、各線路２６、２７、２８、２９は一個に限らず
複数個設けても同様の構成であれば、同様の効果が得ら
れることは明らかである。
【００９９】このように、単一のパッケージで共用でき
ることより、安価であり、また、パッケージ外部に他の
素子を必要としないことから実装面積が小さくすみ、装
置の小型化が容易であることは、明らかである。また、
装置が小型化すること、寄生インダクタンスが小さくな
ること、電源ノイズや電磁波放射を削減することが可能
になるなど、回路の高速化に有利であることも明らかで
ある。
【０１００】（実施の形態３）図１９は本発明の実施の
形態３による半導体パッケージの構造例を示す斜視図で
ある。また、図２０に本発明の実施の形態２による半導
体パッケージを基板上に実装した場合の回路図を示す。
【０１０１】図１９、図２０において、１３は本実施の
形態における送信側半導体パッケージ、１４は本発明に
よる受信側半導体パッケージである。１５は送信側半導
体素子、１６は受信側半導体素子である。３はキャパシ
タ、１７はグランド側インダクタ、１８は電源（Ｖｃ
ｃ）側インダクタである。
【０１０２】又、１９は送信側半導体素子１５を送信側
半導体パッケージ１３に接続するためにパッケージに設
けられた端子である。２２はグランド側インダクタ１７
をグランドに接続するためにパッケージに設けられた端
子、２３は電源（Ｖｃｃ）側インダクタ１８を電源（Ｖ
ｃｃ）に接続するためにパッケージに設けられた端子で
ある。
【０１０３】又、２４は送信側半導体素子１５の出力端
子を送信側半導体パッケージ１３に接続するために半導
体素子１５に設けられた差動出力端子、２５は端子２４
を実装基板に接続するために半導体パッケージ１３に設
けられた端子である。２６は端子２２をグランドに接続
するための線路、２８は端子２３を電源（Ｖｃｃ）に接
続するための線路である。
【０１０４】この場合の、送信側半導体素子１５近辺の
等価回路を図２１に示す。
【０１０５】図２１において、図１２に示す等価回路と
異なる点は、インダクタ１７，１８が直列に接続されて
いることであり、それ以外は同じである。
【０１０６】この時、送信側半導体パッケージ１３から
電源１１側を見たインピーダンスＺｅは周波数をωとす
るとＺｅ＝Ｒ＋２ｊωＬ2である。また、キャパシタ３
のインピーダンスＺｃ＝１／ｊωＣ1である。
【０１０７】例えば、Ｃ1＝１０００ｐＦ、Ｌ1＝３ｎ
Ｈ、Ｌ2＝３０ｎＨ、Ｒ＝１Ω、周波数１００ＭＨｚと
した場合、Ｚｅ＝１＋３７．７０ｊ、Ｚｃ＝−１．５９
ｊとなり、電源１１から流れる電流Ｉｅはキャパシタ３
にながれる電流Ｉｃのおよそ２２分の１になる。
【０１０８】この結果、送信側半導体素子１５にながれ
る高周波電流は送信側半導体パッケージ１３の外側にほ
とんど流れず、電源ノイズや電磁波放射を低減した回路
を実現することが可能になる。
【０１０９】またこの時、送信側半導体素子１５の端子
から電源側を見たインピーダンスＺｉｎは、Ｚｉｎ＝ｊ
ωＬ1＋Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）＝０．００２＋
０．２２３ｊとなり、充分小さな値となり、送信側半導
体素子１５を動作させることが可能である。
【０１１０】さらに、送信側、受信側半導体素子１５、
１６を電源（ｖｃｃ）プレーンやグランドプレーンの直
上に実装した場合においても、差動出力ライン１４１ａ
（又は１４１ｂ）に流れる電流の帰還電流は、対になる
他方の差動出力ライン１４１ｂ（又は１４１ａ）を流れ
る。
【０１１１】即ち、この構成によれば、差動出力ライン
１４１ａの直下にグランドプレーンが存在する場合、又
は、電源プレーンが存在する場合の何れの構成にも使用
可能となる。
【０１１２】又、このため、電源（Ｖｃｃ）側インダク
タ１７やグランド側インダクタ１８は信号ライン（差動
出力ライン）のインピーダンスが増加することなく、送
信側半導体パッケージ１３から見た電源−グランド間イ
ンピーダンスを高くし、不要な高周波電流が基板上のグ
ランドプレーンや電源（Ｖｃｃ）プレーンを流れるのを
防ぐことができる。
【０１１３】実際に、図２０に示す回路構成の半導体パ
ッケージを作製し、基板上に実装したところ、３３ＭＨ
ｚで駆動した場合電源ノイズは、２８ｍＶであった。こ
れは、インダクタ１８、１７が存在しない場合の電源ノ
イズと比較してほぼ２分の１であり、電源ノイズの削減
効果が大きいことを示している。
【０１１４】図２０に示す回路構成の半導体パッケージ
を実際に作製し、基板上に実装し、３３ＭＨｚで駆動
し、電源ノイズを測定した。図２２は、この時の電源ノ
イズの測定結果を示す図である。又、図２３は、比較例
としての、インダクタ１７，１８が存在しない場合の電
源ノイズの測定結果を示す図である。
【０１１５】同図に示す様に、本実施の形態に示す回路
構成を用いた場合は、電源ノイズがおよそ３０ｍＶとな
り、インダクタ１７，１８が存在しない場合の電源ノイ
ズと比較してほぼ２分の１であった。このことから、本
実施の形態の回路構成によれば、電源ノイズの削減効果
が大きいことがわかる。
【０１１６】また、同様に電磁波放射を測定した結果を
図２４、図２５に示す。図２４は本実施の形態による半
導体パッケージを用いた場合の電磁波放射の測定結果を
示す図であり、図２５は従来の半導体パッケージを用い
た場合の電磁波放射の測定結果を示す図である。
【０１１７】この結果より、図２０に示す回路構成の半
導体パッケージを用いることにより、電磁波放射を特に
高周波領域において低減することが可能であることが判
明した。
【０１１８】このように、図２０に示す回路構成の半導
体パッケージを用いることにより、電源ノイズや電磁波
放射を低減した回路を提供することが可能になる。
【０１１９】さらに、半導体パッケージ上にインダクタ
１８、１７やキャパシタ３を実装することにより、送信
側・受信側半導体素子１５及び１６とキャパシタ３の間
に存在する寄生インダクタンス３４を小さくすることが
可能になり、Ｚｉｎ＝２ｊωＬ1＋Ｚｅ・Ｚｃ／（Ｚｅ
＋Ｚｃ）における第一項を小さくすることができる。
【０１２０】このため、第二項Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚ
ｃ）を比較的大きくすることが可能であり、Ｚｅ・Ｚｃ
／（Ｚｅ＋Ｚｃ）＝Ｚｃ／（１＋Ｚｃ／Ｚｅ）を大きく
とることができる。すなわち、Ｚｃ／Ｚｅを大きくする
ことが可能であり、電源ノイズや電磁波放射の削減効果
がより大きく取れることがわかる。
【０１２１】また、キャパシタ３やインダクタ１８は電
気的にキャパシタや、インダクタとして効果があれば良
く、その形態が、チップコンデンサやチップインダクタ
であっても、送信側・受信側半導体パッケージ１３、１
４上に配線を用いて作製されたインダクタや、送信側・
受信側半導体パッケージ１３、１４内部に導体層と電極
を設けることにより作製されたキャパシタであっても同
様の効果が得られることも明らかである。
【０１２２】さらに、本実施の形態においては、電源
（Ｖｃｃ）とグランドのみ考慮したが、正電源と負電源
など、複数の電源電圧を必要とする半導体素子において
も、電源をインダクタを介して接続されるように配線す
ることにより、同様の効果が得られることは明らかであ
る。
【０１２３】また、各端子１９、２２、２３、２４、２
５や、各線路２６、２８は一個に限らず複数個設けても
同様の構成であれば、同様の効果が得られることは明ら
かである。
【０１２４】このように、単一のパッケージで共用でき
ることより、安価であり、また、パッケージ外部に他の
素子を必要としないことから実装面積が小さくすみ、装
置の小型化が容易であることは、明らかである。また、
装置が小型化すること、寄生インダクタンスが小さくな
ること、電源ノイズや電磁波放射を削減することが可能
になるなど、回路の高速化に有利であることも明らかで
ある。
【０１２５】以上の実施の形態から明らかなように本発
明は、半導体回路同士をキャリア基板上におけるデカッ
プリング用コイルとバイパスコンデンサを用いて高周波
的にデカップリングすることにより、電源ノイズや電磁
波放射の低減に最適な構成を提供し、低周波における電
源インピーダンスの低下、実装面積の低減、安価でかつ
高速動作に適した回路構成を可能にすることを目的とす
る。
【０１２６】さらに、本発明は、基板表面の直下にグラ
ンドプレーンが存在する場合と、電源プレーンが存在す
る場合で使用する端子を変更することにより、実装上の
制限をなくし、低周波における電源インピーダンスの低
下、実装面積の低減、安価でかつ高速動作に適した回路
構成を可能にする半導体パッケージの製造が可能となる
ものである。
【０１２７】尚、上記実施の形態では、半導体パッケー
ジを用いた場合について述べたが、従来技術の欄で説明
した図２９に示す半導体集積回路が有する課題を解決す
る構成としては、次の様な構成でも良い。
【０１２８】即ちこの場合の電気回路は、少なくとも一
個の電源端子と、少なくとも一個の接地端子を有する半
導体素子と、少なくとも一個のインダクタンスと、少な
くとも一個のキャパシタンスとを備え、前記キャパシタ
ンスの相対する端子の内、一方の端子が前記電源端子に
接続されており、且つ、他方の端子が前記接地端子に接
続されており、前記電源端子が電源に接続されており、
前記接地端子が前記インダクタンスを介して接地されて
いることを特徴とする電気回路である。
【０１２９】具体的には、図２６に示すように、信号ラ
イン３８が電源プレーン４２とでマイクロストリップラ
イン構造を構成した場合、グランドプレーン４３側にデ
カップリング用コイル４１を形成する。
【０１３０】これにより、出力端子３６に流れる電流の
帰還電流は、デカップリング用コイル４１を介さずに、
電源プレーン４２を流れることになり、インピーダンス
が大きくなることもないので、従来に比べて高速動作が
可能となる。
【０１３１】又、上記実施の形態では、一対の差動出力
端子を有する半導体素子を半導体パッケージに搭載した
場合について説明したが、これに限らず例えば、図２７
に示す様な回路構成としても良い。
【０１３２】即ち、この場合の電気回路は、（１）少な
くとも一個の電源端子１１９ａ、少なくとも一個の接地
端子１１９ｂ、及び少なくとも一対の差動出力端子２４
を有する半導体素子１５と、少なくとも二個のインダク
タンス１７，１８と、少なくとも一個のキャパシタンス
３とを備え、前記キャパシタンス３の相対する端子の
内、一方の端子が前記半導体素子１５の前記電源端子１
１９ａに接続されており、且つ、他方の端子が前記半導
体素子１５の前記接地端子１１９ｂに接続されており、
前記半導体素子１５の前記接地端子１１９ｂが、前記イ
ンダクタンスの内、第一のインダクタンス１７を介して
接地されており、前記半導体素子１５の前記電源端子１
１９ａが、前記インダクタンスの内、第二のインダクタ
ンス１８を介して電源Ｖｃｃに接続されており、前記半
導体素子１５の前記一対の差動出力端子２４が一対の端
子１２５に接続されていることを特徴とする電気回路で
ある。この構成によれば、インダクタンスの値を大きく
設定することが可能となり、高速動作が可能で、より一
層電源ノイズを低減出来るという効果を発揮する。
【０１３３】以上の説明から明らかなように本発明の電
気回路は、電源ノイズや電磁波放射をより一層低減し、
高速動作が可能である。
【０１３４】また、本発明の半導体パッケージ、及び実
装体は、実装上の制限をなくし、低周波における電源イ
ンピーダンスの低下、実装面積の低減、安価でかつ高速
動作に適した回路構成を可能にする。
【０１３５】
【発明の効果】以上の説明から明らかなように本発明
は、電源ノイズや電磁波放射をより一層低減し、高速動
作が可能であるという長所を有する。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体パッケージ
の構造を示す図
【図２】本発明の実施の形態１による半導体パッケージ
を用いた回路を示す図
【図３】本発明の実施の形態１による半導体素子２近辺
の等価回路を示す図
【図４】本発明の実施の形態１における電源ノイズの測
定結果を示す図
【図５】本発明の実施の形態１における、比較例として
の、インダクタ４が存在しない場合の電源ノイズの測定
結果を示す図
【図６】本発明の実施の形態１における電磁波放射の測
定結果を示す図
【図７】従来の形態における電磁波放射の測定結果を示
す図
【図８】本発明の実施の形態１における、比較例として
の、キャパシタ３を半導体パッケージの外部に配置した
場合の電磁放射の測定結果を示す図
【図９】本発明の実施の形態２による半導体パッケージ
の構造を示す図
【図１０】本発明の実施の形態２による半導体パッケー
ジを用いた回路を示す図
【図１１】本発明の実施の形態２の実装例を示す断面図
【図１２】本発明の実施の形態２を示す回路図（電源
（Ｖｃｃ）側にコイルを接続した図）
【図１３】本発明の実施の形態２を示す回路図（グラン
ド側にコイルを接続した図）
【図１４】本発明の実施の形態２における電源ノイズの
測定結果を示す図
【図１５】本発明の実施の形態２における、比較例とし
ての、インダクタ１７，１８が存在しない場合の電源ノ
イズの測定結果を示す図
【図１６】本発明の実施の形態２における電磁波放射の
測定結果を示す図
【図１７】従来の形態における電磁波放射の測定結果を
示す図
【図１８】本発明の実施の形態２における、比較例とし
ての、キャパシタ３を半導体パッケージの外部に配置し
た場合の電磁放射の測定結果を示す図
【図１９】本発明の実施の形態３による半導体パッケー
ジの構造を示す図
【図２０】本発明の実施の形態３による半導体パッケー
ジを用いた回路を示す図
【図２１】本発明の実施の形態３による半導体素子２近
辺の等価回路を示す図
【図２２】本発明の実施の形態３における電源ノイズの
測定結果を示す図
【図２３】本発明の実施の形態３における、比較例とし
ての、インダクタ１７，１８が存在しない場合の電源ノ
イズの測定結果を示す図
【図２４】本発明の実施の形態３における電磁波放射の
測定結果を示す図
【図２５】従来の形態における電磁波放射の測定結果を
示す図
【図２６】本実施の形態におけるデカップリング方式を
用いた回路図（グランド側にデカップリング用コイルを
用いた図）
【図２７】本実施の形態３の変形例としての、半導体パ
ッケージを用いない場合の回路構成を示す図
【図２８】従来の半導体回路に流れる電流を示す図
【図２９】従来のデカップリング方式を用いた回路図
【符号の説明】
１・・・・・半導体パッケージ ２・・・・・半導体素子 ３・・・・・キャパシタ ４・・・・・電源（Ｖｃｃ）側インダクタ ５・・・・・半導体素子２を半導体パッケージに接続す
るためにパッケージに設けられた端子 ６・・・・・端子５の一方をグランドに接続するために
パッケージに設けられた端子 ７・・・・・電源（Ｖｃｃ）側インダクタ４を電源（Ｖ
ｃｃ）に接続するために半導体パッケージ１に設けられ
た端子 ８・・・・・端子６をグランドに接続するための線路、 ９・・・・・端子７を電源（Ｖｃｃ）に接続するための
線路、 １０・・・・・半導体素子２とキャパシタ３の間に存在
する寄生インダクタンス、 １１ 電源 １２ 電源１１の内部抵抗 １３・・・・・送信側半導体パッケージ １４・・・・・受信側半導体パッケージ １５・・・・・送信側半導体素子 １６・・・・・受信側半導体素子 １７・・・・・グランド側インダクタ １８・・・・・電源（Ｖｃｃ）側インダクタ １９・・・・・送信側半導体素子１５を半導体パッケー
ジに接続するためにパッケージに設けられた端子 ２０・・・・・端子１９の一方をグランドに接続するた
めにパッケージに設けられた端子 ２１・・・・・端子１９のもう一方を電源（Ｖｃｃ）に
接続するためにパッケージに設けられた端子 ２２・・・・・グランド側インダクタ１７をグランドに
接続するためにパッケージに設けられた端子 ２３・・・・・電源（Ｖｃｃ）側インダクタ１８を電源
（Ｖｃｃ）に接続するためにパッケージに設けられた端
子 ２４・・・・・送信側半導体素子１５の出力端子を半導
体パッケージに接続するためにパッケージに設けられた
端子 ２５・・・・・端子２４を実装基板に接続するためにパ
ッケージに設けられた端子 ２６・・・・・端子２２をグランドに接続するための線
路 ２７・・・・・端子２０をグランドに接続するための線
路 ２８・・・・・端子２３を電源（Ｖｃｃ）に接続するた
めの線路 ２９・・・・・端子２１を電源（Ｖｃｃ）に接続するた
めの線路 ３０・・・・・グランドプレーン ３１・・・・・電源（Ｖｃｃ）プレーン ３２・・・・・信号ライン ３３・・・・・電流ループ ３４・・・・・送信側半導体素子１５とキャパシタ３の
間に存在する寄生インダクタンス ３５・・・・・半導体装置 ３６・・・・・出力端子 ３７・・・・・バイパスコンデンサ ３８・・・・・信号ライン ３９・・・・・半導体装置３５に流れる電流 ４０・・・・・半導体装置３５に流れる電流 ４１・・・・・デカップリング用コイル ４２・・・・・電源プレーン ４３・・・・・グランドプレーン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩城 秀樹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 田口 豊 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 別所 芳宏 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一個の電源端子と、少なくと
    も一個の接地端子を有する半導体素子と、 少なくとも一個のインダクタンスと、 少なくとも一個のキャパシタンスとを備え、 前記キャパシタンスの相対する端子の内、一方の端子が
    前記電源端子に接続されており、且つ、他方の端子が前
    記接地端子に接続されており、 前記電源端子が電源に接続されており、 前記接地端子が前記インダクタンスを介して接地されて
    いることを特徴とする電気回路。
  2. 【請求項２】 （１）少なくとも一個の電源端子、少な
    くとも一個の接地端子、及び少なくとも一個の出力端子
    を有する半導体素子と、（２）少なくとも一個のインダ
    クタンスと、（３）少なくとも一個のキャパシタンスと
    を備えた半導体パッケージであって、 前記キャパシタンスの相対する端子の内、一方の端子が
    前記半導体素子の前記電源端子に接続されており、且
    つ、他方の端子が前記半導体素子の前記接地端子に接続
    されており、 前記半導体素子の前記接地端子が、前記半導体パッケー
    ジの接地端子に接続されており、 前記半導体素子の前記電源端子が、前記インダクタンス
    を介して前記半導体パッケージの電源端子に接続されて
    おり、 前記半導体素子の前記出力端子が、前記半導体パッケー
    ジの出力端子に接続されていることを特徴とする半導体
    パッケージ。
  3. 【請求項３】 （１）少なくとも一個の電源端子、少な
    くとも一個の接地端子、及び少なくとも一個の出力端子
    を有する半導体素子と、（２）少なくとも一個のインダ
    クタンスと、（３）少なくとも一個のキャパシタンスと
    を備えた半導体パッケージであって、 前記キャパシタンスの相対する端子の内、一方の端子が
    前記半導体素子の前記電源端子に接続されており、且
    つ、他方の端子が前記半導体素子の前記接地端子に接続
    されており、 前記半導体素子の前記電源端子が、前記半導体パッケー
    ジの電源端子に接続されており、 前記半導体素子の前記接地端子が、前記インダクタンス
    を介して前記半導体パッケージの接地端子に接続されて
    おり、 前記半導体素子の前記出力端子が、前記半導体パッケー
    ジの出力端子に接続されていることを特徴とする半導体
    パッケージ。
  4. 【請求項４】 （１）少なくとも一個の電源端子、少な
    くとも一個の接地端子、及び少なくとも一個の出力端子
    を有する半導体素子と、（２）少なくとも二個のインダ
    クタンスと、（３）少なくとも一個のキャパシタンスと
    を備えた半導体パッケージであって、 前記キャパシタンスの相対する端子の内、一方の端子が
    前記半導体素子の前記電源端子に接続されており、且
    つ、他方の端子が前記半導体素子の前記接地端子に接続
    されており、 前記半導体素子の前記接地端子が、前記半導体パッケー
    ジの第一の接地端子に接続されており、 前記半導体素子の前記電源端子が、前記半導体パッケー
    ジの第一の電源端子に接続されており、 前記半導体素子の前記接地端子が、前記インダクタンス
    の内の第一のインダクタンスを介して前記半導体パッケ
    ージの第二の接地端子に接続されており、 前記半導体素子の前記電源端子が、前記インダクタンス
    の内の第二のインダクタンスを介して前記半導体パッケ
    ージの第二の電源端子に接続されており、 前記半導体素子の前記出力端子が、前記半導体パッケー
    ジの出力端子に接続されていることを特徴とする半導体
    パッケージ。
  5. 【請求項５】 （１）少なくとも一個の電源端子、少な
    くとも一個の接地端子、及び少なくとも一対の差動出力
    端子を有する半導体素子と、（２）少なくとも二個のイ
    ンダクタンスと、（３）少なくとも一個のキャパシタン
    スとを備えた半導体パッケージであって、 前記キャパシタンスの相対する端子の内、一方の端子が
    前記半導体素子の前記電源端子に接続されており、且
    つ、他方の端子が前記半導体素子の前記接地端子に接続
    されており、 前記半導体素子の前記接地端子が、前記インダクタンス
    の内の第一のインダクタンスを介して前記半導体パッケ
    ージの接地端子に接続されており、 前記半導体素子の前記電源端子が、前記インダクタンス
    の内の第二のインダクタンスを介して前記半導体パッケ
    ージの電源端子に接続されており、 前記半導体素子の前記一対の差動出力端子が、前記半導
    体パッケージの一対の差動出力端子に接続されているこ
    とを特徴とする半導体パッケージ。
  6. 【請求項６】 （１）少なくとも一個の電源端子、少な
    くとも一個の接地端子、及び少なくとも一対の差動出力
    端子を有する半導体素子と、 少なくとも二個のインダクタンスと、 少なくとも一個のキャパシタンスとを備え、 前記キャパシタンスの相対する端子の内、一方の端子が
    前記半導体素子の前記電源端子に接続されており、且
    つ、他方の端子が前記半導体素子の前記接地端子に接続
    されており、 前記半導体素子の前記接地端子が、前記インダクタンス
    の内、第一のインダクタンスを介して接地されており、 前記半導体素子の前記電源端子が、前記インダクタンス
    の内、第二のインダクタンスを介して電源に接続されて
    おり、 前記半導体素子の前記一対の差動出力端子が一対の端子
    に接続されていることを特徴とする電気回路。
  7. 【請求項７】 請求項２記載の半導体パッケージと、 前記半導体パッケージが実装された、内層面にグランド
    プレーンを有する基板とを備え、 前記半導体素子の前記出力端子には信号ラインが接続さ
    れており、 前記グランドプレーンが、前記信号ラインの下方の最初
    の前記内層面に形成されていることを特徴とする実装
    体。
  8. 【請求項８】 請求項３記載の半導体パッケージと、 前記半導体パッケージが実装された、内層面に電源プレ
    ーンを有する基板とを備え、 前記半導体素子の前記出力端子には信号ラインが接続さ
    れており、 前記電源プレーンが、前記信号ラインの下方の最初の前
    記内層面に形成されていることを特徴とする実装体。
  9. 【請求項９】 請求項４記載の半導体パッケージと、 前記半導体パッケージが実装された、各内層面にグラン
    ドプレーンと電源プレーンを有する基板とを備え、 前記半導体素子の前記出力端子には信号ラインが接続さ
    れており、 前記グランドプレーンが、前記内層面の内の前記信号ラ
    インの下方の最初の内層面に形成されており、 前記第一の接地端子が前記グランドプレーンに接続され
    ており、 前記第二の電源端子が前記電源プレーンに接続されてい
    ることを特徴とする実装体。
  10. 【請求項１０】 請求項４記載の半導体パッケージと、 前記半導体パッケージが実装された、各内層面にグラン
    ドプレーンと電源プレーンを有する基板とを備え、 前記半導体素子の前記出力端子には信号ラインが接続さ
    れており、 前記電源プレーンが、前記内層面の内の前記信号ライン
    の下方の最初の内層面に形成されており、 前記第一の電源端子が前記電源プレーンに接続されてお
    り、 前記第二の接地端子が前記グランドプレーンに接続され
    ていることを特徴とする実装体。
  11. 【請求項１１】 請求項５記載の半導体パッケージと、 前記半導体パッケージが実装された、電源と接地端子と
    差動信号端子とを有する基板とを備え、 前記半導体パッケージの前記電源端子が前記基板の前記
    電源に接続されており、前記半導体パッケージの前記接
    地端子が前記基板の前記接地端子に接続されており、 前記半導体パッケージの前記一対の差動出力端子が前記
    差動信号端子に接続されていることを特徴とする実装
    体。
  12. 【請求項１２】 前記キャパシタンスがチップコンデン
    サであることを特徴とする請求項２〜５のいずれかに記
    載の半導体パッケージ。
  13. 【請求項１３】 前記キャパシタンスが、前記半導体パ
    ッケージの基板の内層もしくは表層に形成された厚膜も
    しくは薄膜コンデンサであることを特徴とする請求項２
    〜５のいずれかに記載の半導体パッケージ。
  14. 【請求項１４】 前記インダクタンスが、前記半導体パ
    ッケージにおける配線により形成されたインダクタであ
    ることを特徴とする請求項２〜５のいずれかに記載の半
    導体パッケージ。
  15. 【請求項１５】 前記インダクタンスが、チップインダ
    クタであることを特徴とする請求項２〜５のいずれかに
    記載の半導体パッケージ。
  16. 【請求項１６】 前記半導体パッケージが、前記半導体
    素子、前記キャパシタンス、及び前記インダクタンスを
    実装するためのキャリア基板を備え、 前記キャリア基板がセラミック基板又は樹脂多層基板で
    あることを特徴とする請求項２〜５のいずれかに記載の
    半導体パッケージ。
  17. 【請求項１７】 前記半導体パッケージの前記電源端子
    及び前記接地端子の内、少なくとも一個の端子が、前記
    出力端子又は前記差動出力端子に隣接していることを特
    徴とする請求項２〜５の何れかに記載の半導体パッケー
    ジ。
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KR101133117B1 (ko) * 2004-06-18 2012-04-06 삼성테크윈 주식회사 전자회로 모듈 패키지

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