JP2000174850A - 高速シリアルバスコントローラ装置、及び同装置に於ける送信制御方法 - Google Patents
高速シリアルバスコントローラ装置、及び同装置に於ける送信制御方法Info
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- JP2000174850A JP2000174850A JP10349589A JP34958998A JP2000174850A JP 2000174850 A JP2000174850 A JP 2000174850A JP 10349589 A JP10349589 A JP 10349589A JP 34958998 A JP34958998 A JP 34958998A JP 2000174850 A JP2000174850 A JP 2000174850A
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Abstract
(57)【要約】
【課題】容易に任意のエラーパケットを発生させる機能
を付加することにより、システム試験の効率向上を図っ
た高速シリアルバスコントローラを提供すること。 【解決手段】シリアルバスコントローラに於いて、ＬＩ
ＮＫ−ＩＣ３３に送信データを設定する送信用ＦＩＦＯ
３３１とエラー送信制御用の領域を有するレジスタ３３
２、バス調停要求により得たバスを獲得した後にパケッ
ト送信する送信用制御部３３３を設け、レジスタ３３２
の設定により任意の形式のパケットを発生できる機能を
設けたことを特徴とする。
を付加することにより、システム試験の効率向上を図っ
た高速シリアルバスコントローラを提供すること。 【解決手段】シリアルバスコントローラに於いて、ＬＩ
ＮＫ−ＩＣ３３に送信データを設定する送信用ＦＩＦＯ
３３１とエラー送信制御用の領域を有するレジスタ３３
２、バス調停要求により得たバスを獲得した後にパケッ
ト送信する送信用制御部３３３を設け、レジスタ３３２
の設定により任意の形式のパケットを発生できる機能を
設けたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、通信データを送受
信するシリアルバスコントローラ、特にＩＥＥＥ１３９
４にて規定される通信データを送受信する高速シリアル
バスコントローラ装置、及び高速シリアルバスコントロ
ーラ装置に於ける送信制御方法に関する。
信するシリアルバスコントローラ、特にＩＥＥＥ１３９
４にて規定される通信データを送受信する高速シリアル
バスコントローラ装置、及び高速シリアルバスコントロ
ーラ装置に於ける送信制御方法に関する。
【０００２】
【従来の技術】従来、データ通信は、パラレル通信方式
とシリアル通信方式の２種類に大別できるものであっ
た。
とシリアル通信方式の２種類に大別できるものであっ
た。
【０００３】パラレル通信方式では高速通信が実現可能
となるが、接続距離が短く制限されたり、接続部分例え
ばコネクタが大型化するという欠点がある。パラレルバ
スの一例がＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ
ＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ）である。
となるが、接続距離が短く制限されたり、接続部分例え
ばコネクタが大型化するという欠点がある。パラレルバ
スの一例がＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ
ＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ）である。
【０００４】一方、シリアル通信方式にあっては、シリ
アルバスの接続部分を小型化を図れると共に、接続距離
を比較的長くすることが可能ではある。しかし、パラレ
ルバスほどの高速化通信は困難なものであった。シリア
ルバスの例としてイーサネット（ＩＥＥＥＥ８０２．
３）や、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ
Ｂｕｓ）、ＩＥＥＥ１３９４等があげられる。
アルバスの接続部分を小型化を図れると共に、接続距離
を比較的長くすることが可能ではある。しかし、パラレ
ルバスほどの高速化通信は困難なものであった。シリア
ルバスの例としてイーサネット（ＩＥＥＥＥ８０２．
３）や、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ
Ｂｕｓ）、ＩＥＥＥ１３９４等があげられる。
【０００５】近年、電子機器の軽薄短小化に伴い、シリ
アルバスに関する高速化技術の標準化が活発化されてき
ている。ＩＥＥＥ１３９４は、パーソナルコンピュータ
やＡＶ機器、通信機器を融合した新しいデジタル民生機
器を実現する中核技術の一つである高速化インターフェ
ースに関するものである。このＩＥＥＥ１３９４では、
高速で安定したデータ通信が可能なように種々の規定が
ある。その規定の幾つかを以下に例示する。
アルバスに関する高速化技術の標準化が活発化されてき
ている。ＩＥＥＥ１３９４は、パーソナルコンピュータ
やＡＶ機器、通信機器を融合した新しいデジタル民生機
器を実現する中核技術の一つである高速化インターフェ
ースに関するものである。このＩＥＥＥ１３９４では、
高速で安定したデータ通信が可能なように種々の規定が
ある。その規定の幾つかを以下に例示する。
【０００６】 （１）主要なパケットは３２ｂｉｔ単位である。 （２）ヘッダ部、データ部に別れている。即ち、ヘッダ
部の形式は数通りに決められており、データ部の長さは
ヘッダ部に宣言される。 （３）ヘッダ部、データ部夫々にＣＲＣというエラー検
出コードが付く。 （４）データ受信後、直ぐに認識（Ａｃｋ）を返す。こ
の作業をハードウエアにて実現する。 （５）認識（Ａｃｋ）は８ｂｉｔ長で、コード、パリテ
ィによりエラー検出できる。
部の形式は数通りに決められており、データ部の長さは
ヘッダ部に宣言される。 （３）ヘッダ部、データ部夫々にＣＲＣというエラー検
出コードが付く。 （４）データ受信後、直ぐに認識（Ａｃｋ）を返す。こ
の作業をハードウエアにて実現する。 （５）認識（Ａｃｋ）は８ｂｉｔ長で、コード、パリテ
ィによりエラー検出できる。
【０００７】上記規定を遵守することにより、バスに流
れるデータはかなり制限されてエラーが少ない、或いは
エラー発生しても直ぐ検出でき、高速データ通信を実現
可能となるものである。システム設計者は上記規定に違
わないようシステム設計を行うものであるであると共
に、上記規定に違反した場合の動作が適切であるかも検
証する必要がある。
れるデータはかなり制限されてエラーが少ない、或いは
エラー発生しても直ぐ検出でき、高速データ通信を実現
可能となるものである。システム設計者は上記規定に違
わないようシステム設計を行うものであるであると共
に、上記規定に違反した場合の動作が適切であるかも検
証する必要がある。
【０００８】従来の高速シリアルバスコントローラ及び
その送受信の例を図１１に示す。１１１はデータ通信の
媒体となるケーブルであり、現在は主に電気信号をデー
タの媒体としている。１１２は物理層のＩＣ（ＰＨＹ−
ＩＣ）であり、ケーブル１１１を流れるアナログの電気
信号を、データリンク（Ｄａｔａ−ＬＩＮＫ）層のＩＣ
（ＬＩＮＫ−ＩＣ）１１３が認識可能なデジタルデータ
に変換する機能を有する。このＬＩＮＫ−ＩＣ１１３
は、物理層のＩＣ（ＰＨＹ−ＩＣ）１１２から受信した
データを規定の形式に変換し、ソフトウェアにて制御可
能なインターフェースを作成する機能を有するものであ
る。１１４はトランザクション（Ｔｒａｎｓａｃｔｉｏ
ｎ）層に存するホスト（ＨＯＳＴ）であり、ホストとし
て主にマイコン（ＭＰＵ）等が用いられる。マイコン上
で、ＬＩＮＫ−ＩＣ１１３を制御するソフトウェアを動
作させることにより、データ送受信を行う階層である。
その送受信の例を図１１に示す。１１１はデータ通信の
媒体となるケーブルであり、現在は主に電気信号をデー
タの媒体としている。１１２は物理層のＩＣ（ＰＨＹ−
ＩＣ）であり、ケーブル１１１を流れるアナログの電気
信号を、データリンク（Ｄａｔａ−ＬＩＮＫ）層のＩＣ
（ＬＩＮＫ−ＩＣ）１１３が認識可能なデジタルデータ
に変換する機能を有する。このＬＩＮＫ−ＩＣ１１３
は、物理層のＩＣ（ＰＨＹ−ＩＣ）１１２から受信した
データを規定の形式に変換し、ソフトウェアにて制御可
能なインターフェースを作成する機能を有するものであ
る。１１４はトランザクション（Ｔｒａｎｓａｃｔｉｏ
ｎ）層に存するホスト（ＨＯＳＴ）であり、ホストとし
て主にマイコン（ＭＰＵ）等が用いられる。マイコン上
で、ＬＩＮＫ−ＩＣ１１３を制御するソフトウェアを動
作させることにより、データ送受信を行う階層である。
【０００９】上記のような構成にあって、この高速シリ
アルバスでデータを送受信する場合、ユーザは所望の送
信データをトランザクション層１１４のＨＯＳＴ経由に
て設定すればよい。実際に流れるデータの形式やタイミ
ングは、ケーブル１１１やＰＨＹ−ＩＣ１１２、ＬＩＮ
Ｋ−ＩＣ１１３のハードウェアが自動的に設定して送信
する。データ受信の場合も、ケーブル１１１やＰＨＹ−
ＩＣ１１２、ＬＩＮＫ−ＩＣ１１３のハードウェアがデ
ータを判断し、Ａｃｋ送信等の適切な処置を施して必要
なデータのみをトランザクション層のＨＯＳＴ１１４に
伝達する。上記ケーブル１１１、ＰＨＹ−ＩＣ１１２、
ＬＩＮＫ−ＩＣ１１３のハードウェアにて強力なエラー
検出を行うことで、トランザクション層のソフトウェア
に人為的なミスが生じても、データ通信機能を妨げない
ように工夫されている。
アルバスでデータを送受信する場合、ユーザは所望の送
信データをトランザクション層１１４のＨＯＳＴ経由に
て設定すればよい。実際に流れるデータの形式やタイミ
ングは、ケーブル１１１やＰＨＹ−ＩＣ１１２、ＬＩＮ
Ｋ−ＩＣ１１３のハードウェアが自動的に設定して送信
する。データ受信の場合も、ケーブル１１１やＰＨＹ−
ＩＣ１１２、ＬＩＮＫ−ＩＣ１１３のハードウェアがデ
ータを判断し、Ａｃｋ送信等の適切な処置を施して必要
なデータのみをトランザクション層のＨＯＳＴ１１４に
伝達する。上記ケーブル１１１、ＰＨＹ−ＩＣ１１２、
ＬＩＮＫ−ＩＣ１１３のハードウェアにて強力なエラー
検出を行うことで、トランザクション層のソフトウェア
に人為的なミスが生じても、データ通信機能を妨げない
ように工夫されている。
【００１０】
【発明が解決しようとする課題】ところで、上述した高
速シリアルバスを用いたシステムを設計する場合、ハー
ドウェア障害が発生し、誤ったデータが伝送路上を流れ
た場合の処理が正しくなされているかも検証しなくては
ならない。この従来の検証方法を図１１を参照して以下
に説明する。
速シリアルバスを用いたシステムを設計する場合、ハー
ドウェア障害が発生し、誤ったデータが伝送路上を流れ
た場合の処理が正しくなされているかも検証しなくては
ならない。この従来の検証方法を図１１を参照して以下
に説明する。
【００１１】１２１及び１２２はノイズ発生装置であ
り、ＬＩＮＫ−ＩＣ１１３やＰＨＹ−ＩＣ１１２の状態
を監視して、必要なときに伝送路上にノイズを発生させ
る。適切なタイミングにてノイズ発生させることによ
り、エラーデータの発生が可能である。但し、ノイズ発
生の精度を高めようとすればするほど、装置が複雑化す
る。又、ノイズ発生装置１２１、１２２だけでは起こし
得ないエラーも存在するものである。特にＩＥＥＥ１３
９４には以下に示すような種々のエラーが規定されてい
る。システム設計段階で、これらのエラー処理を個々に
確認するのは非常に煩わしく手間を要する作業である。
り、ＬＩＮＫ−ＩＣ１１３やＰＨＹ−ＩＣ１１２の状態
を監視して、必要なときに伝送路上にノイズを発生させ
る。適切なタイミングにてノイズ発生させることによ
り、エラーデータの発生が可能である。但し、ノイズ発
生の精度を高めようとすればするほど、装置が複雑化す
る。又、ノイズ発生装置１２１、１２２だけでは起こし
得ないエラーも存在するものである。特にＩＥＥＥ１３
９４には以下に示すような種々のエラーが規定されてい
る。システム設計段階で、これらのエラー処理を個々に
確認するのは非常に煩わしく手間を要する作業である。
【００１２】（１）ヘッダＣＲＣエラー （２）データＣＲＣエラー （３）データ長エラー （４）ヘッダの型(トランザクションコード等)エラー （５）３２ｂｉｔ単位でないパケットの伝送 （６）禁止アドレスへのアクセス （７）認識（Ａｃｋ）パケットのコードエラー （８）認識（Ａｃｋ）パケットのＣＲＣエラー （９）その他のエラー
【００１３】そこで、本発明は上記事情を考慮して成さ
れたもので、上記不具合を解消し、容易に任意のエラー
パケットを発生させる機能を付加することにより、シス
テム試験の効率向上を図った高速シリアルバスコントロ
ーラ装置、及び高速シリアルバスコントローラ装置に於
ける送信制御方法を提供することを目的とする。
れたもので、上記不具合を解消し、容易に任意のエラー
パケットを発生させる機能を付加することにより、シス
テム試験の効率向上を図った高速シリアルバスコントロ
ーラ装置、及び高速シリアルバスコントローラ装置に於
ける送信制御方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は上記目的を達成
する為、シリアルバスコントローラに於いて、予め想定
されたエラーを簡単に発生させるスイッチ手段と、レジ
スタの設定により任意の形式のパケットを発生できる機
能を設けたことを特徴とする。これにより、システム試
験の簡略化を実現する。
する為、シリアルバスコントローラに於いて、予め想定
されたエラーを簡単に発生させるスイッチ手段と、レジ
スタの設定により任意の形式のパケットを発生できる機
能を設けたことを特徴とする。これにより、システム試
験の簡略化を実現する。
【００１５】又、本発明は上記目的を達成する為、シリ
アルバスのパケット送信に於いて、パケットのヘッダ部
又はデータ部のＣＲＣエラーを発生させるスイッチ手段
を有し、その設定によって簡単にヘッダＣＲＣエラーパ
ケット又はデータＣＲＣエラーパケットを発生できるよ
うにしたことを特徴とする送信制御装置にある。
アルバスのパケット送信に於いて、パケットのヘッダ部
又はデータ部のＣＲＣエラーを発生させるスイッチ手段
を有し、その設定によって簡単にヘッダＣＲＣエラーパ
ケット又はデータＣＲＣエラーパケットを発生できるよ
うにしたことを特徴とする送信制御装置にある。
【００１６】更に、本発明は上記目的を達成する為、シ
リアルバスのパケット送信に於いて、パケットのデータ
長エラーを発生させるスイッチ手段を有し、その設定に
よって簡単にデータ長エラーパケットを発生できること
を特徴とする送信制御装置にある。
リアルバスのパケット送信に於いて、パケットのデータ
長エラーを発生させるスイッチ手段を有し、その設定に
よって簡単にデータ長エラーパケットを発生できること
を特徴とする送信制御装置にある。
【００１７】更に、本発明は上記目的を達成する為、シ
リアルバスのパケット送信に於いて、任意のデータ形式
を設定できるレジスタ領域を持ち、その設定によって任
意の形式のパケットを発生できることを特徴とする送信
制御装置にある。
リアルバスのパケット送信に於いて、任意のデータ形式
を設定できるレジスタ領域を持ち、その設定によって任
意の形式のパケットを発生できることを特徴とする送信
制御装置にある。
【００１８】更に、本発明は上記目的を達成する為、シ
リアルバスのパケット送信に於いて、認識(Ａｃｋ)パケ
ットのパリティエラーを発生させるスイッチ手段を持
ち、そのスイッチ手段を設定することによって簡単に受
信パケットに対する認識（Ａｃｋ）を返信するときに、
認識（Ａｃｋ）のパリティエラーを発生できることを特
徴とする送信制御装置にある。
リアルバスのパケット送信に於いて、認識(Ａｃｋ)パケ
ットのパリティエラーを発生させるスイッチ手段を持
ち、そのスイッチ手段を設定することによって簡単に受
信パケットに対する認識（Ａｃｋ）を返信するときに、
認識（Ａｃｋ）のパリティエラーを発生できることを特
徴とする送信制御装置にある。
【００１９】更に、本発明は上記目的を達成する為、シ
リアルバスのパケット送信に於いて、任意の認識（Ａｃ
ｋ）パケットを設定できるレジスタ領域を持ち、その設
定によって簡単に受信パケットに対する認識（Ａｃｋ）
を返信するときに、任意の認識（Ａｃｋ）コードにを発
生できることを特徴とする送信制御装置にある。
リアルバスのパケット送信に於いて、任意の認識（Ａｃ
ｋ）パケットを設定できるレジスタ領域を持ち、その設
定によって簡単に受信パケットに対する認識（Ａｃｋ）
を返信するときに、任意の認識（Ａｃｋ）コードにを発
生できることを特徴とする送信制御装置にある。
【００２０】
【発明の実施の形態】以下に本発明の一実施形態を図を
参照して説明する。図１は本実施形態のシリアルバスコ
ントローラの概略構成を示す図であり、各ノード（ＮＯ
ＤＥ）は、物理層（ＰＨＹ）、データリンク層（Ｄａｔ
ａ ＬＩＮＫ）、トランザクション層（Ｔｒａｎｓａｃ
ｔｉｏｎ）にあって、ケーブル３１に接続される物理層
のＩＣ（ＰＨＹ−ＩＣ）３２、リンク層のＩＣ（ＬＩＮ
Ｋ−ＩＣ）３３、ホスト（ＨＯＳＴ）３４を有してい
る。
参照して説明する。図１は本実施形態のシリアルバスコ
ントローラの概略構成を示す図であり、各ノード（ＮＯ
ＤＥ）は、物理層（ＰＨＹ）、データリンク層（Ｄａｔ
ａ ＬＩＮＫ）、トランザクション層（Ｔｒａｎｓａｃ
ｔｉｏｎ）にあって、ケーブル３１に接続される物理層
のＩＣ（ＰＨＹ−ＩＣ）３２、リンク層のＩＣ（ＬＩＮ
Ｋ−ＩＣ）３３、ホスト（ＨＯＳＴ）３４を有してい
る。
【００２１】ここで、ケーブル３１はデータ通信の媒体
となるものであり、現在は主に電気信号をデータの媒体
としているが、将来的にはこれらが光ケーブルになった
り、赤外線等コードレスの媒体になっても構わないもの
である。又、ＰＨＹ−ＩＣ３２は、ケーブル３１を流れ
るアナログの電気信号を、相互にデジタル接続されるＬ
ＩＮＫ−ＩＣ３３が認識可能なデジタルデータに変換す
る機能を有する。ＬＩＮＫ−ＩＣ３３は、ＰＨＹ−ＩＣ
３２から受信したデータを規定の形式に変換し、ソフト
ウェアにて制御可能なインターフェースを作成する機能
を有するものである。ホスト３４はＬＩＮＫ−ＩＣ３３
と相互にデジタル接続されるものであり、ホストとして
はマイコン（ＭＰＵ）が用いられている。そして、マイ
コン上で、ＬＩＮＫ−ＩＣ３３を制御するソフトウェア
を動作させることにより、データ送受信を行う。
となるものであり、現在は主に電気信号をデータの媒体
としているが、将来的にはこれらが光ケーブルになった
り、赤外線等コードレスの媒体になっても構わないもの
である。又、ＰＨＹ−ＩＣ３２は、ケーブル３１を流れ
るアナログの電気信号を、相互にデジタル接続されるＬ
ＩＮＫ−ＩＣ３３が認識可能なデジタルデータに変換す
る機能を有する。ＬＩＮＫ−ＩＣ３３は、ＰＨＹ−ＩＣ
３２から受信したデータを規定の形式に変換し、ソフト
ウェアにて制御可能なインターフェースを作成する機能
を有するものである。ホスト３４はＬＩＮＫ−ＩＣ３３
と相互にデジタル接続されるものであり、ホストとして
はマイコン（ＭＰＵ）が用いられている。そして、マイ
コン上で、ＬＩＮＫ−ＩＣ３３を制御するソフトウェア
を動作させることにより、データ送受信を行う。
【００２２】ところで、上記ＬＩＮＫ−ＩＣ３３は本発
明の実施形態の主対象であり、図２にその送信機能を示
す。即ち、ＬＩＮＫ−ＩＣ３３は、送信用ＦＩＦＯ（Ｔ
ｘ ｄａｔａ ＦＩＦＯ）３３１とレジスタ（Ｒｅｇ）
３３２、送信制御部（Ｃｏｎｔｒｏｌｌｅｒ)３３３と
から構成される。
明の実施形態の主対象であり、図２にその送信機能を示
す。即ち、ＬＩＮＫ−ＩＣ３３は、送信用ＦＩＦＯ（Ｔ
ｘ ｄａｔａ ＦＩＦＯ）３３１とレジスタ（Ｒｅｇ）
３３２、送信制御部（Ｃｏｎｔｒｏｌｌｅｒ)３３３と
から構成される。
【００２３】通常の送信は送信用ＦＩＦＯ３３１にデー
タを書き込んでから、レジスタ３３２の特定のビット
（ＡＴＧＯで示す）を１にセットすると、送信制御部３
３３にてバスの調停をした後、ＣＲＣを付加する等正し
いパケット形式に整えてＰＨＹ−ＩＣ３２へデータ送信
する。送信完了後、ＡＴＧＯは０にリセットされ、次の
送信の為に待機状態になる。
タを書き込んでから、レジスタ３３２の特定のビット
（ＡＴＧＯで示す）を１にセットすると、送信制御部３
３３にてバスの調停をした後、ＣＲＣを付加する等正し
いパケット形式に整えてＰＨＹ−ＩＣ３２へデータ送信
する。送信完了後、ＡＴＧＯは０にリセットされ、次の
送信の為に待機状態になる。
【００２４】ここで、レジスタ３３２にエラー送信制御
用のビット３３４を設けることで、本発明を実現する。
このビット３３４のレジスタの一例を図３に示す。通常
のレジスタアクセスが可能なように３２ｂｉｔのレジス
タを設けてある。
用のビット３３４を設けることで、本発明を実現する。
このビット３３４のレジスタの一例を図３に示す。通常
のレジスタアクセスが可能なように３２ｂｉｔのレジス
タを設けてある。
【００２５】図４に、本実施形態に適用する高速シリア
ルバス（ＩＥＥＥ１３９４）のパケットの形式を示す。
ルバス（ＩＥＥＥ１３９４）のパケットの形式を示す。
【００２６】図４の（ａ）は、主要なパケット（Ｍａｉ
ｎ Ｐａｃｋｅｔ）の形式である。１クワッドレット
（Ｑｕａｄｌｅｔ）＝３２ビット単位のパケットである
ことを特徴とする。伝送路上では第１クワッドレット
（１ｓｔ Ｑｕａｄｌｅｔ）のビット０から最終クワッ
ドレットのビット３１迄シリアルに転送される。ヘッダ
部（Ｈｅａｄｅｒ）が２〜５クワッドレット、データ部
が０又は２クワッドレット以上ある。ヘッダ部の最終ク
ワッドレット及びパケットの最終クワッドレットに夫々
ＣＲＣと称されるエラー検出コードが付加されている。
パケットの形式は第一クワッドレットのビット２４から
ビット２７迄の４ビットのコード（ＴＣｃｄｅ）により
決定される。
ｎ Ｐａｃｋｅｔ）の形式である。１クワッドレット
（Ｑｕａｄｌｅｔ）＝３２ビット単位のパケットである
ことを特徴とする。伝送路上では第１クワッドレット
（１ｓｔ Ｑｕａｄｌｅｔ）のビット０から最終クワッ
ドレットのビット３１迄シリアルに転送される。ヘッダ
部（Ｈｅａｄｅｒ）が２〜５クワッドレット、データ部
が０又は２クワッドレット以上ある。ヘッダ部の最終ク
ワッドレット及びパケットの最終クワッドレットに夫々
ＣＲＣと称されるエラー検出コードが付加されている。
パケットの形式は第一クワッドレットのビット２４から
ビット２７迄の４ビットのコード（ＴＣｃｄｅ）により
決定される。
【００２７】図４の（ｂ）は、認識パケット（Ａｃｋ
Ｐａｃｋｅｔ）の形式である。一部の主要なパケットを
受信したノードは必ずそれに対する認識パケットを返さ
なくてはならない。認識パケットは８ビット長で前半の
４ビットが認識コード、後半の4ビットがその反転値
（Ｐａｒｉｔｙ）である。
Ｐａｃｋｅｔ）の形式である。一部の主要なパケットを
受信したノードは必ずそれに対する認識パケットを返さ
なくてはならない。認識パケットは８ビット長で前半の
４ビットが認識コード、後半の4ビットがその反転値
（Ｐａｒｉｔｙ）である。
【００２８】図４の（ｃ）は、ＰＨＹ形式パケット（Ｐ
ＨＹ Ｐａｃｋｅｔ）の形式と称される特殊なパケット
である。これらは前述のＰＨＹ−ＩＣ３２同士の情報交
換の為に用いられる。又、その一部はＬＩＮＫ−ＩＣに
まであがってくる。この形式のパケットは２クワッドレ
ット長（６４ビット長）と定められており、前半の1ク
ワッドレットがＰＨＹ形式パケットのデータ部で、後半
の1クワッドレットがその反転値（Ｐａｒｉｔｙ）であ
る。
ＨＹ Ｐａｃｋｅｔ）の形式と称される特殊なパケット
である。これらは前述のＰＨＹ−ＩＣ３２同士の情報交
換の為に用いられる。又、その一部はＬＩＮＫ−ＩＣに
まであがってくる。この形式のパケットは２クワッドレ
ット長（６４ビット長）と定められており、前半の1ク
ワッドレットがＰＨＹ形式パケットのデータ部で、後半
の1クワッドレットがその反転値（Ｐａｒｉｔｙ）であ
る。
【００２９】上記構成につき、その動作／作用を以下に
説明する。先ず、ＣＲＣエラーを発生させる場合の各処
理、即ちヘッダＣＲＣエラーの発生、データＣＲＣエラ
ーの発生、ヘッダＣＲＣエラー及びデータＣＲＣエラー
の発生の処理を図５のフローチャートを参照して説明す
る。最初に、ヘッダＣＲＣエラーの発生処理を説明す
る。先ず、送信用ＦＩＦＯ３３１に送信データを設定す
る（ステップＳ５０２）。続いて、エラー送信制御レジ
スタ３３４即ち図３のビット１２（ＨＤＣｒｃＥｒ）に
１を設定すると共に（ステップＳ５０４）、レジスタ３
３２の領域３３２ａの送信開始フラグ（ＡＴＧＯ）に１
を設定する（ステップＳ５０６）。そして、ＬＩＮＣ−
ＩＣ３３の送信制御部３３３がバスの調停を要求し（ス
テップＳ５０８）、バスを獲得した後、パケットを送信
する（ステップＳ５１０）。このとき、パケットのヘッ
ダＣＲＣの内の１つのビットが反転し、ヘッダＣＲＣエ
ラーのパケットを送信する。
説明する。先ず、ＣＲＣエラーを発生させる場合の各処
理、即ちヘッダＣＲＣエラーの発生、データＣＲＣエラ
ーの発生、ヘッダＣＲＣエラー及びデータＣＲＣエラー
の発生の処理を図５のフローチャートを参照して説明す
る。最初に、ヘッダＣＲＣエラーの発生処理を説明す
る。先ず、送信用ＦＩＦＯ３３１に送信データを設定す
る（ステップＳ５０２）。続いて、エラー送信制御レジ
スタ３３４即ち図３のビット１２（ＨＤＣｒｃＥｒ）に
１を設定すると共に（ステップＳ５０４）、レジスタ３
３２の領域３３２ａの送信開始フラグ（ＡＴＧＯ）に１
を設定する（ステップＳ５０６）。そして、ＬＩＮＣ−
ＩＣ３３の送信制御部３３３がバスの調停を要求し（ス
テップＳ５０８）、バスを獲得した後、パケットを送信
する（ステップＳ５１０）。このとき、パケットのヘッ
ダＣＲＣの内の１つのビットが反転し、ヘッダＣＲＣエ
ラーのパケットを送信する。
【００３０】次に、データＣＲＣエラーの発生処理を説
明する。先ず、送信用ＦＩＦＯ３３１に送信データを設
定する（ステップＳ５０２）。続いて、エラー送信制御
レジスタ３３４即ち図３のビット１３（ＤＴＣｒｃＥ
ｒ）に1を設定すると共に（ステップＳ５０４）、レジ
スタ３３２の領域３３２ａの送信開始フラグ（ＡＴＧ
Ｏ）に１を設定する（ステップＳ５０６）。そして、Ｌ
ＩＮＫ−ＩＣ３３の送信制御部３３３がバスの調停を要
求し（ステップＳ５０８）、バスを獲得した後、パケッ
トを送信する（ステップＳ５１０）。このとき、パケッ
トのデータＣＲＣの内の１つのビットが反転し、ヘッダ
ＣＲＣエラーのパケットを送信する。又、データ部のな
いパケット送信の場合はエラーを発生しない。
明する。先ず、送信用ＦＩＦＯ３３１に送信データを設
定する（ステップＳ５０２）。続いて、エラー送信制御
レジスタ３３４即ち図３のビット１３（ＤＴＣｒｃＥ
ｒ）に1を設定すると共に（ステップＳ５０４）、レジ
スタ３３２の領域３３２ａの送信開始フラグ（ＡＴＧ
Ｏ）に１を設定する（ステップＳ５０６）。そして、Ｌ
ＩＮＫ−ＩＣ３３の送信制御部３３３がバスの調停を要
求し（ステップＳ５０８）、バスを獲得した後、パケッ
トを送信する（ステップＳ５１０）。このとき、パケッ
トのデータＣＲＣの内の１つのビットが反転し、ヘッダ
ＣＲＣエラーのパケットを送信する。又、データ部のな
いパケット送信の場合はエラーを発生しない。
【００３１】最後に、ヘッダＣＲＣエラー及びデータＣ
ＲＣエラーの発生処理を説明する。先ず、送信用ＦＩＦ
Ｏ３３１に送信データを設定する（ステップＳ５０
２）。続いて、エラー送信制御レジスタ３３４即ち図３
のビット１３（ＤＴＣｒｃＥｒ）とビット１２（ＨＤＣ
ｒｃＥｒ）に1を設定すると共に（ステップＳ５０
４）、レジスタ３３２の領域３３２ａの送信開始フラグ
（ＡＴＧＯ）に1を設定する（ステップＳ５０６）。そ
して、ＬＩＮＫ−ＩＣ３３の送信制御部３３３がバスの
調停を要求し（ステップＳ５０８）、バスを獲得した
後、パケットを送信する（ステップＳ５１０）。このと
き、ヘッダＣＲＣ及びデータＣＲＣの誤ったパケットを
送信する。又、データ部のないパケット送信の場合はヘ
ッダＣＲＣエラーのみ発生する。
ＲＣエラーの発生処理を説明する。先ず、送信用ＦＩＦ
Ｏ３３１に送信データを設定する（ステップＳ５０
２）。続いて、エラー送信制御レジスタ３３４即ち図３
のビット１３（ＤＴＣｒｃＥｒ）とビット１２（ＨＤＣ
ｒｃＥｒ）に1を設定すると共に（ステップＳ５０
４）、レジスタ３３２の領域３３２ａの送信開始フラグ
（ＡＴＧＯ）に1を設定する（ステップＳ５０６）。そ
して、ＬＩＮＫ−ＩＣ３３の送信制御部３３３がバスの
調停を要求し（ステップＳ５０８）、バスを獲得した
後、パケットを送信する（ステップＳ５１０）。このと
き、ヘッダＣＲＣ及びデータＣＲＣの誤ったパケットを
送信する。又、データ部のないパケット送信の場合はヘ
ッダＣＲＣエラーのみ発生する。
【００３２】尚、エラーでないパケットの送信の場合
は、上記ステップＳ５０４の処理をスキップすることに
より、エラーのない送信が実現できるものである。次
に、データ長エラーを発生させる場合の各処理、即ちデ
ータ長が規定より長いパケットの発生、データ長が規定
より短いパケットの発生を図６のフローチャートを参照
して説明する。
は、上記ステップＳ５０４の処理をスキップすることに
より、エラーのない送信が実現できるものである。次
に、データ長エラーを発生させる場合の各処理、即ちデ
ータ長が規定より長いパケットの発生、データ長が規定
より短いパケットの発生を図６のフローチャートを参照
して説明する。
【００３３】データ長が規定より長いパケットの発生処
理を説明する。送信用ＦＩＦＯ３３１に送信データを設
定する（ステップＳ６０２）。続いて、エラー送信制御
レジスタ３３４即ち図３のビット１５（ＤＴＬｏｎｇ）
に1を設定すると共に（ステップＳ６０４）、レジスタ
３３２の所定領域３３２ａの送信開始フラグ（ＡＴＧ
Ｏ）に1を設定する（ステップＳ６０６）。そして、Ｌ
ＩＮＫ−ＩＣ３３の送信制御部３３３がバスの調停を要
求し（ステップＳ６０８）、バスを獲得した後、パケッ
トを送信する（ステップＳ６１０）。データ部のあるパ
ケット送信の場合、データ部が1クワッドレット(３２ビ
ット)長いパケットを送信する。又、データＣＲＣは正
しく付加される。
理を説明する。送信用ＦＩＦＯ３３１に送信データを設
定する（ステップＳ６０２）。続いて、エラー送信制御
レジスタ３３４即ち図３のビット１５（ＤＴＬｏｎｇ）
に1を設定すると共に（ステップＳ６０４）、レジスタ
３３２の所定領域３３２ａの送信開始フラグ（ＡＴＧ
Ｏ）に1を設定する（ステップＳ６０６）。そして、Ｌ
ＩＮＫ−ＩＣ３３の送信制御部３３３がバスの調停を要
求し（ステップＳ６０８）、バスを獲得した後、パケッ
トを送信する（ステップＳ６１０）。データ部のあるパ
ケット送信の場合、データ部が1クワッドレット(３２ビ
ット)長いパケットを送信する。又、データＣＲＣは正
しく付加される。
【００３４】データ長が規定より短いパケットの発生処
理を説明する。送信用ＦＩＦＯ３３１に送信データを設
定する（ステップＳ６０２）。続いて、エラー送信制御
レジスタ３３４即ち図３のビット１４（ＤＴＳｈｏｒ
ｔ）に1を設定すると共に（ステップＳ６０４）、レジ
スタ３３２の所定領域３３２ａの送信開始フラグ（ＡＴ
ＧＯ）に1を設定する（ステップＳ６０６）。そして、
ＬＩＮＫ−ＩＣ３３の送信制御部３３３がバスの調停を
要求し（ステップＳ６０８）、バスを獲得した後、パケ
ットを送信する（ステップＳ６１０）。データ部のある
パケット送信の場合、データ部が1クワッドレット(３２
ビット)短いパケットを送信する。但し、ヘッダ部で宣
言したデータ長が０〜４バイトの場合はデータ部のない
パケットを送信する。又、ＣＲＣは正しく付加される。
理を説明する。送信用ＦＩＦＯ３３１に送信データを設
定する（ステップＳ６０２）。続いて、エラー送信制御
レジスタ３３４即ち図３のビット１４（ＤＴＳｈｏｒ
ｔ）に1を設定すると共に（ステップＳ６０４）、レジ
スタ３３２の所定領域３３２ａの送信開始フラグ（ＡＴ
ＧＯ）に1を設定する（ステップＳ６０６）。そして、
ＬＩＮＫ−ＩＣ３３の送信制御部３３３がバスの調停を
要求し（ステップＳ６０８）、バスを獲得した後、パケ
ットを送信する（ステップＳ６１０）。データ部のある
パケット送信の場合、データ部が1クワッドレット(３２
ビット)短いパケットを送信する。但し、ヘッダ部で宣
言したデータ長が０〜４バイトの場合はデータ部のない
パケットを送信する。又、ＣＲＣは正しく付加される。
【００３５】尚、エラーでないパケットの送信の場合
は、上記ステップＳ６０４の処理をスキップすることに
より、エラーのない送信が実現できるものである。
は、上記ステップＳ６０４の処理をスキップすることに
より、エラーのない送信が実現できるものである。
【００３６】以下に、アライメントエラーを発生させる
場合の処理を図７のフローチャートを参照して説明す
る。ここで、アライメントエラーとはパケット長が３２
ビット単位でないパケットのことをいう。本実施形態に
よるシリアルバスコントローラでアライメントエラーを
発生させる場合ＰＨＹ−ＩＣ３２、ＬＩＮＫ−ＩＣ３３
のインターフェースにより以下のような規定がある。即
ち、転送速度が約１００Ｍｚ（Ｓ１００）の場合、送信
パケット長は２ビット単位となる。転送速度が約２００
Ｍｚ（Ｓ２００）の場合、送信パケット長は４ビット単
位となる。転送速度が約４００Ｍｚ（Ｓ４００）の場
合、送信パケット長は８ビット単位となる。
場合の処理を図７のフローチャートを参照して説明す
る。ここで、アライメントエラーとはパケット長が３２
ビット単位でないパケットのことをいう。本実施形態に
よるシリアルバスコントローラでアライメントエラーを
発生させる場合ＰＨＹ−ＩＣ３２、ＬＩＮＫ−ＩＣ３３
のインターフェースにより以下のような規定がある。即
ち、転送速度が約１００Ｍｚ（Ｓ１００）の場合、送信
パケット長は２ビット単位となる。転送速度が約２００
Ｍｚ（Ｓ２００）の場合、送信パケット長は４ビット単
位となる。転送速度が約４００Ｍｚ（Ｓ４００）の場
合、送信パケット長は８ビット単位となる。
【００３７】送信用ＦＩＦＯ３３１に送信データを設定
する（ステップＳ７０２）。エラー送信制御レジスタ３
３４即ち図３のビット２８からビット２４（Ａｌｉｇｎ
Ｅｒｒ［２８：２４］）に２〜３０迄の数値（２進で０
００１０〜１１１１０）を設定する（ステップＳ７０
４）。レジスタ３３２の所定領域３３２ａの送信開始フ
ラグ（ＡＴＧＯ）に1を設定する（ステップＳ７０
６）。ＬＩＮＫ−ＩＣ３３送信制御部３３３がバスの調
停を要求し（ステップＳ７０８）、バスを獲得した後、
パケットを送信する（ステップＳ７１０）。この時、送
信データの最終クワッドレットがＡｌｉｇｎＥｒｒで示
されたビット数で打ち切られる。
する（ステップＳ７０２）。エラー送信制御レジスタ３
３４即ち図３のビット２８からビット２４（Ａｌｉｇｎ
Ｅｒｒ［２８：２４］）に２〜３０迄の数値（２進で０
００１０〜１１１１０）を設定する（ステップＳ７０
４）。レジスタ３３２の所定領域３３２ａの送信開始フ
ラグ（ＡＴＧＯ）に1を設定する（ステップＳ７０
６）。ＬＩＮＫ−ＩＣ３３送信制御部３３３がバスの調
停を要求し（ステップＳ７０８）、バスを獲得した後、
パケットを送信する（ステップＳ７１０）。この時、送
信データの最終クワッドレットがＡｌｉｇｎＥｒｒで示
されたビット数で打ち切られる。
【００３８】例えばＳ１００送信時、５クワッドレット
パケット送信に対し、ＡｌｉｇｎＥｒｒ＝１０ビットと
設定すると、実際の送信は５クワッドレット＋１０ビッ
トになる。ＣＲＣもエラーになる。
パケット送信に対し、ＡｌｉｇｎＥｒｒ＝１０ビットと
設定すると、実際の送信は５クワッドレット＋１０ビッ
トになる。ＣＲＣもエラーになる。
【００３９】又、Ｓ４００送信時、５クワッドレットパ
ケット送信に対し、ＡｌｉｇｎＥｒｒ＝１０ビットと設
定すると、ＡｌｉｇｎＥｒｒ［２８：２４］の下位３ビ
ットは無視され、ＡｌｉｇｎＥｒｒ＝８ビットと解釈さ
れる。実際の送信は５クワッドレット＋８ビットにな
る。ＣＲＣもエラーになる。
ケット送信に対し、ＡｌｉｇｎＥｒｒ＝１０ビットと設
定すると、ＡｌｉｇｎＥｒｒ［２８：２４］の下位３ビ
ットは無視され、ＡｌｉｇｎＥｒｒ＝８ビットと解釈さ
れる。実際の送信は５クワッドレット＋８ビットにな
る。ＣＲＣもエラーになる。
【００４０】尚、エラーでないパケットの送信の場合
は、上記ステップＳ７０４の処理をスキップすることに
より、エラーのない送信が実現できるものである。
は、上記ステップＳ７０４の処理をスキップすることに
より、エラーのない送信が実現できるものである。
【００４１】続いて、任意形式のパケットを発生させる
場合の処理を以下に説明する。エラー送信制御レジスタ
３２４即ち図３のビット９からビット０（ＡｎｙＰａｃ
ｋｅｔ Ｌｅｎｇ［９：０］）迄に任意の値を設定する
ことで、送信用ＦＩＦＯ３３１に設定されたデータを形
式化することなくそのまま送信することができる。Ａｎ
ｙＰａｃｋｅｔＬｅｎｇ［９：０］は送信したいデータ
の長さで、単位はバイト（８ビット）である。但し、下
位２ビットは常にゼロとする。アライメントエラーを起
こしたい場合は上記ＡｌｉｇｎＥｒｒと組み合わせて使
用する。以下に任意形式のパケットを発生させる処理手
順を図８を参照して説明する。
場合の処理を以下に説明する。エラー送信制御レジスタ
３２４即ち図３のビット９からビット０（ＡｎｙＰａｃ
ｋｅｔ Ｌｅｎｇ［９：０］）迄に任意の値を設定する
ことで、送信用ＦＩＦＯ３３１に設定されたデータを形
式化することなくそのまま送信することができる。Ａｎ
ｙＰａｃｋｅｔＬｅｎｇ［９：０］は送信したいデータ
の長さで、単位はバイト（８ビット）である。但し、下
位２ビットは常にゼロとする。アライメントエラーを起
こしたい場合は上記ＡｌｉｇｎＥｒｒと組み合わせて使
用する。以下に任意形式のパケットを発生させる処理手
順を図８を参照して説明する。
【００４２】送信用ＦＩＦＯ３３１に送信データを設定
する（ステップＳ８０２）。この時、パケットの形式や
ＣＲＣ等もユーザ側で計算し設定する必要がある。エラ
ー送信制御レジスタ３３４即ち図３のビット９からビッ
ト０（ＡｎｙＰａｃｋｅｔＬｅｎｇ［９：０］）に送信
したいパケット長をバイト単位で設定する（ステップＳ
８０４）。但し、実際の送信はクワッドレット単位なの
で、ＡｎｙＰａｃｋｅｔＬｅｎｔ［１：０］は常にゼロ
を設定する。レジスタ３３２の所定領域３３２ａの送信
開始フラグ（ＡＴＧＯ）に1を設定する（ステップＳ８
０６）。送信制御部３３３がバスの調停を要求し（ステ
ップＳ８０８）、バスを獲得した後、パケットを送信す
る（ステップＳ８１０）。尚、エラーでないパケットの
送信の場合は、上記ステップＳ８０４の処理をスキップ
することにより、エラーのない送信が実現できるもので
ある。
する（ステップＳ８０２）。この時、パケットの形式や
ＣＲＣ等もユーザ側で計算し設定する必要がある。エラ
ー送信制御レジスタ３３４即ち図３のビット９からビッ
ト０（ＡｎｙＰａｃｋｅｔＬｅｎｇ［９：０］）に送信
したいパケット長をバイト単位で設定する（ステップＳ
８０４）。但し、実際の送信はクワッドレット単位なの
で、ＡｎｙＰａｃｋｅｔＬｅｎｔ［１：０］は常にゼロ
を設定する。レジスタ３３２の所定領域３３２ａの送信
開始フラグ（ＡＴＧＯ）に1を設定する（ステップＳ８
０６）。送信制御部３３３がバスの調停を要求し（ステ
ップＳ８０８）、バスを獲得した後、パケットを送信す
る（ステップＳ８１０）。尚、エラーでないパケットの
送信の場合は、上記ステップＳ８０４の処理をスキップ
することにより、エラーのない送信が実現できるもので
ある。
【００４３】Ａｃｋのパリティエラーを発生させる場合
の処理に関し、図９を参照して説明する。エラー送信制
御レジスタ３３４図３のビット２３（ＡｃｋＰａｒＥ
ｒ）を１に設定する（ステップＳ９０２）。自ノード宛
でＡｃｋが必要なパケットを受信する（ステップＳ９０
４）。受信したパケットに対してＡｃｋを送信する時に
Ａｃｋのパリティが誤ったＡｃｋを返信する（ステップ
Ｓ９０６）。尚、エラーでないパケットの送信の場合
は、上記ステップＳ９０４の処理をスキップすることに
より、エラーのない送信が実現できるものである。
の処理に関し、図９を参照して説明する。エラー送信制
御レジスタ３３４図３のビット２３（ＡｃｋＰａｒＥ
ｒ）を１に設定する（ステップＳ９０２）。自ノード宛
でＡｃｋが必要なパケットを受信する（ステップＳ９０
４）。受信したパケットに対してＡｃｋを送信する時に
Ａｃｋのパリティが誤ったＡｃｋを返信する（ステップ
Ｓ９０６）。尚、エラーでないパケットの送信の場合
は、上記ステップＳ９０４の処理をスキップすることに
より、エラーのない送信が実現できるものである。
【００４４】最後に、任意のＡｃｋコードを返送する場
合の処理を図１０を参照して説明する。エラー送信制御
レジスタ３３４即ち図３のビット２０（ＡｃｋＰａｒＥ
ｒ）を1に設定し、ビット１９からビット１６（Ａｎｙ
Ａｃｋ［１９：１６］）に任意のＡｃｋコードを設定す
る（ステップＳ１００２）。自ノード宛でＡｃｋが必要
なパケットを受信する（ステップＳ１００４）。受信し
たパケットに対してＡｃｋを送信するときにＡｎｙＡｃ
ｋで設定したＡｃｋコードにてＡｃｋを返信する（ステ
ップＳ１００６）。ＡｃｋＰａｒＥｒと組み合わせるこ
とにより、任意のＡｃｋコード＋パリティエラーのＡｃ
ｋを返信できる（ステップＳ１００８）。尚、エラーで
ないパケットの送信の場合は、上記ステップＳ１００２
の処理をスキップすることにより、エラーのない送信が
実現できるものである。
合の処理を図１０を参照して説明する。エラー送信制御
レジスタ３３４即ち図３のビット２０（ＡｃｋＰａｒＥ
ｒ）を1に設定し、ビット１９からビット１６（Ａｎｙ
Ａｃｋ［１９：１６］）に任意のＡｃｋコードを設定す
る（ステップＳ１００２）。自ノード宛でＡｃｋが必要
なパケットを受信する（ステップＳ１００４）。受信し
たパケットに対してＡｃｋを送信するときにＡｎｙＡｃ
ｋで設定したＡｃｋコードにてＡｃｋを返信する（ステ
ップＳ１００６）。ＡｃｋＰａｒＥｒと組み合わせるこ
とにより、任意のＡｃｋコード＋パリティエラーのＡｃ
ｋを返信できる（ステップＳ１００８）。尚、エラーで
ないパケットの送信の場合は、上記ステップＳ１００２
の処理をスキップすることにより、エラーのない送信が
実現できるものである。
【００４５】
【発明の効果】上述したように本発明によれば、予め想
定されるエラーを簡単に発生することができるので、シ
ステム試験の効率が向上する。又、夫々のエラーの組合
せが可能なので、複雑なエラーパケットも発生可能とな
る。更に、任意形式のパケットも発生できるので、シス
テム設計者が考えるあらゆる状況下での試験が可能とな
り、システム試験の品質も向上する。
定されるエラーを簡単に発生することができるので、シ
ステム試験の効率が向上する。又、夫々のエラーの組合
せが可能なので、複雑なエラーパケットも発生可能とな
る。更に、任意形式のパケットも発生できるので、シス
テム設計者が考えるあらゆる状況下での試験が可能とな
り、システム試験の品質も向上する。
【図１】本発明の実施形態に係わるシリアルバスコント
ローラの概略構成を示す図。
ローラの概略構成を示す図。
【図２】同実施形態に係わり、ＬＩＮＣ−ＩＣの送信機
能を示す図。
能を示す図。
【図３】同実施形態に係わり、レジスタにエラー送信制
御用のビットを設けたレジスタの一例を示す図。
御用のビットを設けたレジスタの一例を示す図。
【図４】同実施形態に係わり、高速シリアルバス（ＩＥ
ＥＥ１３９４）のパケットの形式を示す図。
ＥＥ１３９４）のパケットの形式を示す図。
【図５】同実施形態に係わり、ＣＲＣエラーを発生させ
る場合の各処理の流れを示すフローチャート。
る場合の各処理の流れを示すフローチャート。
【図６】同実施形態に係わり、データ長エラーを発生さ
せる場合の各処理の流れを示すフローチャート。
せる場合の各処理の流れを示すフローチャート。
【図７】同実施形態に係わり、アライメントエラーパケ
ットを発生させる手順を示すフローチタャート。
ットを発生させる手順を示すフローチタャート。
【図８】同実施形態に係わり、任意形式のパケットを発
生させる場合の処理を示すフローチャート。
生させる場合の処理を示すフローチャート。
【図９】同実施形態に係わり、Ａｃｋのパリティエラー
を発生させる場合の処理を示すフローチャート。
を発生させる場合の処理を示すフローチャート。
【図１０】同実施形態に係わり、任意のＡｃｋコードを
返送する場合の処理を示すフローチャート。
返送する場合の処理を示すフローチャート。
【図１１】従来の高速シリアルバスコントローラ及びそ
の送受信の例を示す図。
の送受信の例を示す図。
【図１２】従来の検証方法を示す図。
３１…ケーブル、３２…物理層のＩＣ（ＰＨＹ−Ｉ
Ｃ）、３３…データリンク層のＩＣ（ＬＩＮＫ−Ｉ
Ｃ）、３４…ホスト（ＨＯＳＴ）、３３１…送信用ＦＩ
ＦＯ、３３２…レジスタ、３３３…送信制御部、３３４
…エラー送信レジスタ。
Ｃ）、３３…データリンク層のＩＣ（ＬＩＮＫ−Ｉ
Ｃ）、３４…ホスト（ＨＯＳＴ）、３３１…送信用ＦＩ
ＦＯ、３３２…レジスタ、３３３…送信制御部、３３４
…エラー送信レジスタ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B083 AA03 BB06 CC12 CE01 DD10 GG08 5K033 AA05 AA06 BA04 CB04 CB14 CC01 DA13 DB12 EA01 EA05 5K034 AA16 DD02 FF13 HH04 HH09 KK01 KK21 MM01 TT02 5K035 AA04 AA07 BB02 CC01 CC10 DD03 GG04 JJ04 MM01 MM06
Claims (9)
- 【請求項１】 物理層に設けられ、データ通信の媒体と
なるケーブルを流れるアナログ信号をデジタルデータに
変換する第１の制御回路手段と、 上記物理層に隣接するデータリンク層に設けられ、上記
第１の制御回路手段にて変換されたデジタルデータを認
識し、所定の形式に変換してソフトウェア制御可能なイ
ンターフェース機能を作成する第２の制御回路手段と、 上記データリンク層に隣接するトランザクション層に設
けられ、上記第２の制御回路手段を制御するソフトウェ
アを動作させることによりデータの送受信を行うホスト
とを具備する高速シリアルバスコントローラ装置にあっ
て、 上記第２の制御回路手段は、 送信データを設定する送信用ＦＩＦＯと、 エラー送信制御用の領域を有するレジスタと、 バス調停要求により得たバスを獲得した後にパケット送
信する送信制御部とを設けたことを特徴とする高速シリ
アルバスコントローラ装置。 - 【請求項２】 高速シリアルバスのパケット送信を行う
シリアルバスコントローラ装置に於いて、 上記パケットのヘッダ部のＣＲＣエラーを発生させる手
段を設け、 この手段の設定により、ヘッダＣＲＣエラーパケット又
はデータＣＲＣエラーパケットを発生可能としたことを
特徴とする高速シリアルバスコントローラ装置。 - 【請求項３】 高速シリアルバスのパケット送信を行う
シリアルバスコントローラ装置に於いて、 パケットのデータ長エラーを発生させる手段を設け、 この手段の設定により、データ長エラーパケットを発生
可能としたことを特徴とする高速シリアルバスコントロ
ーラ装置。 - 【請求項４】 高速シリアルバスのパケット送信を行う
シリアルバスコントローラ装置に於いて、 任意のデータ形式を設定できるレジスタ領域を設け、 この領域の設定により、任意形式のパケットを発生可能
としたことを特徴とする高速シリアルバスコントローラ
装置。 - 【請求項５】 高速シリアルバスのパケット送信を行う
シリアルバスコントローラ装置に於いて、 認識パケットのパリティエラーを発生させる手段を設
け、 この手段の設定により、受信パケットに対する認識を返
信する際に認識のパリティエラーを発生可能としたこと
を特徴とする高速シリアルバスコントローラ装置。 - 【請求項６】 高速シリアルバスのパケット送信を行う
シリアルバスコントローラ装置に於いて、 任意の認識パケットを設定できるレジスタ領域を設け、 この領域の設定により、受信パケットに対する認識を返
信する際に任意の認識コードを発生可能としたことを特
徴とする高速シリアルバスコントローラ装置。 - 【請求項７】 物理層に設けられ、データ通信の媒体と
なるケーブルを流れるアナログ信号をデジタルデータに
変換する第１の制御回路手段と、 上記物理層に隣接するデータリンク層に設けられ、上記
第１の制御回路手段にて変換されたデジタルデータを認
識し、所定の形式に変換してソフトウェア制御可能なイ
ンターフェース機能を作成する第２の制御回路手段と、 上記データリンク層に隣接するトランザクション層に設
けられ、上記第２の制御回路手段を制御するソフトウェ
アを動作させることによりデータの送受信を行うホスト
とを有する高速シリアルバスコントローラ装置に於い
て、 上記第２の制御回路手段は、 内設する送信用ＦＩＦＯに送信データを設定し、 内設レジスタのエラー送信制御用の領域を所定の状態に
設定すると共に、送信開始フラグを設定し、 バス調停要求に基づきバスを獲得してパケット送信する
ようにしたことを特徴とする高速シリアルバスコントロ
ーラ装置に於ける送信制御方法。 - 【請求項８】 上記第２の制御回路手段は、内設レジス
タのエラー送信制御用の領域を所定の状態に設定し、 自ノード宛にてＡｃｋが必要なパケットを受信し、 この受信パケットに対してＡｃｋ送信する際にＡｃｋの
パリティが誤Ａｃｋを返信するようにしたことを特徴と
する請求項７記載の高速シリアルバスコントローラ装置
に於ける送信制御方法。 - 【請求項９】 上記第２の制御回路手段は、内設レジス
タのエラー送信制御用の領域を所定の状態に設定すると
共に、任意のＡｃｋコードを設定し、 自ノード宛にてＡｃｋが必要なパケットを受信し、 この受信パケットに対してＡｃｋ送信する際にＡｎｙＡ
ｃｋにて設定したＡｃｋコードを返信するようにし、 ＡｃｋＰａｒＥｒと組合せることにより、任意のＡｃｋ
コードとパリティエラーのＡｃｋ返信可能としたことを
特徴とする請求項７記載の高速シリアルバスコントロー
ラ装置に於ける送信制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10349589A JP2000174850A (ja) | 1998-12-09 | 1998-12-09 | 高速シリアルバスコントローラ装置、及び同装置に於ける送信制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10349589A JP2000174850A (ja) | 1998-12-09 | 1998-12-09 | 高速シリアルバスコントローラ装置、及び同装置に於ける送信制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174850A true JP2000174850A (ja) | 2000-06-23 |
| JP2000174850A5 JP2000174850A5 (ja) | 2005-07-07 |
Family
ID=18404753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10349589A Pending JP2000174850A (ja) | 1998-12-09 | 1998-12-09 | 高速シリアルバスコントローラ装置、及び同装置に於ける送信制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000174850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008544389A (ja) * | 2005-06-21 | 2008-12-04 | エヌエックスピー ビー ヴィ | ＰＣＩＥｘｐｒｅｓｓデバイスのデータ完全性の並列検査方法 |
-
1998
- 1998-12-09 JP JP10349589A patent/JP2000174850A/ja active Pending
Cited By (1)
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| JP2008544389A (ja) * | 2005-06-21 | 2008-12-04 | エヌエックスピー ビー ヴィ | ＰＣＩＥｘｐｒｅｓｓデバイスのデータ完全性の並列検査方法 |
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