JP2008544389A - PCIExpressデバイスのデータ完全性の並列検査方法 - Google Patents
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Abstract
Description
ことを特徴とする方法が提供される。
Claims (17)
- 高速シリアルインタフェース内のパケット処理方法であって、
複数の層の、前記高速シリアルインタフェースのリンクを構成する第1層でパケットを受信し、
前記複数の層でパケットを処理し、
前記複数の層の一つの層に関する前記パケットのエラー検査と並列に、前記複数の層の他の層に関する前記パケットのエラー検査を実行する、
ことを特徴とする方法。 - 請求項1に記載の方法であって、PCI Express標準規格に準拠することを特徴とする方法。
- 請求項1または2に記載の方法であって、前記複数の層が、物理層、データリンク層およびトランザクション層を具えることを特徴とする方法。
- 請求項3に記載の方法であって、前記並列に実行されるエラー検査が、前記データリンク層および前記トランザクション層のエラー検査であることを特徴とする方法。
- 請求項1〜4のいずれかに記載方法であって、一つの層に関する前記パケットのエラー検査は、
前記パケットのCRCフィールドを前記パケットの計算されたCRCと比較し、
前記パケットのシーケンス番号を前記パケットの予想されるシーケンス番号と比較し、
前記パケットのCRCフィールドと前記パケットの計算されたCRCとの前記比較に応じて、および、前記パケットのシーケンス番号と前記パケットの予想されるシーケンス番号との前記比較に応じて、第1のステータス値を前記他の層に提供する、
ことを特徴とする方法。 - 請求項5に記載の方法であって、
前記他の層に関する前記パケットのエラー検査の実行に応じて、前記他の層に第2のステータス値を供給し、
前記第1のステータス値および前記第2のステータス値のうちの少なくとも一つが前記パケット内のエラーを表すとき、前記パケットを廃棄する、
ことを特徴とする方法。 - 請求項6に記載の方法であって、
前記第1のステータス値および前記第2のステータス値のいずれもが前記パケット内のエラーを表さないとき、前記パケットをホストデバイスに転送することを特徴とする方法。 - 請求項5に記載の方法であって、
前記第1のステータス値が前記パケット内のエラーを表すとき、前記他の層を、前記パケットを受信する前の状態に戻すことを特徴とする方法。 - 請求項1〜8のいずれかに記載の方法であって、
前記パケットの少なく一部を前記他の層に転送する前に、前記パケットの一部を当該層内に位置するFIFOメモリによって処理することを特徴とする方法。 - 請求項1〜9のいずれかに記載の方法であって、
前記パケットの全体を当該層の前記メモリ内に同時に格納することがないことを特徴とする方法。 - 高速シリアルインタフェース内のパケット処理方法であって、
複数の層の、前記高速シリアルインタフェースのリンクを構成する第1層でパケットを受信し、
第1の期間中に、前記複数の層の第2層に関する前記パケットのエラー検査を実行し、
第2の期間中に、前記パケットの少なくとも一部を前記複数の層の第3層に送信し、前記第2の期間の少なくとも一部は、前記第1の期間に重複している、
ことを特徴とする方法。 - 請求項11に記載の方法であって、
第3の期間中に、前記複数の層の前記第3層に関する前記パケットのエラー検査を実行し、前記第3の期間の少なくとも一部は、前記第1の期間および前記第2の期間に重複している、
ことを特徴とする方法。 - パケットデータを複数の層を経て送受信するためのパケット処理装置を具える装置であって、前記パケット処理装置は、
第1の期間中に、前記パケットの、最大受信パケットサイズより小さい少なくとも第1の部分を格納するための、前記複数の層の第2層内に位置する第1のパケットメモリと、
同じ第1の期間中に、前記パケットの少なくとも一部を格納するための、前記複数の層の第3層内に位置する第2のパケットメモリと、
を具えることを特徴とする装置。 - パケットを構成するデータを、PCI Expressコンパチブル通信媒体から受信するためのPCI Expressインターフェイスを構成する物理層と、
前記パケット内のCRCおよびシーケンス番号を検査するためのデータリンク層と、
前記データリンク層から前記パケットを受信し、前記データリンク層と並列に、前記パケットの少なくとも一部を処理するためのトランザクション層と、
を具えることを特徴とする装置。 - 請求項14に記載の装置であって、
前記データリンク層および前記トランザクション層の各々は記憶領域を具え、前記データリンク層内の記憶領域は、前記データリンク層で受信されるパケットの全体より小さい一部分を格納することを特徴とする装置。 - 請求項14または15に記載の装置であって、
前記データリンク層と前記トランザクション層との間で、現在のパケットの有効性を表すデータを通信するための通信回路を具えることを特徴とする装置。 - 請求項14〜16のいずれかに記載の装置であって、
前記トランザクション層は、前記データリンク層から現在のパケットが無効であることを示す信号を受信すると、前記トランザクション層を、現在のパケットを処理する前のトランザクション層の状態に戻すための回路を具えることを特徴とする装置。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010165532A (ja) * | 2009-01-14 | 2010-07-29 | Mitsumi Electric Co Ltd | フューエルゲージ回路及びバッテリパック |
WO2010119695A1 (ja) * | 2009-04-17 | 2010-10-21 | 株式会社 東芝 | PCI ExpressのTLP処理回路、及びこれを備える中継デバイス |
JP2012529094A (ja) * | 2009-06-02 | 2012-11-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ペリフェラル・コンポーネント・インターコネクト(pci)エクスプレス・ネットワークにおける損失されたポステッド・ライト・パケットおよび順序の狂ったポステッド・ライト・パケットの検出 |
JP2013196615A (ja) * | 2012-03-22 | 2013-09-30 | Ricoh Co Ltd | データ中継装置 |
JP2019133567A (ja) * | 2018-02-02 | 2019-08-08 | 富士通株式会社 | データ受信装置、データ送受信システム、及びデータ送受信システムの制御方法 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101577609B (zh) * | 2008-05-09 | 2014-03-05 | 深圳富泰宏精密工业有限公司 | 用于处理因特网语音协议封包的方法和装置 |
US8832331B2 (en) | 2011-08-29 | 2014-09-09 | Ati Technologies Ulc | Data modification for device communication channel packets |
US9792651B2 (en) * | 2011-12-09 | 2017-10-17 | Fair Trading Devices Llc | System and method for delaying execution of financial transactions |
CN103176118A (zh) * | 2011-12-24 | 2013-06-26 | 鸿富锦精密工业(深圳)有限公司 | Pci-e信号测试装置 |
KR102173089B1 (ko) | 2014-08-08 | 2020-11-04 | 삼성전자주식회사 | 인터페이스 회로 및 그것의 패킷 전송 방법 |
US9560078B2 (en) * | 2015-02-04 | 2017-01-31 | Intel Corporation | Technologies for scalable security architecture of virtualized networks |
US9354967B1 (en) | 2015-11-30 | 2016-05-31 | International Business Machines Corporation | I/O operation-level error-handling |
US9384086B1 (en) | 2015-11-30 | 2016-07-05 | International Business Machines Corporation | I/O operation-level error checking |
CN105608029B (zh) * | 2015-12-17 | 2018-08-21 | 深圳市紫光同创电子有限公司 | 处理层数据包生成方法、装置及PCI Express系统 |
CN106502932B (zh) * | 2016-09-20 | 2019-05-24 | 中国科学院自动化研究所 | 基于分层结构的片间互联接口及其写操作和读操作的方法 |
US11295036B2 (en) | 2019-12-09 | 2022-04-05 | Nxp Usa, Inc. | Method of using protocol CRC to implement end to end protection of a CAN message |
US11175977B2 (en) | 2020-01-14 | 2021-11-16 | Nxp Usa, Inc. | Method and system to detect failure in PCIe endpoint devices |
CN114826995A (zh) * | 2022-04-22 | 2022-07-29 | 电子科技大学 | 一种基于UVM的支持PCIe的千兆以太网芯片的验证平台 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5783948A (en) * | 1980-11-14 | 1982-05-26 | Hitachi Ltd | Information processing system |
JPH0637852A (ja) * | 1992-02-14 | 1994-02-10 | Toshiba Corp | 通信制御装置 |
JPH11168451A (ja) * | 1997-09-25 | 1999-06-22 | Hewlett Packard Co <Hp> | ネットワークプロトコルスタックのためのハードウェアによるチェックサム支援機構 |
JP2000174850A (ja) * | 1998-12-09 | 2000-06-23 | Toshiba Corp | 高速シリアルバスコントローラ装置、及び同装置に於ける送信制御方法 |
JP2001268159A (ja) * | 2000-01-19 | 2001-09-28 | Wiznot Corp | Tcp/ipをハードウェア的に処理する装置及びその動作方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6430188B1 (en) | 1998-07-08 | 2002-08-06 | Broadcom Corporation | Unified table for L2, L3, L4, switching and filtering |
JP3397144B2 (ja) | 1998-09-29 | 2003-04-14 | 日本電気株式会社 | パケット処理装置とパケット処理方法とパケット交換機 |
US6976205B1 (en) * | 2001-09-21 | 2005-12-13 | Syrus Ziai | Method and apparatus for calculating TCP and UDP checksums while preserving CPU resources |
US6996126B2 (en) * | 2001-10-09 | 2006-02-07 | Motorola, Inc. | Performance improvements for ATM AAL2/5 to IP packet processing |
US7269661B2 (en) * | 2002-02-12 | 2007-09-11 | Bradley Richard Ree | Method using receive and transmit protocol aware logic modules for confirming checksum values stored in network packet |
US20050108518A1 (en) * | 2003-06-10 | 2005-05-19 | Pandya Ashish A. | Runtime adaptable security processor |
US6879598B2 (en) | 2003-06-11 | 2005-04-12 | Lattice Semiconductor Corporation | Flexible media access control architecture |
US7782325B2 (en) * | 2003-10-22 | 2010-08-24 | Alienware Labs Corporation | Motherboard for supporting multiple graphics cards |
US7904779B2 (en) * | 2004-12-29 | 2011-03-08 | Intel Corporation | Forward error correction and automatic repeat request joint operation for a data link layer |
US20060274789A1 (en) * | 2005-06-07 | 2006-12-07 | Fong Pong | Apparatus and methods for a high performance hardware network protocol processing engine |
-
2006
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- 2006-06-21 KR KR1020087001466A patent/KR100974105B1/ko not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5783948A (en) * | 1980-11-14 | 1982-05-26 | Hitachi Ltd | Information processing system |
JPH0637852A (ja) * | 1992-02-14 | 1994-02-10 | Toshiba Corp | 通信制御装置 |
JPH11168451A (ja) * | 1997-09-25 | 1999-06-22 | Hewlett Packard Co <Hp> | ネットワークプロトコルスタックのためのハードウェアによるチェックサム支援機構 |
JP2000174850A (ja) * | 1998-12-09 | 2000-06-23 | Toshiba Corp | 高速シリアルバスコントローラ装置、及び同装置に於ける送信制御方法 |
JP2001268159A (ja) * | 2000-01-19 | 2001-09-28 | Wiznot Corp | Tcp/ipをハードウェア的に処理する装置及びその動作方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010165532A (ja) * | 2009-01-14 | 2010-07-29 | Mitsumi Electric Co Ltd | フューエルゲージ回路及びバッテリパック |
WO2010119695A1 (ja) * | 2009-04-17 | 2010-10-21 | 株式会社 東芝 | PCI ExpressのTLP処理回路、及びこれを備える中継デバイス |
JP2010250665A (ja) * | 2009-04-17 | 2010-11-04 | Toshiba Corp | PCIExpressのTLP処理回路、及びこれを備える中継デバイス |
JP2012529094A (ja) * | 2009-06-02 | 2012-11-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ペリフェラル・コンポーネント・インターコネクト(pci)エクスプレス・ネットワークにおける損失されたポステッド・ライト・パケットおよび順序の狂ったポステッド・ライト・パケットの検出 |
JP2013196615A (ja) * | 2012-03-22 | 2013-09-30 | Ricoh Co Ltd | データ中継装置 |
JP2019133567A (ja) * | 2018-02-02 | 2019-08-08 | 富士通株式会社 | データ受信装置、データ送受信システム、及びデータ送受信システムの制御方法 |
JP7087419B2 (ja) | 2018-02-02 | 2022-06-21 | 富士通株式会社 | データ受信装置、データ送受信システム、及びデータ送受信システムの制御方法 |
Also Published As
Publication number | Publication date |
---|---|
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