JP2000174279A - 薄膜トランジスタの製造方法及び該方法により製造した薄膜トランジスタ - Google Patents
薄膜トランジスタの製造方法及び該方法により製造した薄膜トランジスタInfo
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- JP2000174279A JP2000174279A JP10341587A JP34158798A JP2000174279A JP 2000174279 A JP2000174279 A JP 2000174279A JP 10341587 A JP10341587 A JP 10341587A JP 34158798 A JP34158798 A JP 34158798A JP 2000174279 A JP2000174279 A JP 2000174279A
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Abstract
(57)【要約】 （修正有）
【課題】 厚いゲート絶縁膜を有するＬＤＤ構造薄膜ト
ランジスタにおいて、トランジスタの高信頼性と低リー
ク電流を保つ高品質のゲート絶縁膜を有しながら、ソー
ス、ドレイン領域への高濃度イオン注入をプロセスばら
つきを抑えながら行う、薄膜トランジスタ製造方法を提
供する。 【解決手段】 燐を含む酸化シリコン膜が燐を含まない
酸化シリコン膜よりも弗酸溶液に対するエッチングレー
トが大きいことを利用し、ゲート酸化膜を通した燐のイ
オン注入後に弗酸溶液中で領域選択エッチングを行い、
チャネル領域上のゲート絶縁膜を残して、ソース、ドレ
イン領域上の酸化シリコン膜のみを除去、または所望の
膜厚にする。この後、ソース、ドレイン領域へ高濃度イ
オン注入を行う。選択性の悪いドライエッチングで酸化
シリコン膜の領域選択エッチングをしてチャネル領域の
ゲート絶縁膜をサイドエッチングしたり、ソース、ドレ
イン領域上のゲート絶縁膜を残したりすることがない。
ランジスタにおいて、トランジスタの高信頼性と低リー
ク電流を保つ高品質のゲート絶縁膜を有しながら、ソー
ス、ドレイン領域への高濃度イオン注入をプロセスばら
つきを抑えながら行う、薄膜トランジスタ製造方法を提
供する。 【解決手段】 燐を含む酸化シリコン膜が燐を含まない
酸化シリコン膜よりも弗酸溶液に対するエッチングレー
トが大きいことを利用し、ゲート酸化膜を通した燐のイ
オン注入後に弗酸溶液中で領域選択エッチングを行い、
チャネル領域上のゲート絶縁膜を残して、ソース、ドレ
イン領域上の酸化シリコン膜のみを除去、または所望の
膜厚にする。この後、ソース、ドレイン領域へ高濃度イ
オン注入を行う。選択性の悪いドライエッチングで酸化
シリコン膜の領域選択エッチングをしてチャネル領域の
ゲート絶縁膜をサイドエッチングしたり、ソース、ドレ
イン領域上のゲート絶縁膜を残したりすることがない。
Description
【０００１】
【発明の属する分野】本発明は、薄膜トランジスタの製
造方法に関し、特にＬＤＤを有する薄膜トランジスタの
製造方法及び該方法により製造した薄膜トランジスタに
関する。
造方法に関し、特にＬＤＤを有する薄膜トランジスタの
製造方法及び該方法により製造した薄膜トランジスタに
関する。
【０００２】
【従来の技術】大面積の硼珪酸ガラス基板上に、低温プ
ロセスで多結晶シリコン薄膜トランジスタを形成する技
術は、駆動回路一体型液晶ディスプレイまたは液晶ライ
トバルブ、および他のデバイスの駆動回路などを低コス
トで作製する技術として期待されている。これらのデバ
イスでは、多結晶シリコン薄膜トランジスタの逆バイア
ス条件下でのリーク電流が低いことが要求されている。
多結晶シリコン薄膜トランジスタでは、チャネル領域側
のドレイン端付近の結晶欠陥を介してキャリアが移動す
るために、ドレイン電圧に依存した大きなリーク電流が
流れやすく、これを解決するためにチャネル領域とドレ
イン領域の間に低濃度に不純物を導入した抵抗領域を
０．５〜１μｍの長さで設けるＬＤＤ構造を採用し、ド
レイン電界を緩和してリーク電流を抑えている。また、
ゲート絶縁膜厚が薄くなると前記ドレイン端電界がゲー
ト電界によって大きくなるほか、ゲート絶縁膜自体のリ
ーク電流も無視できなくなるため、液晶スイッチング素
子のように特にリーク電流を嫌うデバイスではゲート絶
縁膜厚を例えば１００ｎｍ程度に厚くする。
ロセスで多結晶シリコン薄膜トランジスタを形成する技
術は、駆動回路一体型液晶ディスプレイまたは液晶ライ
トバルブ、および他のデバイスの駆動回路などを低コス
トで作製する技術として期待されている。これらのデバ
イスでは、多結晶シリコン薄膜トランジスタの逆バイア
ス条件下でのリーク電流が低いことが要求されている。
多結晶シリコン薄膜トランジスタでは、チャネル領域側
のドレイン端付近の結晶欠陥を介してキャリアが移動す
るために、ドレイン電圧に依存した大きなリーク電流が
流れやすく、これを解決するためにチャネル領域とドレ
イン領域の間に低濃度に不純物を導入した抵抗領域を
０．５〜１μｍの長さで設けるＬＤＤ構造を採用し、ド
レイン電界を緩和してリーク電流を抑えている。また、
ゲート絶縁膜厚が薄くなると前記ドレイン端電界がゲー
ト電界によって大きくなるほか、ゲート絶縁膜自体のリ
ーク電流も無視できなくなるため、液晶スイッチング素
子のように特にリーク電流を嫌うデバイスではゲート絶
縁膜厚を例えば１００ｎｍ程度に厚くする。
【０００３】従来のＬＤＤ構造多結晶シリコン薄膜トラ
ンジスタの作製例を以下に示す。まず第１の従来例を図
６に示すｎチャネルトランジスタ作製工程の模式的断面
図を用いて説明する。図６（ａ）に示すようにガラス基
板１上に非晶質シリコン膜２を形成し、次に図６（ｂ）
に示すようにエキシマレーザ３を照射して前記非晶質シ
リコン膜２を溶融再結晶化して多結晶シリコン膜４を形
成した後、図６（ｃ）に示すように４０ｎｍ程度の膜厚
の第１の酸化シリコン膜５を形成する。この一連の工程
は図７に示すような真空一貫プロセス装置で行われ、大
気に曝されることが無いため、レーザアニール工程前に
シリコン膜表面に不純物が付着するのを抑制して活性層
シリコン膜の不純物汚染を最小限にとどめるとともに、
清浄なＭＯＳ界面を形成することができるため、高性
能、高信頼性の多結晶シリコン薄膜トランジスタを形成
することができる。続いてレジストマスク６を形成し
て、ソース、ドレイン領域８となる領域に燐イオン７を
イオン注入法などにより高濃度に導入する。第１の酸化
シリコン膜５を４０ｎｍ程度としているのは、これ以上
の膜厚に設定すると注入濃度のピーク値が酸化シリコン
膜中に存在してしまい、低抵抗のソース、ドレイン領域
を形成するのに必要なドーズ量の燐イオンが導入されな
いからである。レジストマスクを除去した後、図６
（ｄ）に示すようにソース、ドレイン領域８の形成され
た多結晶シリコン膜４と第１の酸化シリコン膜５をアイ
ランド化し、続いて６０ｎｍ程度の膜厚の第２の酸化シ
リコン膜９を形成した後、ゲート電極１０とゲート配線
電極１７をレジストマスク６を用いてパターン形成す
る。第２の酸化シリコン膜９を６０ｎｍ程度としている
のは、ゲート電極１０と多結晶シリコン膜４の間のリー
ク電流を抑えるためである。また第１の酸化シリコン膜
５と併せてゲート絶縁膜の厚さを１００ｎｍ程度として
いるのは、ドレイン端電界が大きくなってドレイン端で
のリーク電流が増加するのを防ぐとともに、トランジス
タのゲート絶縁膜を通して流れるゲートリーク電流を抑
えるためでもある。ここで、第１の酸化シリコン膜５を
除去してから１００ｎｍ程度の一層の酸化シリコン膜を
形成する方法を取らないのは、前述の真空一貫プロセス
で形成した清浄なＭＯＳ界面を保つためである。その後
このレジストマスク６とゲート配線電極１７とゲート電
極１０をマスクとして燐イオン７を低濃度に導入する。
このとき、レジストマスク６とゲート電極１０の端位置
は、ソース、ドレイン領域８の端位置よりも１μｍゲー
ト電極下のチャネル領域側に寄っているためＬＤＤ領域
１１が形成される。最後に図６（ｅ）に示すように層間
絶縁膜１２を形成し、コンタクトホール１４を開口し、
このコンタクトホールを通してソース、ドレイン領域８
と接続するソース配線電極１８とドレイン配線電極１３
を形成し、ＬＤＤ構造多結晶シリコン薄膜トランジスタ
が完成する。
ンジスタの作製例を以下に示す。まず第１の従来例を図
６に示すｎチャネルトランジスタ作製工程の模式的断面
図を用いて説明する。図６（ａ）に示すようにガラス基
板１上に非晶質シリコン膜２を形成し、次に図６（ｂ）
に示すようにエキシマレーザ３を照射して前記非晶質シ
リコン膜２を溶融再結晶化して多結晶シリコン膜４を形
成した後、図６（ｃ）に示すように４０ｎｍ程度の膜厚
の第１の酸化シリコン膜５を形成する。この一連の工程
は図７に示すような真空一貫プロセス装置で行われ、大
気に曝されることが無いため、レーザアニール工程前に
シリコン膜表面に不純物が付着するのを抑制して活性層
シリコン膜の不純物汚染を最小限にとどめるとともに、
清浄なＭＯＳ界面を形成することができるため、高性
能、高信頼性の多結晶シリコン薄膜トランジスタを形成
することができる。続いてレジストマスク６を形成し
て、ソース、ドレイン領域８となる領域に燐イオン７を
イオン注入法などにより高濃度に導入する。第１の酸化
シリコン膜５を４０ｎｍ程度としているのは、これ以上
の膜厚に設定すると注入濃度のピーク値が酸化シリコン
膜中に存在してしまい、低抵抗のソース、ドレイン領域
を形成するのに必要なドーズ量の燐イオンが導入されな
いからである。レジストマスクを除去した後、図６
（ｄ）に示すようにソース、ドレイン領域８の形成され
た多結晶シリコン膜４と第１の酸化シリコン膜５をアイ
ランド化し、続いて６０ｎｍ程度の膜厚の第２の酸化シ
リコン膜９を形成した後、ゲート電極１０とゲート配線
電極１７をレジストマスク６を用いてパターン形成す
る。第２の酸化シリコン膜９を６０ｎｍ程度としている
のは、ゲート電極１０と多結晶シリコン膜４の間のリー
ク電流を抑えるためである。また第１の酸化シリコン膜
５と併せてゲート絶縁膜の厚さを１００ｎｍ程度として
いるのは、ドレイン端電界が大きくなってドレイン端で
のリーク電流が増加するのを防ぐとともに、トランジス
タのゲート絶縁膜を通して流れるゲートリーク電流を抑
えるためでもある。ここで、第１の酸化シリコン膜５を
除去してから１００ｎｍ程度の一層の酸化シリコン膜を
形成する方法を取らないのは、前述の真空一貫プロセス
で形成した清浄なＭＯＳ界面を保つためである。その後
このレジストマスク６とゲート配線電極１７とゲート電
極１０をマスクとして燐イオン７を低濃度に導入する。
このとき、レジストマスク６とゲート電極１０の端位置
は、ソース、ドレイン領域８の端位置よりも１μｍゲー
ト電極下のチャネル領域側に寄っているためＬＤＤ領域
１１が形成される。最後に図６（ｅ）に示すように層間
絶縁膜１２を形成し、コンタクトホール１４を開口し、
このコンタクトホールを通してソース、ドレイン領域８
と接続するソース配線電極１８とドレイン配線電極１３
を形成し、ＬＤＤ構造多結晶シリコン薄膜トランジスタ
が完成する。
【０００４】次に第２の従来例を図８に示すｎチャネル
トランジスタ作製工程の模式的断面図を用いて説明す
る。図８（ａ）に示すようにガラス基板１上に形成した
シリコン膜にエキシマレーザ３を照射してシリコン膜を
溶融再結晶化し、多結晶シリコン膜４を形成した後、図
８（ｂ）に示すように膜厚１００ｎｍ程度のゲート絶縁
膜１５を形成する。この一連の工程は第１の従来例と同
様に、図７に示すような真空一貫プロセス装置で行わ
れ、大気に曝されることが無いため、レーザアニール工
程前にシリコン膜表面に不純物が付着するのを抑制して
活性層シリコン膜の不純物汚染を最小限にとどめるとと
もに、清浄なＭＯＳ界面を形成することができるため、
高性能、高信頼性の多結晶シリコン薄膜トランジスタを
形成することができる。続いてレジストマスク６を形成
して、後にソース、ドレイン領域８となる領域に燐イオ
ン７をイオン注入法などにより低濃度に導入し、低濃度
注入領域１６を形成する。この低濃度注入領域１６の一
部は後のＬＤＤ領域１１となるため、ＬＤＤ用の注入量
となっている。図８（ｃ）に示すように、注入と同じレ
ジストマスク６を用いてプラズマドライエッチングによ
りレジストマスク以外の部分、すなわち低濃度注入領域
１６の上のゲート絶縁膜１５の膜厚すべてをエッチング
除去する。ゲート絶縁膜１５が酸化シリコン膜の場合、
エッチングガスはＣＦ4ガスとＯ2ガスの混合ガスなどが
用いられる。続いてレジストマスクを除去した後、図８
（ｄ）に示すように低濃度注入領域１６の形成された多
結晶シリコン膜４をアイランド化し、ＬＤＤ領域形成用
のレジストマスク６を形成し、リンイオン７を高濃度に
注入してソース、ドレイン領域８とＬＤＤ領域１１を形
成する。ＬＤＤ領域１１の長さは１μｍ程度である。こ
こで図８（ｄ）に示すようにリンの注入領域には膜厚１
００ｎｍのゲート絶縁膜１５が存在しないため、高濃度
のイオン注入を簡単に行うことができる。最後に図８
（ｅ）に示すようにゲート電極１０を形成し、層間絶縁
膜１２を形成した後コンタクトホール１４を開口してゲ
ート配線電極１７を形成する。続いて第２の層間絶縁膜
３５を形成し、コンタクトホール１４を通してソース、
ドレイン領域８と接続するソース配線電極１８とドレイ
ン配線電極１３を形成し、ＬＤＤ構造多結晶シリコン薄
膜トランジスタが完成する。
トランジスタ作製工程の模式的断面図を用いて説明す
る。図８（ａ）に示すようにガラス基板１上に形成した
シリコン膜にエキシマレーザ３を照射してシリコン膜を
溶融再結晶化し、多結晶シリコン膜４を形成した後、図
８（ｂ）に示すように膜厚１００ｎｍ程度のゲート絶縁
膜１５を形成する。この一連の工程は第１の従来例と同
様に、図７に示すような真空一貫プロセス装置で行わ
れ、大気に曝されることが無いため、レーザアニール工
程前にシリコン膜表面に不純物が付着するのを抑制して
活性層シリコン膜の不純物汚染を最小限にとどめるとと
もに、清浄なＭＯＳ界面を形成することができるため、
高性能、高信頼性の多結晶シリコン薄膜トランジスタを
形成することができる。続いてレジストマスク６を形成
して、後にソース、ドレイン領域８となる領域に燐イオ
ン７をイオン注入法などにより低濃度に導入し、低濃度
注入領域１６を形成する。この低濃度注入領域１６の一
部は後のＬＤＤ領域１１となるため、ＬＤＤ用の注入量
となっている。図８（ｃ）に示すように、注入と同じレ
ジストマスク６を用いてプラズマドライエッチングによ
りレジストマスク以外の部分、すなわち低濃度注入領域
１６の上のゲート絶縁膜１５の膜厚すべてをエッチング
除去する。ゲート絶縁膜１５が酸化シリコン膜の場合、
エッチングガスはＣＦ4ガスとＯ2ガスの混合ガスなどが
用いられる。続いてレジストマスクを除去した後、図８
（ｄ）に示すように低濃度注入領域１６の形成された多
結晶シリコン膜４をアイランド化し、ＬＤＤ領域形成用
のレジストマスク６を形成し、リンイオン７を高濃度に
注入してソース、ドレイン領域８とＬＤＤ領域１１を形
成する。ＬＤＤ領域１１の長さは１μｍ程度である。こ
こで図８（ｄ）に示すようにリンの注入領域には膜厚１
００ｎｍのゲート絶縁膜１５が存在しないため、高濃度
のイオン注入を簡単に行うことができる。最後に図８
（ｅ）に示すようにゲート電極１０を形成し、層間絶縁
膜１２を形成した後コンタクトホール１４を開口してゲ
ート配線電極１７を形成する。続いて第２の層間絶縁膜
３５を形成し、コンタクトホール１４を通してソース、
ドレイン領域８と接続するソース配線電極１８とドレイ
ン配線電極１３を形成し、ＬＤＤ構造多結晶シリコン薄
膜トランジスタが完成する。
【０００５】
【発明が解決しようとする課題】第１の従来例において
は、図６（ｅ）に示すように、薄膜トランジスタの最終
形態においてゲート絶縁膜が２層になっており、ゲート
絶縁膜中に界面が存在する。界面のトラップ準位密度は
絶縁膜バルク内より高いため、トランジスタ動作中にこ
の絶縁膜中準位に電荷がトラップされたり、絶縁膜中準
位を介してリーク電流が流れやすくなったりする。電荷
のトラップはトランジスタのしきい値シフトを起こすだ
けでなく、違うエネルギー準位に新たなトラップ準位を
誘起してリーク電流が流れやすくなったり、新たな電荷
をトラップしたりするため、非常に問題となる。また、
絶縁膜中準位を介してのリーク電流のみだけでも液晶ス
イッチング素子などリーク電流を嫌うデバイスでは非常
に問題となる。これらの問題を回避するためには、第１
の酸化シリコン膜５をウエットエッチング除去してから
１００ｎｍ程度の一層のゲート絶縁膜を形成すればよい
が、前述したように真空一貫プロセスで形成した清浄な
ＭＯＳ界面を大気に曝して汚染されやすくしてしまう。
酸化シリコン膜５の除去をプラズマエッチングで行い、
一層のゲート絶縁膜成膜と真空一貫で行う方法もある
が、この場合、プラズマダメージがＭＯＳ界面に入って
しまうため問題となる。
は、図６（ｅ）に示すように、薄膜トランジスタの最終
形態においてゲート絶縁膜が２層になっており、ゲート
絶縁膜中に界面が存在する。界面のトラップ準位密度は
絶縁膜バルク内より高いため、トランジスタ動作中にこ
の絶縁膜中準位に電荷がトラップされたり、絶縁膜中準
位を介してリーク電流が流れやすくなったりする。電荷
のトラップはトランジスタのしきい値シフトを起こすだ
けでなく、違うエネルギー準位に新たなトラップ準位を
誘起してリーク電流が流れやすくなったり、新たな電荷
をトラップしたりするため、非常に問題となる。また、
絶縁膜中準位を介してのリーク電流のみだけでも液晶ス
イッチング素子などリーク電流を嫌うデバイスでは非常
に問題となる。これらの問題を回避するためには、第１
の酸化シリコン膜５をウエットエッチング除去してから
１００ｎｍ程度の一層のゲート絶縁膜を形成すればよい
が、前述したように真空一貫プロセスで形成した清浄な
ＭＯＳ界面を大気に曝して汚染されやすくしてしまう。
酸化シリコン膜５の除去をプラズマエッチングで行い、
一層のゲート絶縁膜成膜と真空一貫で行う方法もある
が、この場合、プラズマダメージがＭＯＳ界面に入って
しまうため問題となる。
【０００６】第２の従来例においては、図９に示すよう
にエッチングか高精度上の問題が生じる。弗酸溶液など
のウエットエッチングであれば酸化シリコン膜とシリコ
ン膜との選択比は高く、選択エッチングは簡単に行うこ
とができるが、プラズマドライエッチングの場合、選択
比をあげようとするとエッチング圧力をあげなければな
らず、この条件では図９（ｃ）に示すようにレジストマ
スク６下にサイドエッチングが生じやすくなってしま
う。逆に、サイドエッチングを抑制しようとしてエッチ
ング圧力を低くすると、選択比が低くなり、図９
（ａ）、（ｂ）に示すように、エッチング残りやオーバ
ーエッチングが生じることになってしまう。
にエッチングか高精度上の問題が生じる。弗酸溶液など
のウエットエッチングであれば酸化シリコン膜とシリコ
ン膜との選択比は高く、選択エッチングは簡単に行うこ
とができるが、プラズマドライエッチングの場合、選択
比をあげようとするとエッチング圧力をあげなければな
らず、この条件では図９（ｃ）に示すようにレジストマ
スク６下にサイドエッチングが生じやすくなってしま
う。逆に、サイドエッチングを抑制しようとしてエッチ
ング圧力を低くすると、選択比が低くなり、図９
（ａ）、（ｂ）に示すように、エッチング残りやオーバ
ーエッチングが生じることになってしまう。
【０００７】本発明の目的は、厚いゲート絶縁膜を有す
るＬＤＤ構造薄膜トランジスタにおいて、トランジスタ
の高信頼性と低リーク電流を保つ高品質なゲート絶縁膜
を有しながら、ソース、ドレイン領域への高濃度イオン
注入をプロセスばらつきを抑えながら行う、薄膜トラン
ジスタ製造方法を提供することにある。
るＬＤＤ構造薄膜トランジスタにおいて、トランジスタ
の高信頼性と低リーク電流を保つ高品質なゲート絶縁膜
を有しながら、ソース、ドレイン領域への高濃度イオン
注入をプロセスばらつきを抑えながら行う、薄膜トラン
ジスタ製造方法を提供することにある。
【０００８】
【課題を解決するための手段】前記の目的は、以下の手
段によって達成される。
段によって達成される。
【０００９】すなわち、本発明は、 ＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造薄膜トランジス
タの製造方法において、絶縁性基板上に活性層となるシ
リコン層、ゲート絶縁膜を順次形成した後、ソース、ド
レインとなる領域に燐を含むイオンの導入を行い、その
後弗酸を含む溶液によるウエットエッチングによって前
記ゲート絶縁膜のうち前記イオン導入工程で燐が導入さ
れた領域の膜厚全体をエッチング除去した後、ＬＤＤ領
域を形成するためのイオン導入工程を行うことを特徴と
する薄膜トランジスタの製造方法及びＬＤＤ構造薄膜ト
ランジスタの製造方法において、絶縁性基板上に活性層
となるシリコン層、ゲート絶縁膜を順次形成した後、ソ
ース、ドレインとなる領域に燐を含むイオンの導入を行
い、続いてソース、ドレインとなる領域上のゲート絶縁
膜の膜厚内に濃度ピークを持つよう燐を含むイオンの導
入を行った後、弗酸を含む溶液によるウエットエッチン
グによって前記ゲート絶縁膜のうち前記イオン導入工程
で燐が導入された領域の膜厚の一部をエッチング除去し
た後、ＬＤＤ領域を形成するためのイオン導入工程を行
うことを特徴とする薄膜トランジスタの製造方法を提案
するものであり、前記の弗酸を含む溶液が、弗酸と水の
混合溶液であること、前記の弗酸を含む溶液が、弗酸と
弗化アンモニウムを含む混合溶液であること、前記の弗
酸を含む溶液が、弗酸と硝酸を含む混合溶液であるこ
と、前記の薄膜トランジスタの活性層が多結晶シリコン
膜であること、前記の薄膜トランジスタの活性層が非晶
質シリコン膜であること、前記の薄膜トランジスタの活
性層が単結晶シリコン膜であることを含む。また、本発
明は前記の方法によって製造することを特徴とする薄膜
トランジスタを提案するものである。
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造薄膜トランジス
タの製造方法において、絶縁性基板上に活性層となるシ
リコン層、ゲート絶縁膜を順次形成した後、ソース、ド
レインとなる領域に燐を含むイオンの導入を行い、その
後弗酸を含む溶液によるウエットエッチングによって前
記ゲート絶縁膜のうち前記イオン導入工程で燐が導入さ
れた領域の膜厚全体をエッチング除去した後、ＬＤＤ領
域を形成するためのイオン導入工程を行うことを特徴と
する薄膜トランジスタの製造方法及びＬＤＤ構造薄膜ト
ランジスタの製造方法において、絶縁性基板上に活性層
となるシリコン層、ゲート絶縁膜を順次形成した後、ソ
ース、ドレインとなる領域に燐を含むイオンの導入を行
い、続いてソース、ドレインとなる領域上のゲート絶縁
膜の膜厚内に濃度ピークを持つよう燐を含むイオンの導
入を行った後、弗酸を含む溶液によるウエットエッチン
グによって前記ゲート絶縁膜のうち前記イオン導入工程
で燐が導入された領域の膜厚の一部をエッチング除去し
た後、ＬＤＤ領域を形成するためのイオン導入工程を行
うことを特徴とする薄膜トランジスタの製造方法を提案
するものであり、前記の弗酸を含む溶液が、弗酸と水の
混合溶液であること、前記の弗酸を含む溶液が、弗酸と
弗化アンモニウムを含む混合溶液であること、前記の弗
酸を含む溶液が、弗酸と硝酸を含む混合溶液であるこ
と、前記の薄膜トランジスタの活性層が多結晶シリコン
膜であること、前記の薄膜トランジスタの活性層が非晶
質シリコン膜であること、前記の薄膜トランジスタの活
性層が単結晶シリコン膜であることを含む。また、本発
明は前記の方法によって製造することを特徴とする薄膜
トランジスタを提案するものである。
【００１０】燐を含む酸化シリコン膜が燐を含まない酸
化シリコン膜よりも弗酸溶液や弗硝酸溶液に対するエッ
チングレートが大きく、かつ後にゲート絶縁膜となる酸
化シリコン膜を通してシリコン膜へのリンイオンのイオ
ン注入をする場合に、マスク下の酸化シリコン膜には燐
が含まれずマスク開口部の酸化シリコン膜には燐が含ま
れていることを利用して、弗酸溶液中で領域選択エッチ
ングを行い、チャネル領域上のゲート絶縁膜をエッチン
グ除去したり、多層化することなく、ソース、ドレイン
領域上の酸化シリコン膜のみを除去、または所望の膜厚
にし、その後に高濃度イオン注入を行うことを特徴とし
ている。
化シリコン膜よりも弗酸溶液や弗硝酸溶液に対するエッ
チングレートが大きく、かつ後にゲート絶縁膜となる酸
化シリコン膜を通してシリコン膜へのリンイオンのイオ
ン注入をする場合に、マスク下の酸化シリコン膜には燐
が含まれずマスク開口部の酸化シリコン膜には燐が含ま
れていることを利用して、弗酸溶液中で領域選択エッチ
ングを行い、チャネル領域上のゲート絶縁膜をエッチン
グ除去したり、多層化することなく、ソース、ドレイン
領域上の酸化シリコン膜のみを除去、または所望の膜厚
にし、その後に高濃度イオン注入を行うことを特徴とし
ている。
【００１１】
【発明の実施の形態】本発明の実施の形態を多結晶シリ
コン薄膜トランジスタの作製プロセスにおける素子断面
図にもとづいて説明する。図１は本発明の第１の実施の
形態を示す素子断面図で、多結晶シリコン薄膜トランジ
スタの作製プロセスを示す。図１（ａ）に示すようにガ
ラス基板１上に形成した膜厚７５ｎｍシリコン膜に実効
照射強度５００ｍＪ／ｃｍ2でエキシマレーザ３を照射
してシリコン膜を溶融再結晶化し、多結晶シリコン膜４
を形成した後、図１（ｂ）に示すように膜厚１００ｎｍ
程度のゲート絶縁膜１５をプラズマＣＶＤ法で形成す
る。この一連の工程は図７に示すような真空一貫プロセ
ス装置で行われ、大気に曝されることが無いため、レー
ザアニール工程前にシリコン膜表面に不純物が付着する
のを抑制して活性層シリコン膜の不純物汚染を最小限に
とどめるとともに、清浄なＭＯＳ界面を形成することが
できるため、高性能、高信頼性の多結晶シリコン薄膜ト
ランジスタを形成することができる。ゲート絶縁膜１５
の厚さを１００ｎｍ程度としているのは、ドレイン端電
界が大きくなってドレイン端でのリーク電流が増加する
のを防ぐとともに、トランジスタのゲート絶縁膜を通し
て流れるゲートリーク電流を抑えるためでもある。な
お、前記シリコン膜は非晶質シリコン膜、微結晶シリコ
ン膜、多結晶シリコン膜のいずれでも良い。またゲート
絶縁膜１５の形成法はプラズマＣＶＤ法に限らず、真空
一貫プロセス装置に適用可能であれば、低圧ＣＶＤ法、
常圧ＣＶＤ法、光ＣＶＤ法、スパッタ法などいずれでも
良い。続いてレジストマスク６を形成して、後にソー
ス、ドレイン領域８となる領域に燐イオン７をイオン注
入法などにより低濃度に導入し、低濃度注入領域１６を
形成する。イオンの導入は質量分離を行わないイオンシ
ャワー法でもよい。この低濃度注入領域１６の一部は後
のＬＤＤ領域１１となるため、ＬＤＤ用の注入量となっ
ている。リンイオン注入の場合の条件例としては、例え
ば加速電圧５０ｋｅＶ、ドーズ量１×１０１２-2ｃｍが
良い。続いて図１（ｃ）に示すように、弗酸溶液１０中
に浸してゲート絶縁膜のエッチングを行う。ここで、ゲ
ート絶縁膜１５には燐の含まれるゲート絶縁膜３６と燐
の含まれないゲート絶縁膜３７が存在し、弗酸に対する
エッチングレートは燐の含まれるゲート絶縁膜３６の方
が大きいため、燐の含まれるゲート絶縁膜３７のみが残
ることになる。なお、上記弗酸溶液１０は、弗酸と弗化
アンモニウムの混合溶液や弗酸と硝酸の混合溶液（硝弗
酸溶液）でもよい。図２にプラズマＣＶＤ酸化シリコン
膜の弗酸溶液エッチングレートの膜中リン濃度依存性を
示す。燐濃度が多いほどエッチングレートが早い。ま
た、弗酸溶液と硝弗酸溶液のリン濃度依存性が強い。た
だし硝弗酸溶液はシリコンに対するエッチャントである
ため、下地シリコン膜との選択性が低く、リン濃度によ
る領域選択性と酸化シリコン／シリコンの選択性を有す
るエッチャントである弗酸溶液が最も本エッチングに適
している。さらに、燐の含まれるゲート絶縁膜３６中の
リン濃度を高くするほど燐の含まれないゲート絶縁膜３
７との選択性が高くなってサイドエッチングを防ぐこと
ができるため、リンイオン注入の条件は図３に示すよう
に、リンの濃度ピークがゲート絶縁膜１５中でシリコン
膜と反対側に寄るような条件を選んだ方が良い。そうす
ることで燐の含まれるゲート絶縁膜３６中のリン濃度が
高くなる。続いてレジストマスクを除去した後、図１
（ｄ）に示すように低濃度注入領域１６の形成された多
結晶シリコン膜４をアイランド化し、ＬＤＤ領域形成用
のレジストマスク６を形成し、リンイオン７を高濃度に
注入してソース、ドレイン領域８とＬＤＤ領域１１を形
成する。ＬＤＤ領域１１の長さは０．５μｍ〜１μｍ程
度である。ここで図１（ｄ）に示すようにリンの注入領
域には膜厚１００ｎｍのゲート絶縁膜１５が存在しない
ため、シリコン膜に対して高濃度のイオン注入を簡単に
行うことができる。最後に図１（ｅ）に示すようにゲー
ト電極１０を形成し、層間絶縁膜１２を形成した後コン
タクトホール１４を開口してゲート配線電極１７を形成
する。続いて第２の層間絶縁膜３５を形成し、コンタク
トホール１４を通してソース、ドレイン領域８と接続す
るソース配線電極１８とドレイン配線電極１３を形成
し、ＬＤＤ構造多結晶シリコン薄膜トランジスタが完成
する。
コン薄膜トランジスタの作製プロセスにおける素子断面
図にもとづいて説明する。図１は本発明の第１の実施の
形態を示す素子断面図で、多結晶シリコン薄膜トランジ
スタの作製プロセスを示す。図１（ａ）に示すようにガ
ラス基板１上に形成した膜厚７５ｎｍシリコン膜に実効
照射強度５００ｍＪ／ｃｍ2でエキシマレーザ３を照射
してシリコン膜を溶融再結晶化し、多結晶シリコン膜４
を形成した後、図１（ｂ）に示すように膜厚１００ｎｍ
程度のゲート絶縁膜１５をプラズマＣＶＤ法で形成す
る。この一連の工程は図７に示すような真空一貫プロセ
ス装置で行われ、大気に曝されることが無いため、レー
ザアニール工程前にシリコン膜表面に不純物が付着する
のを抑制して活性層シリコン膜の不純物汚染を最小限に
とどめるとともに、清浄なＭＯＳ界面を形成することが
できるため、高性能、高信頼性の多結晶シリコン薄膜ト
ランジスタを形成することができる。ゲート絶縁膜１５
の厚さを１００ｎｍ程度としているのは、ドレイン端電
界が大きくなってドレイン端でのリーク電流が増加する
のを防ぐとともに、トランジスタのゲート絶縁膜を通し
て流れるゲートリーク電流を抑えるためでもある。な
お、前記シリコン膜は非晶質シリコン膜、微結晶シリコ
ン膜、多結晶シリコン膜のいずれでも良い。またゲート
絶縁膜１５の形成法はプラズマＣＶＤ法に限らず、真空
一貫プロセス装置に適用可能であれば、低圧ＣＶＤ法、
常圧ＣＶＤ法、光ＣＶＤ法、スパッタ法などいずれでも
良い。続いてレジストマスク６を形成して、後にソー
ス、ドレイン領域８となる領域に燐イオン７をイオン注
入法などにより低濃度に導入し、低濃度注入領域１６を
形成する。イオンの導入は質量分離を行わないイオンシ
ャワー法でもよい。この低濃度注入領域１６の一部は後
のＬＤＤ領域１１となるため、ＬＤＤ用の注入量となっ
ている。リンイオン注入の場合の条件例としては、例え
ば加速電圧５０ｋｅＶ、ドーズ量１×１０１２-2ｃｍが
良い。続いて図１（ｃ）に示すように、弗酸溶液１０中
に浸してゲート絶縁膜のエッチングを行う。ここで、ゲ
ート絶縁膜１５には燐の含まれるゲート絶縁膜３６と燐
の含まれないゲート絶縁膜３７が存在し、弗酸に対する
エッチングレートは燐の含まれるゲート絶縁膜３６の方
が大きいため、燐の含まれるゲート絶縁膜３７のみが残
ることになる。なお、上記弗酸溶液１０は、弗酸と弗化
アンモニウムの混合溶液や弗酸と硝酸の混合溶液（硝弗
酸溶液）でもよい。図２にプラズマＣＶＤ酸化シリコン
膜の弗酸溶液エッチングレートの膜中リン濃度依存性を
示す。燐濃度が多いほどエッチングレートが早い。ま
た、弗酸溶液と硝弗酸溶液のリン濃度依存性が強い。た
だし硝弗酸溶液はシリコンに対するエッチャントである
ため、下地シリコン膜との選択性が低く、リン濃度によ
る領域選択性と酸化シリコン／シリコンの選択性を有す
るエッチャントである弗酸溶液が最も本エッチングに適
している。さらに、燐の含まれるゲート絶縁膜３６中の
リン濃度を高くするほど燐の含まれないゲート絶縁膜３
７との選択性が高くなってサイドエッチングを防ぐこと
ができるため、リンイオン注入の条件は図３に示すよう
に、リンの濃度ピークがゲート絶縁膜１５中でシリコン
膜と反対側に寄るような条件を選んだ方が良い。そうす
ることで燐の含まれるゲート絶縁膜３６中のリン濃度が
高くなる。続いてレジストマスクを除去した後、図１
（ｄ）に示すように低濃度注入領域１６の形成された多
結晶シリコン膜４をアイランド化し、ＬＤＤ領域形成用
のレジストマスク６を形成し、リンイオン７を高濃度に
注入してソース、ドレイン領域８とＬＤＤ領域１１を形
成する。ＬＤＤ領域１１の長さは０．５μｍ〜１μｍ程
度である。ここで図１（ｄ）に示すようにリンの注入領
域には膜厚１００ｎｍのゲート絶縁膜１５が存在しない
ため、シリコン膜に対して高濃度のイオン注入を簡単に
行うことができる。最後に図１（ｅ）に示すようにゲー
ト電極１０を形成し、層間絶縁膜１２を形成した後コン
タクトホール１４を開口してゲート配線電極１７を形成
する。続いて第２の層間絶縁膜３５を形成し、コンタク
トホール１４を通してソース、ドレイン領域８と接続す
るソース配線電極１８とドレイン配線電極１３を形成
し、ＬＤＤ構造多結晶シリコン薄膜トランジスタが完成
する。
【００１２】図４は本発明の第２の実施の形態を示す素
子断面図で、多結晶シリコン薄膜トランジスタの作製プ
ロセスを示す。図４（ａ）に示すようにガラス基板１上
に形成した膜厚７５ｎｍシリコン膜に実効照射強度５０
０ｍＪ／ｃｍ2でエキシマレーザ３を照射してシリコン
膜を溶融再結晶化し、多結晶シリコン膜４を形成した
後、図４（ｂ）に示すように膜厚１００ｎｍ程度のゲー
ト絶縁膜１５をプラズマＣＶＤ法で形成する。この一連
の工程は図７に示すような真空一貫プロセス装置で行わ
れ、大気に曝されることが無いため、レーザアニール工
程前にシリコン膜表面に不純物が付着するのを抑制して
活性層シリコン膜の不純物汚染を最小限にとどめるとと
もに、清浄なＭＯＳ界面を形成することができるため、
高性能、高信頼性の多結晶シリコン薄膜トランジスタを
形成することができる。ゲート絶縁膜１５の厚さを１０
０ｎｍ程度としているのは、ドレイン端電界が大きくな
ってドレイン端でのリーク電流が増加するのを防ぐとと
もに、トランジスタのゲート絶縁膜を通して流れるゲー
トリーク電流を抑えるためでもある。なお、前記シリコ
ン膜は非晶質シリコン膜、微結晶シリコン膜、多結晶シ
リコン膜のいずれでも良い。またゲート絶縁膜１５の形
成法はプラズマＣＶＤ法に限らず、真空一貫プロセス装
置に適用可能であれば、低圧ＣＶＤ法、常圧ＣＶＤ法、
光ＣＶＤ法、スパッタ法などいずれでも良い。続いてレ
ジストマスク６を形成して、後にソース、ドレイン領域
８となる領域に燐イオン７をイオン注入法などにより低
濃度に導入し、低濃度注入領域１６を形成する。イオン
の導入は質量分離を行わないイオンシャワー法でもよ
い。この低濃度注入領域１６の一部は後のＬＤＤ領域１
１となるため、ＬＤＤ用の注入量となっている。リンイ
オン注入の場合の条件例としては、例えば加速電圧５０
ｋｅＶ、ドーズ量１×１０１２ｃｍ-2が良い。続いて図
４（ｃ）に示すように、エッチングストップ用のリンイ
オン注入を行う。これは図５のプロファイルに示すよう
に、シリコン膜領域にはほとんどイオンの届かないよう
な条件で、ゲート絶縁膜１５中に濃度ピークが存在する
ような低い加速条件が良い。例えば、８０ｋｅＶ、ドー
ズ量１×１０１３ｃｍ-2が適している。続いて図４
（ｄ）に示すように弗酸溶液１０中に浸してゲート絶縁
膜のエッチングを行う。ここで、ゲート絶縁膜１５には
燐の含まれるゲート絶縁膜３６と燐の含まれないゲート
絶縁膜３７が存在し、弗酸に対するエッチングレートは
燐の含まれるゲート絶縁膜３６の方が大きい。また、前
述したように燐の含まれるゲート絶縁膜３６の深さ方向
でリンの濃度が大きく変化しており、ゲート絶縁膜上面
から７０ｎｍ程度が非常に燐濃度が高くなっている。こ
のため、この７０ｎｍの深さまでエッチングが早く進
み、燐の含まれるゲート絶縁膜３６の３０ｎｍ程度と燐
の含まれるゲート絶縁膜３７のみが残ることになる（図
４（ｅ））。このように薄い絶縁膜を残す利点は、第１
の実施の形態では高濃度のイオン注入を行う時に多結晶
シリコン膜表面が露出しているために汚染されやすく、
汚染物質がチャネル領域まで拡散する恐れがあるが、本
実施の形態では膜表面が絶縁膜で覆われているため多結
晶シリコン膜は汚染されないことである。なお、上記弗
酸溶液１０は、弗酸と弗化アンモニウムの混合溶液や弗
酸と硝酸の混合溶液（硝弗酸溶液）でもよい。続いてレ
ジストマスクを除去した後、図４（ｅ）に示すように低
濃度注入領域１６の形成された多結晶シリコン膜４と３
０ｎｍで残ったゲート絶縁膜をアイランド化し、ＬＤＤ
領域形成用のレジストマスク６を形成し、リンイオン７
を高濃度に注入してソース、ドレイン領域８とＬＤＤ領
域１１を形成する。ＬＤＤ領域１１の長さは０．５μｍ
〜１μｍ程度である。ここで図４（ｅ）に示すようにリ
ンの注入領域には膜厚３０ｎｍの絶縁膜が存在するのみ
であるため、シリコン膜に対して高濃度のイオン注入を
簡単に行うことができる。最後に図４（ｆ）に示すよう
にゲート電極１０を形成し、層間絶縁膜１２を形成した
後コンタクトホール１４を開口してゲート配線電極１７
を形成する。続いて第２の層間絶縁膜３５を形成し、コ
ンタクトホール１４を通してソース、ドレイン領域８と
接続するソース配線電極１８とドレイン配線電極１３を
形成し、ＬＤＤ構造多結晶シリコン薄膜トランジスタが
完成する。
子断面図で、多結晶シリコン薄膜トランジスタの作製プ
ロセスを示す。図４（ａ）に示すようにガラス基板１上
に形成した膜厚７５ｎｍシリコン膜に実効照射強度５０
０ｍＪ／ｃｍ2でエキシマレーザ３を照射してシリコン
膜を溶融再結晶化し、多結晶シリコン膜４を形成した
後、図４（ｂ）に示すように膜厚１００ｎｍ程度のゲー
ト絶縁膜１５をプラズマＣＶＤ法で形成する。この一連
の工程は図７に示すような真空一貫プロセス装置で行わ
れ、大気に曝されることが無いため、レーザアニール工
程前にシリコン膜表面に不純物が付着するのを抑制して
活性層シリコン膜の不純物汚染を最小限にとどめるとと
もに、清浄なＭＯＳ界面を形成することができるため、
高性能、高信頼性の多結晶シリコン薄膜トランジスタを
形成することができる。ゲート絶縁膜１５の厚さを１０
０ｎｍ程度としているのは、ドレイン端電界が大きくな
ってドレイン端でのリーク電流が増加するのを防ぐとと
もに、トランジスタのゲート絶縁膜を通して流れるゲー
トリーク電流を抑えるためでもある。なお、前記シリコ
ン膜は非晶質シリコン膜、微結晶シリコン膜、多結晶シ
リコン膜のいずれでも良い。またゲート絶縁膜１５の形
成法はプラズマＣＶＤ法に限らず、真空一貫プロセス装
置に適用可能であれば、低圧ＣＶＤ法、常圧ＣＶＤ法、
光ＣＶＤ法、スパッタ法などいずれでも良い。続いてレ
ジストマスク６を形成して、後にソース、ドレイン領域
８となる領域に燐イオン７をイオン注入法などにより低
濃度に導入し、低濃度注入領域１６を形成する。イオン
の導入は質量分離を行わないイオンシャワー法でもよ
い。この低濃度注入領域１６の一部は後のＬＤＤ領域１
１となるため、ＬＤＤ用の注入量となっている。リンイ
オン注入の場合の条件例としては、例えば加速電圧５０
ｋｅＶ、ドーズ量１×１０１２ｃｍ-2が良い。続いて図
４（ｃ）に示すように、エッチングストップ用のリンイ
オン注入を行う。これは図５のプロファイルに示すよう
に、シリコン膜領域にはほとんどイオンの届かないよう
な条件で、ゲート絶縁膜１５中に濃度ピークが存在する
ような低い加速条件が良い。例えば、８０ｋｅＶ、ドー
ズ量１×１０１３ｃｍ-2が適している。続いて図４
（ｄ）に示すように弗酸溶液１０中に浸してゲート絶縁
膜のエッチングを行う。ここで、ゲート絶縁膜１５には
燐の含まれるゲート絶縁膜３６と燐の含まれないゲート
絶縁膜３７が存在し、弗酸に対するエッチングレートは
燐の含まれるゲート絶縁膜３６の方が大きい。また、前
述したように燐の含まれるゲート絶縁膜３６の深さ方向
でリンの濃度が大きく変化しており、ゲート絶縁膜上面
から７０ｎｍ程度が非常に燐濃度が高くなっている。こ
のため、この７０ｎｍの深さまでエッチングが早く進
み、燐の含まれるゲート絶縁膜３６の３０ｎｍ程度と燐
の含まれるゲート絶縁膜３７のみが残ることになる（図
４（ｅ））。このように薄い絶縁膜を残す利点は、第１
の実施の形態では高濃度のイオン注入を行う時に多結晶
シリコン膜表面が露出しているために汚染されやすく、
汚染物質がチャネル領域まで拡散する恐れがあるが、本
実施の形態では膜表面が絶縁膜で覆われているため多結
晶シリコン膜は汚染されないことである。なお、上記弗
酸溶液１０は、弗酸と弗化アンモニウムの混合溶液や弗
酸と硝酸の混合溶液（硝弗酸溶液）でもよい。続いてレ
ジストマスクを除去した後、図４（ｅ）に示すように低
濃度注入領域１６の形成された多結晶シリコン膜４と３
０ｎｍで残ったゲート絶縁膜をアイランド化し、ＬＤＤ
領域形成用のレジストマスク６を形成し、リンイオン７
を高濃度に注入してソース、ドレイン領域８とＬＤＤ領
域１１を形成する。ＬＤＤ領域１１の長さは０．５μｍ
〜１μｍ程度である。ここで図４（ｅ）に示すようにリ
ンの注入領域には膜厚３０ｎｍの絶縁膜が存在するのみ
であるため、シリコン膜に対して高濃度のイオン注入を
簡単に行うことができる。最後に図４（ｆ）に示すよう
にゲート電極１０を形成し、層間絶縁膜１２を形成した
後コンタクトホール１４を開口してゲート配線電極１７
を形成する。続いて第２の層間絶縁膜３５を形成し、コ
ンタクトホール１４を通してソース、ドレイン領域８と
接続するソース配線電極１８とドレイン配線電極１３を
形成し、ＬＤＤ構造多結晶シリコン薄膜トランジスタが
完成する。
【００１３】このように、燐が含まれるゲート絶縁膜と
燐が含まれないゲート絶縁膜が存在することを利用し
て、弗酸溶液中で領域選択エッチングを行い、チャネル
領域上のゲート絶縁膜はエッチング除去したり、多層化
することなく、ソース、ドレイン領域上の酸化シリコン
膜のみを除去することで、トランジスタの高信頼性と低
リーク電流を保つゲート絶縁膜を有しながら、ソース、
ドレイン領域への高濃度イオン注入をプロセスばらつき
を抑えながら行う、薄膜トランジスタ製造方法を提供す
ることができる。
燐が含まれないゲート絶縁膜が存在することを利用し
て、弗酸溶液中で領域選択エッチングを行い、チャネル
領域上のゲート絶縁膜はエッチング除去したり、多層化
することなく、ソース、ドレイン領域上の酸化シリコン
膜のみを除去することで、トランジスタの高信頼性と低
リーク電流を保つゲート絶縁膜を有しながら、ソース、
ドレイン領域への高濃度イオン注入をプロセスばらつき
を抑えながら行う、薄膜トランジスタ製造方法を提供す
ることができる。
【００１４】
【発明の効果】本発明の効果は、トランジスタの高信頼
性と低リーク電流を保つ高品質な厚いゲート絶縁膜を有
するｎチャネルＬＤＤ構造薄膜トランジスタの製造過程
において、ソース、ドレイン領域への高濃度イオン注入
をプロセスばらつきを抑えながら行うことができること
である。その理由は、燐を含む酸化シリコン膜が燐を含
まない酸化シリコン膜よりも弗酸溶液に対するエッチン
グレートが大きいことを利用し、燐のイオン注入後に弗
酸溶液中で領域選択エッチングを行い、チャネル領域上
のゲート絶縁膜を残して、ソース、ドレイン領域上の酸
化シリコン膜のみを除去、または所望の膜厚にし、この
後に高濃度イオン注入を行うためであり、ゲート絶縁膜
を多層化してゲート絶縁膜中のトラップ準位を増加させ
たり、清浄なＭＯＳ界面を有するゲート絶縁膜を全面除
去して初期特性や信頼性に影響を及ぼすＭＯＳ界面特性
を劣化させたり、選択性の悪いドライエッチングで酸化
シリコン膜の領域選択エッチングをしてチャネル領域の
ゲート絶縁膜をサイドエッチングしたり、ソース、ドレ
イン領域上のゲート絶縁膜を残したりすることがないか
らである。
性と低リーク電流を保つ高品質な厚いゲート絶縁膜を有
するｎチャネルＬＤＤ構造薄膜トランジスタの製造過程
において、ソース、ドレイン領域への高濃度イオン注入
をプロセスばらつきを抑えながら行うことができること
である。その理由は、燐を含む酸化シリコン膜が燐を含
まない酸化シリコン膜よりも弗酸溶液に対するエッチン
グレートが大きいことを利用し、燐のイオン注入後に弗
酸溶液中で領域選択エッチングを行い、チャネル領域上
のゲート絶縁膜を残して、ソース、ドレイン領域上の酸
化シリコン膜のみを除去、または所望の膜厚にし、この
後に高濃度イオン注入を行うためであり、ゲート絶縁膜
を多層化してゲート絶縁膜中のトラップ準位を増加させ
たり、清浄なＭＯＳ界面を有するゲート絶縁膜を全面除
去して初期特性や信頼性に影響を及ぼすＭＯＳ界面特性
を劣化させたり、選択性の悪いドライエッチングで酸化
シリコン膜の領域選択エッチングをしてチャネル領域の
ゲート絶縁膜をサイドエッチングしたり、ソース、ドレ
イン領域上のゲート絶縁膜を残したりすることがないか
らである。
【図１】本発明による、ＬＤＤ構造多結晶シリコン薄膜
トランジスタの作製法の第１例を示す模式的断面図であ
る。
トランジスタの作製法の第１例を示す模式的断面図であ
る。
【図２】プラズマＣＶＤ酸化シリコン膜の弗酸溶液エッ
チングレートの膜中リン濃度依存性を示した図である。
チングレートの膜中リン濃度依存性を示した図である。
【図３】領域選択エッチングの選択性を高めるための燐
のイオン注入プロファイルを示した図である。
のイオン注入プロファイルを示した図である。
【図４】本発明による、ＬＤＤ構造多結晶シリコン薄膜
トランジスタの作製法の第２例を示す模式的断面図であ
る。
トランジスタの作製法の第２例を示す模式的断面図であ
る。
【図５】エッチングストップ用の燐のイオン注入プロフ
ァイルの例を示す図である。
ァイルの例を示す図である。
【図６】第１の従来技術による、ＬＤＤ構造多結晶シリ
コン薄膜トランジスタの作製法を示す模式的断面図であ
る。
コン薄膜トランジスタの作製法を示す模式的断面図であ
る。
【図７】真空一貫プロセス装置の概略図である。
【図８】第２の従来技術による、ＬＤＤ構造多結晶シリ
コン薄膜トランジスタの作製法を示す模式的断面図であ
る。
コン薄膜トランジスタの作製法を示す模式的断面図であ
る。
【図９】第２の従来技術におけるエッチングの問題点を
示す、薄膜トランジスタの模式的断面図である。
示す、薄膜トランジスタの模式的断面図である。
１ ガラス基板 ２ 非晶質シリコン膜 ３ エキシマレーザ ４ 多結晶シリコン膜 ５ 第１の酸化シリコン膜 ６ レジスト ７ リンイオン ８ ソース、ドレイン領域 ９ 第２の酸化シリコン膜 １０ ゲート電極 １１ ＬＤＤ領域 １２ 層間絶縁膜 １３ ドレイン配線電極 １４ コンタクトホール １５ ゲート絶縁膜 １６ 低濃度注入領域 １７ ゲート配線電極 １８ ソース配線電極 １９ イオン注入カバー膜 ２０ 弗酸溶液 ２１ エッチングガス ２２ エッチング残り部 ２３ オーバーエッチング部 ２４ サイドエッチング部 ２５ チャネル領域 ２６ ロード、アンロードチャンバ ２７ プリヒートチャンバ ２８ 非晶質シリコン成膜チャンバ ２９ エキシマレーザアニールチャンバ ３０ エキシマレーザ光源 ３１ ゲート絶縁膜成膜チャンバ ３２ 真空ロボット ３３ コアチャンバ ３４ 基板 ３５ 第２の層間絶縁膜 ３６ 燐の含まれるゲート絶縁膜 ３７ 燐の含まれないゲート絶縁膜 ３８ エッチングストップ用リン注入領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F043 AA02 AA32 BB22 DD17 FF10 GG10 5F110 AA06 CC02 DD02 EE38 FF02 FF28 FF29 FF30 FF32 FF33 FF36 GG02 GG12 GG13 GG14 GG15 GG25 HJ01 HJ04 HJ06 HJ12 HJ13 HM15 NN02 PP03 QQ05 QQ09 QQ11
Claims (9)
- 【請求項１】 ＬＤＤ構造薄膜トランジスタの製造方法
において、絶縁性基板上に活性層となるシリコン層、ゲ
ート絶縁膜を順次形成した後、ソース、ドレインとなる
領域に燐を含むイオンの導入を行い、その後弗酸を含む
溶液によるウエットエッチングによって前記ゲート絶縁
膜のうち前記イオン導入工程で燐が導入された領域の膜
厚全体をエッチング除去した後、ＬＤＤ領域を形成する
ためのイオン導入工程を行うことを特徴とする薄膜トラ
ンジスタの製造方法。 - 【請求項２】 ＬＤＤ構造薄膜トランジスタの製造方法
において、絶縁性基板上に活性層となるシリコン層、ゲ
ート絶縁膜を順次形成した後、ソース、ドレインとなる
領域に燐を含むイオンの導入を行い、続いてソース、ド
レインとなる領域上のゲート絶縁膜の膜厚内に濃度ピー
クを持つよう燐を含むイオンの導入を行った後、弗酸を
含む溶液によるウエットエッチングによって前記ゲート
絶縁膜のうち前記イオン導入工程で燐が導入された領域
の膜厚の一部をエッチング除去した後、ＬＤＤ領域を形
成するためのイオン導入工程を行うことを特徴とする薄
膜トランジスタの製造方法。 - 【請求項３】 前記の弗酸を含む溶液が、弗酸と水の混
合溶液である。 - 【請求項４】 前記の弗酸を含む溶液が、弗酸と弗化ア
ンモニウムを含む混合溶液である請求項１または２に記
載の薄膜トランジスタの製造方法。 - 【請求項５】 前記の弗酸を含む溶液が、弗酸と硝酸を
含む混合溶液である請求項１または２に記載の薄膜トラ
ンジスタの製造方法。 - 【請求項６】 前記の薄膜トランジスタの活性層が多結
晶シリコン膜である請求項１または２に記載の薄膜トラ
ンジスタの製造方法。 - 【請求項７】 前記の薄膜トランジスタの活性層が非晶
質シリコン膜である請求項１または２に記載の薄膜トラ
ンジスタの製造方法。 - 【請求項８】 前記の薄膜トランジスタの活性層が単結
晶シリコン膜である請求項１または２に記載の薄膜トラ
ンジスタの製造方法。 - 【請求項９】 請求項１〜８のうち、いずれか１項に記
載の方法によって製造することを特徴とる薄膜トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34158798A JP3216712B2 (ja) | 1998-12-01 | 1998-12-01 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34158798A JP3216712B2 (ja) | 1998-12-01 | 1998-12-01 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174279A true JP2000174279A (ja) | 2000-06-23 |
| JP3216712B2 JP3216712B2 (ja) | 2001-10-09 |
Family
ID=18347241
Family Applications (1)
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Country Status (1)
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| JP (1) | JP3216712B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107068768A (zh) * | 2017-04-05 | 2017-08-18 | 深圳市华星光电技术有限公司 | 薄膜晶体管及其制作方法、阵列基板 |
| CN107195689A (zh) * | 2017-07-21 | 2017-09-22 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、oled显示面板 |
| US10439071B2 (en) | 2017-04-05 | 2019-10-08 | Shenzhen China Star Optoelectronics Technology Co., Ltd | Thin film transistors and the manufacturing methods thereof, and array substrates |
-
1998
- 1998-12-01 JP JP34158798A patent/JP3216712B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN107068768A (zh) * | 2017-04-05 | 2017-08-18 | 深圳市华星光电技术有限公司 | 薄膜晶体管及其制作方法、阵列基板 |
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| US10439071B2 (en) | 2017-04-05 | 2019-10-08 | Shenzhen China Star Optoelectronics Technology Co., Ltd | Thin film transistors and the manufacturing methods thereof, and array substrates |
| CN107195689A (zh) * | 2017-07-21 | 2017-09-22 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、oled显示面板 |
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| Publication number | Publication date |
|---|---|
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