JP2000173280A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ベリファイまたは読み出し電圧のバラツキに
よる読み出し精度の低下を回避でき、多値メモリの読み
出しを容易に実現できる。 【解決手段】 センスノードＮＤ１にチャージ電流を供
給するチャージトランジスタＰ１を設け、トランジスタ
Ｐ１のゲートに印加されるチャージ電圧Ｖ_CHのレベルを
制御することによりプリチャージ時にセンスノードＮＤ
１にプリチャージ電流を供給し、センシング時に判定対
象となるメモリセルＭＣの基準電流の半分程度のチャー
ジ電流をセンスノードＮＤ１に供給する。ベリファイお
よび読み出し時に選択メモリセルの制御ゲートに同じワ
ード線電圧を印加し、チャージ電流を異なるレベルに設
定することによって、ベリファイおよび読み出しのゲー
ト電圧のバラツキによる読み出しエラーの発生を防止で
き、ベリファイおよび読み出しの精度を向上できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に多値メモリ装置の読み出しおよび書き込み
または消去後の検証（ベリファイ）に関するものであ
る。

【０００２】

【従来の技術】不揮発性メモリトランジスタは、フロー
ティングゲート型（ＦＧ型）の他に、ＭＯＮＯＳ型およ
びＭＮＯＳ型がある。このらの不揮発性メモリトランジ
スタは、周囲と絶縁されている電荷蓄積層が設けられ、
当該電荷蓄積層に何らかの手段で電荷を注入すると、注
入した電荷が蓄積され、ほぼ永久的に保持できる特性が
ある。さらに、当該電荷蓄積層に蓄積されている電荷の
量に応じてメモリトランジスタのしきい値電圧が変化す
るので、しきい値電圧に対応したデータを保持すること
が可能である。

【０００３】図７はフローティングゲート型、ＭＯＮＯ
Ｓ型およびＭＮＯＳ型の不揮発性メモリトランジスタの
構成例を示す簡略断面図である。同図（ａ）はフローテ
ィングゲート型不揮発性メモリトランジスタの断面を示
している。図７（ａ）において、１はｎ型またはｐ型の
導電型を有する半導体基板またはウェル（以下、便宜上
に単に基板という）、２および３は基板１と逆の導電型
の不純物を高濃度に注入することにより形成された不純
物領域で、それぞれソースとドレインを形成する。ソー
ス２とドレイン３に挟まれた領域（チャネル形成領域）
上部の基板１の表面に緻密な酸化シリコン（ＳｉＯ₂ ）
膜からなるゲート絶縁膜４が成膜されている。

【０００４】ゲート絶縁膜４の表面にポリシリコンから
なるフローティングゲート７が形成され、さらにその表
面に絶縁性の良い層間絶縁膜６が形成されている。な
お、層間絶縁膜６は、例えば、ＯＮＯ膜（酸化シリコン
膜−窒化シリコン膜−酸化シリコン膜）からなる複合膜
で構成されている。層間絶縁膜６の表面に、例えば導電
性のよいポリシリコン膜からなる制御ゲート（コントロ
ールゲート）５が成膜されている。

【０００５】ゲート絶縁膜４、フローティングゲート７
および層間絶縁膜６からなる部分は通常積層膜と呼ばれ
ており、同図では符号４ａで表している。コントロール
ゲート５と積層膜４ａの側面に、例えば、酸化シリコン
からなる絶縁膜（サイドウォール）９が形成されてい
る。

【０００６】フローティングゲート型不揮発性メモリト
ランジスタでは、フローティングゲート７に蓄積されて
いる電荷の量に応じてメモリトランジスタのしきい値電
圧が変化するので、蓄積電荷の量を制御することにより
しきい値電圧を所定のレベルに設定し、それに対応した
データを記憶することができる。

【０００７】図７（ｂ）はＭＯＮＯＳ型不揮発性メモリ
トランジスタの断面を示している。なお、同図（ａ）に
示すフローティングゲート型不揮発性メモリトランジス
タの断面に比べると、積層膜４ｂの部分以外はほぼ同じ
構成を有している。ここで、積層膜４ｂを中心にその構
成を説明する。図示のように、ＭＯＮＯＳ型不揮発性メ
モリトランジスタのソース２とドレイン３に挟まれてい
る領域の表面には、積層膜４ｂとその表面に成膜されて
いるコントロールゲート５がある。積層膜４ｂは、酸化
シリコンからなるゲート絶縁膜４、その表面に成膜され
ている窒化膜８ａ、さらに窒化膜８ａの表面に形成され
ているトップ酸化膜６ａにより構成されている。窒化膜
８ａは、例えば、窒化シリコンで構成され、トップ酸化
膜６ａは、例えば、酸化シリコンにより構成されてい
る。

【０００８】このように構成されているＭＯＮＯＳ型不
揮発性メモリトランジスタにおいて、窒化膜８ａは、電
荷蓄積手段（キャリアトラップ）導入のために形成され
た層であり、電荷蓄積層に相当するものである。窒化膜
８ａの形成により導入されたキャリアトラップのうち電
荷蓄積手段として機能するのは、主として窒化膜８ａの
バルクトラップと窒化膜８ａと上層のトップ酸化膜６ａ
との界面付近に形成された深いキャリアトラップであ
る。

【０００９】図７（ｃ）に示すＭＮＯＳ型の不揮発性メ
モリトランジスタにおいて、その積層膜４ｃは下層のゲ
ート絶縁膜４と上層の窒化膜８ｂの２層絶縁膜から構成
されている。窒化膜８ｂは、例えば、窒化シリコンによ
り構成され、同図（ｂ）に示すＭＯＮＯＳ型のメモリト
ランジスタと同様にキャリアトラップを導入するために
形成されている。なお、この窒化膜８ｂはホールの注入
を防止するために、ＭＯＮＯＳ型のメモリトランジスタ
の窒化膜８ａに比べて比較的に厚く形成されている。

【００１０】図７に示す不揮発性メモリトランジスタの
電荷蓄積層に蓄積した電荷の量に応じてそのしきい値電
圧が制御され、当該しきい値電圧に応じたデータを記憶
することが可能である。従って、蓄積電荷の量を制御し
てメモリトランジスタのしきい値電圧を複数のレベルに
設定することにより、一つのメモリトランジスタに２ビ
ット以上のデータを記憶可能な多値メモリを実現するこ
とができる。

【００１１】これらの不揮発性メモリトランジスタ（以
下、メモリセルともいう）を複数用いて、例えば、行列
上に配列し、同一行に配置されているメモリセルを同じ
ソースに、同一列に配置されているメモリセルを同じビ
ット線にそれぞれ接続して不揮発性メモリ装置を構成す
る。このような不揮発性メモリ装置において、同一のワ
ード線に接続されている多数のメモリセルに対して同時
に読み出しを行うページ読み出し（またはシリアル読み
出しという）の方法がある。ここでいうページとは、一
本のワード線に接続されている複数のメモリセルからな
るメモリセル群のことであり、一ページ内には例えば、
５１２バイトのメモリセルを有する。

【００１２】ページ読み出しでは、同一のワード線に接
続されている多数のメモリセルを同時に読み出すので、
選択ワード線に印加されたワード線電圧Ｖ_WLが各メモリ
セルのコントロールゲートに印加される。選択ワード線
に印加されるワード線電圧Ｖ_WLをメモリセルの各記憶デ
ータに応じたしきい値電圧Ｖ_thレベルの中間に設定し、
メモリセルに電流が流れるか否かを検出することにより
各メモリセルの記憶データを判別することができる。

【００１３】例えば、図８（ａ）に示すように、各メモ
リセルのしきい値電圧を４つのレベルに設定することに
より一つのメモリセルに２ビットのデータ“００”，
“１０”，“１０”，“１１”の何れかを記憶すること
が可能である。例えば、メモリセルにデータ“００”を
記憶する場合に書き込みのとき、選択メモリセルのしき
い値電圧Ｖ_thを２．８Ｖから３．２Ｖの範囲内に設定
し、メモリセルにデータ“０１”を記憶する場合に書き
込みのとき、選択メモリセルのしきい値電圧Ｖ_thを１．
６Ｖから２．０Ｖの範囲内に設定し、メモリセルにデー
タ“１０”を記憶する場合に書き込みのとき、選択メモ
リセルのしきい値電圧Ｖ_thを０．４Ｖから０．８Ｖの範
囲内に設定する。また、メモリセルにデータ“１１”を
記憶する場合に消去により選択メモリセルのしきい値電
圧Ｖ_thを−２．０Ｖ以下に設定する。

【００１４】書き込みによりメモリセルのしきい値電圧
Ｖ_thがそれぞれ書き込みデータに応じたレベルに設定さ
れる。読み出しのとき選択ワード線にメモリセルのしき
い値電圧の４つの分布範囲の中間レベルに設定し、メモ
リセルに電流が流れるか否かかによりメモリセルの記憶
データを読み出すことができる。例えば、まず選択ワー
ド線に２．４Ｖの読み出し電圧Ｖ_WLを印加し、次に選択
ワード線に１．２Ｖの読み出し電圧Ｖ_WLを印加し、最後
に選択ワード線に０Ｖの読み出し電圧Ｖ_WLを印加し、そ
れぞれの読み出し電圧Ｖ_WLにおいてメモリセルに電流が
流れるか否かを検出することによって、メモリセルのし
きい値電圧Ｖ_thがどの範囲に分布しているかが分かり、
その記憶データを読み出すことができる。

【００１５】一方、書き込み後のベリファイにおいて、
選択ワード線、即ち書き込みメモリセルのコントロール
ゲートに印加されるベリファイ電圧Ｖ_VRは、メモリセル
のしきい値電圧Ｖ_thの各分布範囲のもっとも低いレベル
であり、それぞれ２．８Ｖ、１．６Ｖおよび０．４Ｖで
ある。例えば、書き込み前に消去が行われ、各メモリセ
ルのしきい値電圧が−２．０Ｖ以下に設定される。書き
込み時ワード線を介して選択メモリセルのコントロール
ゲートに所定の電圧レベルおよび時間幅を持つパルスを
複数回印加し、パルスを印加したあと書き込みデータに
応じて設定されたベリファイ電圧Ｖ_VRをワード線を介し
て選択メモリセルのコントロールゲートに印加し、メモ
リセルに電流が流れるか否かによりそのしきい値電圧が
所望のレベルに達したか否かを判定する。メモリセルの
しきい値電圧が所望のしきい値電圧に達すると書き込み
が終了する。このように書き込みを行うことにより、各
メモリセルのしきい値電圧が書き込みデータに応じて所
定の電圧範囲内に分布するように制御される。

【００１６】上述した多値メモリの場合に、ベリファイ
電圧Ｖ_VRは読み出し電圧よりそれぞれ０．４Ｖ高く設定
されるので、各しきい値電圧分布範囲の間に十分な間隔
が保たれ、読み出し時に各分布範囲の中間レベルに読み
出し電圧を設定することでメモリセルの記憶データを判
別することができる。

【００１７】

【発明が解決しようとする課題】ところで、上述した従
来の多値メモリでは、一つのメモリセルにさらに多数の
ビットを記憶する場合に、例えば、メモリセルのしきい
値電圧を１６の異なる領域に分布させ、それに応じて４
ビットのデータを記憶する場合に、各しきい値電圧の分
布領域間の間隔が狭くなり、通常のページ読み出し時の
読み出し電圧Ｖ_WLとベリファイのときのベリファイ電圧
Ｖ_VRとの電圧差ΔＶは０．１Ｖになる（図８（ｂ））。
このため、電圧発生回路の特性の変動、回路素子のバラ
ツキなどによって発生した電圧にわずかの誤差が生じる
と、通常読み出し電圧Ｖ_WLとベリファイ電圧Ｖ_VRが同じ
レベルになってしまい、正しいデータの読み出しが難し
くなるという不利益がある。

【００１８】図９は４ビットのデータを記憶する不揮発
性メモリセルのしきい値電圧の分布例を示している。図
示のように、４ビットのデータを記憶する場合に、それ
ぞれの記憶データに応じて、メモリセルのしきい値電圧
が１６の異なる領域に分布するようにプログラムされ
る。各分布範囲が２ビットのデータを記憶する場合より
狭くなり、例えば、約０．１Ｖとなる。さらに、各分布
範囲の間に、例えば、ほぼ０．２Ｖの間隔が設けられて
いる。読み出しの場合に、図９（ａ）に示すように、各
しきい値電圧の分布範囲の中間の電圧Ｖ_g1，Ｖ_g2，Ｖ_g3
…を読み出し電圧Ｖ_WLとして選択ワード線に順次印加
し、各読み出し電圧Ｖ_WLが印加しているときメモリセル
に流れる電流を検出することにより、メモリセルのしき
い値電圧の分布範囲が確定でき、それに応じてメモリセ
ルに記憶されている４ビットのデータを読み出すことが
できる。

【００１９】しかし、同図（ｂ）に示すように、発生し
た電圧にバラツキが生じた場合に、ベリファイ電圧Ｖ_VR
と読み出し電圧Ｖ_WLが同じレベルになってしまうことが
あり、正しい読み出しができなくなる。例えば、書き込
み時に発生したベリファイ電圧Ｖ_VRが通常より０．０５
Ｖ低くなると、それによりメモリセルのしきい値電圧の
分布範囲が通常より０．０５Ｖ低い範囲に設定されてし
まう。読み出しのときに、電圧発生回路のバラツキによ
り発生した読み出し電圧Ｖ_WLが通常より０．０５Ｖ高く
なると、仮に読み出すべき記憶データが“０００１”で
ある場合、読み出し電圧Ｖ_WLをＶ_g2に設定したときメモ
リセルに電流が流れてはいけないが、この場合電圧Ｖ_g2
がすでに記憶データ“０００１”のしきい値電圧分布範
囲に入っているので、メモリセルに電流が流れることが
ある。さらに次に読み出し電圧Ｖ_WLを一段低い電圧Ｖ_g3
に設定した場合にメモリセルに電流が流れないため、読
み出しデータが“０００１”ではなく、その一段したの
分布範囲に対応するデータ“００１０”と誤判断される
可能性がある。

【００２０】このように、通常ページ読み出し時の読み
出し電圧とベリファイ電圧の両方のバラツキが原因で、
メモリセルの各しきい値電圧と通常ページ読み出し時の
読み出し電圧Ｖ_WLとの間隔が確保できなくなり、特に４
ビット以上の多値データを記憶する場合に正確な読み出
しが実現困難であった。なお、以上の説明では、ＮＡＮ
Ｄ型フラッシュメモリで代表されるような不揮発性メモ
リ、即ち消去状態のしきい値電圧がもっとも低い不揮発
性メモリを想定したものであるが、ＡＮＤ型またはＤＩ
ＮＯＲ型のフラッシュメモリで代表されるような、消去
状態のしきい値電圧がもっとも高い不揮発性メモリでも
同様な問題があり、多値化が進むことにつれて通常の読
み出しとベリファイ時のゲート電圧のバラツキにより記
憶データの読み出しが困難となる。

【００２１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ベリファイまたは読み出し電圧
のバラツキによる読み出し精度の低下を回避でき、多値
メモリの読み出しを容易に実現できる不揮発性半導体記
憶装置を提供することにある。

【００２２】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、電荷蓄積層の
蓄積電荷に応じてしきい値電圧が制御され、当該しきい
値電圧に応じたデータを記憶するメモリセルを有し、書
き込みまたは消去動作のあと、制御ゲートにベリファイ
電圧を印加したとき上記メモリセルの電流を検出するこ
とで当該メモリセルのしきい値電圧レベルを判定するベ
リファイを行い、読み出し時に上記制御ゲートに読み出
し電圧を印加したとき上記メモリセルの電流を検出する
ことによって当該メモリセルの記憶データを判別する不
揮発性半導体記憶装置であって、上記ベリファイおよび
読み出し時に、上記メモリセルの制御ゲートに同じレベ
ルを持つベリファイ電圧および読み出し電圧を印加し、
ベリファイの時には上記メモリセルを流れる電流が第１
の基準電流に達しているか否かを判定し、読み出しの時
には上記メモリセルを流れる電流が上記第１の基準電流
と異なる第２の基準電流に達しているか否かを判定する
判定回路を有する。

【００２３】また、本発明では、好適には、上記メモリ
セルは、書き込みまたは消去動作によりしきい値電圧が
記憶データに応じたｎの領域Ｄ１，Ｄ２，…，Ｄｎに分
布するように制御され、上記ベリファイのとき上記メモ
リセルの制御ゲートに記憶データに応じてｎのゲート電
圧Ｖ１，Ｖ２，…，Ｖｎから選択された一つのベリファ
イ電圧を印加したとき、上記判定回路の判定結果に基づ
き上記メモリセルの電流が上記第１の基準電流に達する
まで書き込みまたは消去動作を繰り返して行う書き込み
または消去制御手段と、上記読み出しのとき上記メモリ
セルの制御ゲートに上記ｎのゲート電圧Ｖ１，Ｖ２，
…，Ｖｎを所定の順に印加し、それぞれのゲート電圧を
印加したとき、上記判定回路の判定結果に基づき上記メ
モリセルの電流が上記第２の基準電流に達しているか否
かに応じて当該メモリセルの記憶データを判断する読み
出し制御手段とを有する。

【００２４】また、本発明では、好適には、上記判定回
路は、電位検出ノードと電源電圧の供給線との間に接続
され、制御端子にチャージ電圧が印加されるチャージト
ランジスタと、上記電位検出ノードの電位を検出するセ
ンスアンプと、上記電位検出ノードとビット線との間に
接続され、ベリファイまたは読み出しのときオンする信
号伝送ゲートとを有し、ベリファイまたは読み出しの
前、上記チャージトランジスタは制御端子に印加される
チャージ電圧に応じてオンし、上記ビット線および上記
電位検出ノードを所定のレベルにプリチャージする。

【００２５】さらに、本発明では、好適には、ベリファ
イのとき、上記チャージトランジスタの制御端子に第１
のチャージ電圧が印加され、当該チャージトランジスタ
を流れるチャージ電流は上記第１の基準電流の半分程度
に設定され、読み出しのとき、上記チャージトランジス
タの制御端子に第２のチャージ電圧が印加され、当該チ
ャージトランジスタを流れるチャージ電流は上記第２の
基準電流の半分程度に設定される。

【００２６】本発明によれば、書き込みまたは消去後の
ベリファイおよび通常の読み出しにおいて、選択メモリ
セルの制御ゲートに同じレベルのゲート電圧が印加され
る。メモリセルのしきい値電圧の分布範囲に応じて複数
のゲート電圧Ｖ１，Ｖ２，…，Ｖｎが設定される。ベリ
ファイのとき上記複数のゲート電圧の内、書き込みデー
タに応じて選択された一つのゲート電圧がメモリセルの
制御ゲートに印加された場合、当該メモリセルを流れる
セル電流が第１の基準電流に達しているか否かが判定さ
れ、当該セル電流が第１の基準電流に達するまで書き込
みが繰り返して行われる。通常の読み出しのとき上記複
数のゲート電圧が所定の順番で選択メモリセルの制御ゲ
ートに印加され、それぞれのゲート電圧が印加されると
きメモリセルを流れるセル電流が、例えば、第１の基準
電流より高い第２の基準電流に達したか否か判定され、
当該判定の結果に応じてメモリセルの記憶データが読み
出される。なお、セル電流の検出は、電位検出ノードに
ベリファイおよび読み出し時にそれぞれ第１および第２
の基準電流の半分程度のチャージ電流を供給する場合、
当該電位検出ノードの電位を所定の基準値に達している
か否かを、例えば、センスアンプで判定することにより
行われる。

【００２７】

【発明の実施の形態】第１実施形態 図１は本発明に係る不揮発性半導体記憶装置の第１の実
施形態を示す回路図であり、読み出しおよび書き込みま
たは消去後のベリファイ時においてメモリセルを流れる
電流を検出するセンシング回路の構成を示す回路図であ
る。なお、以下の説明においては、特に明記しない限り
“ベリファイ”は書き込みまたは消去後のベリファイの
両方を示すものとする。図示のように、このセンシング
回路は、センスノード（電位検出ノード）ＮＤ１に接続
されているセンスアンプＳＡおよびチャージトランジス
タＰ１により構成されている。チャージトランジスタＰ
１は、例えば、ｐＭＯＳトランジスタにより構成され、
そのソースは電源電圧Ｖ_CCの供給線に接続され、ドレイ
ンはセンスノードＮＤ１に接続されている。センスノー
ドＮＤ１は、トランスファゲート（信号伝送ゲート）を
構成するトランジスタＮ１を介してビット線ＢＬに接続
されている。

【００２８】なお、図１は読み出しまたはベリファイ時
のビット線ＢＬおよび当該ビット線ＢＬに接続されてい
る選択メモリセルからなる等価回路を示している。図示
のように、選択メモリセルＭＣは等価的にビット線ＢＬ
と接地電位間に接続されている。選択メモリセルの制御
ゲートがワード線ＷＬに接続されている。本実施形態の
不揮発性半導体記憶装置においては、読み出しまたはベ
リファイのとき、ワード線ＷＬに印加される読み出し電
圧およびベリファイ電圧は同じレベルに設定される。

【００２９】ビット線ＢＬの配線が長く、通常大きなビ
ット線容量Ｃ_BLが付く。これに対して、センスノードＮ
Ｄ１にはビット線容量Ｃ_BLに比べてごくわずかな寄生容
量Ｃ_SEが付く。

【００３０】以下、上述したセンシング回路における読
み出しおよびベリファイ時の動作を、図２に示すタイミ
ングチャートを参照しながら説明する。なお、図２
（ａ）は、チャージトランジスタＰ１のゲートに印加さ
れるチャージ電圧Ｖ_CHの波形を示し、同図（ｂ）はビッ
ト線ＢＬの電圧Ｖ_BLの波形を示し、同図（ｃ）はセンス
ノードＮＤ１の電圧Ｖ_SEの波形を示し、さらに同図
（ｄ）はワード線ＷＬの電圧Ｖ_WLの波形を示している。
読み出しまたはベリファイにおける初期状態では、ビッ
ト線ＢＬおよびセンスノードＮＤ１のともに接地電位Ｇ
ＮＤに保持されている。即ち、（Ｖ_BL＝Ｖ_SE＝０Ｖ）と
なる。このとき、チャージトランジスタＰ１のゲートに
印加されるチャージ電圧Ｖ_CHは電源電圧Ｖ_CCに保持され
る。このため、チャージトランジスタＰ１がオフする。

【００３１】読み出しまたはベリファイが開始すると、
まず、プリチャージが行われる。このとき、図２（ａ）
に示すようにチャージトランジスタＰ１のゲートに印加
されるチャージ電圧Ｖ_CHは低い電圧、例えば、接地電位
ＧＮＤに保持される。このため、トランジスタＰ１がオ
ンし、同図（ｃ）に示すようにセンスノードＮＤ１はほ
ぼ電源電圧Ｖ_CCと同じレベルに保持される。図２（ｂ）
に示すように、トランジスタＮ１のゲートに電源電圧Ｖ
_CCより低い電圧Ｖ１が印加される。このため、ビット線
ＢＬは、（Ｖ１−Ｖ_th1 ）のレベルに保持される。ここ
で、Ｖ_th1 はトランジスタＮ１のしきい値電圧である。

【００３２】プリチャージが行われたあと、図２（ｄ）
に示すようにワード線ＷＬにワード線電圧Ｖ_WLが印加さ
れる。ワード線電圧Ｖ_WLおよび選択メモリセルＭＣのし
きい値電圧しきい値電圧Ｖ_thm に応じて選択メモリセル
ＭＣがオンまたはオフする。例えば、ワード線電圧Ｖ_WL
が選択メモリセルＭＣのしきい値電圧Ｖ_thm より低い場
合、ワード線電圧Ｖ_WLが印加したあとも選択メモリセル
ＭＣがオフのままであり、メモリセルＭＣには読み出し
電流が流れない。一方、ワード線電圧Ｖ_WLが選択メモリ
セルＭＣのしきい値電圧Ｖ_thm より高い場合、選択メモ
リセルＭＣがオンする。このとき、ビット線ＢＬにプリ
チャージにより蓄積した電荷が選択メモリセルＭＣを通
して放電し、ビット線ＢＬの電位Ｖ_BLが低下する。

【００３３】ここで、放電によるビット線ＢＬの電荷の
減少量をΔＱ_BLとする。ビット線ＢＬで減少した電荷の
分がセンスノードＮＤ１により補充される。ここで、セ
ンスノードＮＤ１からの電荷の補充量をΔＱ_SEとする。
センスノードＮＤ１からビット線ＢＬへの電荷の補充は
チャージ分配（Charge sharing）という。通常、ビット
線ＢＬの容量Ｃ_BLは、センスノードＮＤ１の容量Ｃ_SEよ
り数桁大きいため、ビット線ＢＬの電位低下量ΔＶ_BLに
比べてセンスノードＮＤ１の電圧低下量ΔＶ_SEは数桁大
きくなる。即ち、チャージ分配の結果、センスノードＮ
Ｄ１の電圧Ｖ_SEは極めて速い速度で低下する。

【００３４】以下、数式を用いてこれをさらに詳細に説
明する。ビット線ＢＬの電荷の減少量ΔＱ_BLとセンスノ
ードＮＤ１からビット線ＢＬへの電荷の補充量ΔＱ
_SEは、それぞれビット線ＢＬの容量Ｃ_BLとビット線電圧
低下分ΔＶ_BLおよびセンスノードＮＤ１の容量Ｃ_SEとセ
ンスノードＮＤ１の電圧の低下分ΔＶ_SEとの積により求
められる。即ち、次の式が成り立つ。

【００３５】

【数１】ΔＱ_BL＝Ｃ_BL・ΔＶ_ＢＬ

【００３６】

【数２】ΔＱ_ＳＥ＝Ｃ_SE・ΔＶ_SE

【００３７】ここで、ビット線ＢＬの電荷の減少分だけ
センスノードＮＤ１から補充されるとする、即ち、ΔＱ
_BL＝ΔＱ_SEとすると、次式が成立する。

【００３８】

【数３】Ｃ_BL・ΔＶ_BL＝Ｃ_SE・ΔＶ_SE

【００３９】数３により、ノードＮＤ１の電圧の低下分
ΔＶ_SEは、次式により求められる。

【００４０】

【数４】ΔＶ_SE＝（Ｃ_BL／Ｃ_SE）ΔＶ_BL

【００４１】一例として、ビット線ＢＬの容量Ｃ_BL＝
２．４ｐＦ（ピコファラド）、センスノードＮＤ１の容
量Ｃ_SE＝３．５ｆＦとする。なお、ここで、ｐＦ＝１０
^-12 Ｆ（ファラド）、ｆＦ＝１０^-15 Ｆとする。これら
の数字を数４に代入すると、次式の結果が得られる。

【００４２】

【数５】 ΔＶ_SE＝（２．４ｐＦ／３．５ｆＦ）ΔＶ_BL ＝６８６ΔＶ_BL

【００４３】即ち、上述した例では、ビット線ＢＬの電
圧の低下分ΔＶ_BLに比べて、センスノードＮＤ１の電圧
の低下分ΔＶ_SEはその６８６倍となる。

【００４４】図２（ｃ）に示すように、センスノードＮ
Ｄ１の電圧Ｖ_SEは、チャージ分配により最初に急激に低
下するが、ビット線電圧Ｖ_BLと等しくなった以降、ビッ
ト線電圧Ｖ_BLと同じようにゆっくり低下する。そのた
め、センスアンプＳＡのしきい値電圧はセンスノードＮ
Ｄ１の電圧Ｖ_SEが急激に低下するところの中間電圧Ｖ
_THS に設定される。

【００４５】ワード線電圧Ｖ_WLが選択メモリセルＭＣの
しきい値電圧Ｖ_thm より低い場合、ワード線電圧Ｖ_WLが
印加したあとも選択メモリセルＭＣがオフのままであ
り、メモリセルＭＣには読み出し電流が流れないので、
理想的にはビット線ＢＬのプリチャージレベル（Ｖ１−
Ｖ_th1 ）は変動せず、センスノードＮＤ１のレベルも変
動せずほぼ電源電圧Ｖ_CCレベルに保持される。しかし、
何らかの原因、例えば、ビット線ノイズやリーク電流な
どでビット線ＢＬのプリチャージレベルがわずかでも変
動すると、上述したようにセンスノードＮＤ１の電圧Ｖ
_SEが急激に低下する。このためセンスアンプＳＡは読み
出し対象のメモリセルＭＣに読み出し電流が流れたと誤
判断し、読み出しエラーが発生してしまう。

【００４６】センシング時のプリチャージレベルの変動
を抑えるために、本実施形態ではセンシング時に非常に
小さなチャージ電流をチャージトランジスタＰ１により
センスノードＮＤ１に供給する。チャージ電流が選択メ
モリセルＭＣ導通時の電流より大きい場合、選択メモリ
セルＭＣがオンしてもセンスノードＮＤ１の電位が低下
しないため、センスアンプＳＡは選択メモリセルＭＣが
オンすることを検出できなくなる。このため、チャージ
トランジスタＰ１のゲートに印加されるチャージ電圧Ｖ
_CHは０Ｖより高くし、トランジスタＰ１を流れる電流が
選択メモリセルＭＣの導通電流より小さくなるように適
宜に設定される。一例として、チャージトランジスタＰ
１を流れる電流が選択メモリセルＭＣの導通電流のほぼ
半分となるようにチャージ電圧Ｖ_CHのレベルが設定され
る。例えば、選択メモリセルＭＣの導通電流が４μＡと
すれば、トランジスタＰ１を流れるチャージ電流をその
半分の２μＡとなるようにチャージ電圧Ｖ_CHが設定され
る。

【００４７】上述したように、ある判定電流に対応する
読み出し回路は当該判定電流の１／２程度のチャージ電
流を流すものが適している。例えば、判定対象である選
択メモリセルＭＣの導通電流をＩ_ce1 とすると、チャー
ジ電流をＩ_ce1 ／２程度に設定するのが適宜である。

【００４８】図３は、チャージ電圧Ｖ_CHを発生するチャ
ージ電圧発生回路２０の一構成例を示している。図示の
ように、このチャージ電圧発生回路２０は、ｐＭＯＳト
ランジスタＰ２〜Ｐ４およびｎＭＯＳトランジスタＮ１
〜Ｎ４により構成されている。トランジスタＰ２のゲー
トは制御信号φ２の入力端子に接続され、ソースは電源
電圧Ｖ_CCの供給線に接続されている。トランジスタＰ３
とＰ４のソースはともにトランジスタＰ２のドレインに
接続され、ドレインはともにチャージ電圧Ｖ_CHの出力ノ
ードＮＤ２に接続されている。トランジスタＰ３のゲー
トは制御信号φ１の入力端子に接続され、トランジスタ
Ｐ４のゲートはノードＮＤ２に接続されている。

【００４９】トランジスタＮ１とＮ２のドレインはとも
にノードＮＤ２に接続され、ソースはともにトランジス
タＮ３のドレインに接続されている。トランジスタＮ１
のゲートは制御電圧Ｖ_r1の入力端子に接続され、トラン
ジスタＮ２のゲートは制御電圧Ｖ_r2の入力端子に接続さ
れている。トランジスタＮ３のゲートは制御信号φ１の
入力端子に接続され、ソースは接地されている。トラン
ジスタＮ４のゲートは制御信号φ２の入力端子に接続さ
れ、ドレインはノードＮＤ２に接続され、ソースは接地
されている。

【００５０】なお、図３に示す回路１０は、図１に示す
センシング回路の一部分であり、トランジスタＰ１によ
り構成されているチャージ電流供給回路である。チャー
ジ電流供給回路１０において、ｐＭＯＳトランジスタＰ
１はチャージ電流を供給するチャージトランジスタであ
る。トランジスタＰ１のゲートはノードＮＤ２に接続さ
れ、チャージ電圧Ｖ_CHが印加される。トランジスタＰ１
のソースは電源電圧Ｖ_CCの供給線に接続され、ドレイン
はセンスノードＮＤ１に接続されている。チャージ電圧
Ｖ_CHのレベルに応じて、チャージトランジスタＰ１を流
れるチャージ電流が制御される。

【００５１】図４（ａ）および（ｂ）は、チャージ電圧
発生回路２０の動作を示すタイミングチャートである。
以下、図３および図４を参照しつつ、チャージ電圧発生
回路２０の動作について詳細に説明する。本例のチャー
ジ電圧発生回路２０は、判定対象メモリセルの電流に応
じたチャージ電圧Ｖ_CHを発生することができる。例え
ば、判定対象メモリセルの電流がＩ_ce1 のとき、チャー
ジ電圧Ｖ_CH1 を発生し、これに応じてチャージトランジ
スタＰ１がチャージ電流Ｉ_ce1 ／２をセンスノードＮＤ
１に供給し、判定対象メモリセルの電流がＩ_ce2 のと
き、チャージ電圧Ｖ_CH2 を発生し、これに応じてチャー
ジトランジスタＰ１がチャージ電流Ｉ_ce2 ／２をセンス
ノードＮＤ１に供給する。また、チャージ電圧Ｖ_CHは電
源電圧Ｖ_CCまたは接地電位ＧＮＤの何れかに設定するこ
とも可能である。

【００５２】チャージ電圧の切り替えは制御信号φ１，
φ２および制御電圧Ｖ_r1，Ｖ_r2のレベルにより制御され
る。制御信号φ１とφ２がともにローレベル、例えば、
接地電位ＧＮＤのレベルにあるとき、チャージ電圧発生
回路２０において、トランジスタＰ２とＰ３がオンし、
トランジスタＮ３とＮ４がオフする。このため、ノード
ＮＤ２はほぼ電源電圧Ｖ_CCレベルに保持される。即ち、
この状態において、チャージ電圧発生回路２０は、電源
電圧Ｖ_CCとほぼ同じレベルのチャージ電圧Ｖ_CHを出力す
る。これを受けて、チャージ電流供給回路１０におい
て、トランジスタＰ１がオフし、チャージ電流が供給さ
れない。

【００５３】次に、制御信号φ２がハイレベル、例え
ば、電源電圧Ｖ_CCのレベルのとき、トランジスタＮ４が
オンし、トランジスタＰ２がオフする。このため、制御
信号φ１のレベルにかかわらず、ノードＮＤ２は接地電
位ＧＮＤに保持される。即ち、この状態において、チャ
ージ電圧発生回路２０は、接地電位ＧＮＤレベルのチャ
ージ電圧Ｖ_CHを出力する。これを受けて、チャージ電流
供給回路１０においてトランジスタＰ１がオンし、チャ
ージ電流がセンスノードＮＤ１に供給される。即ち、セ
ンシング回路においてプリチャージが行われる。

【００５４】プリチャージの後、センシングが行われ
る。このとき制御信号φ１がハイレベルに保持され、制
御信号φ２がローレベルに保持される。この場合、トラ
ンジスタＰ３とＮ４がオフし、トランジスタＰ２とＮ３
がオンする。ノードＮＤ２の電圧は制御電圧Ｖ_r1とＶ_r2
のレベルによって制御される。例えば、図４（ａ）に示
すように制御電圧Ｖ_r2を接地電位ＧＮＤ、制御電圧Ｖ_r1
を０ＶからＶ_CCまでの範囲で適正な値とすると、ノード
ＮＤ２の電圧はＶ_CH1となる。

【００５５】同様に、同図（ｂ）に示すように制御電圧
Ｖ_r1を接地電位ＧＮＤ、制御電圧Ｖ_r2を０ＶからＶ_CCま
での範囲で適正な値とすると、ノードＮＤ２の電圧はＶ
_CH2となる。

【００５６】図４（ａ）は、書き込みまたは消去後のベ
リファイ時のチャージ電圧発生回路の動作を示してい
る。図示のように、プリチャージの前に制御信号φ１と
φ２がともにローレベルに保持され、チャージ電圧Ｖ_CH
が電源電圧Ｖ_CCレベルに保持される。プリチャージのと
き、制御信号φ２がハイレベルに保持されることによ
り、チャージ電圧Ｖ_CHが接地電位ＧＮＤに保持される。
そして、プリチャージ後、センシング動作において制御
信号φ１がハイレベル、制御信号φ２がローレベルに保
持される。さらに、制御電圧Ｖ_r2がローレベル、制御電
圧Ｖ_r1が０Ｖ〜Ｖ_CCまでの範囲内にある所定の値に設定
されるので、チャージ電圧は図示のレベルＶ_CH1 に保持
される。

【００５７】図４（ｂ）は、通常のページ読み出し時の
チャージ電圧発生回路の動作を示している。図示のよう
に、プリチャージの前に制御信号φ１とφ２がともにロ
ーレベルに保持され、チャージ電圧Ｖ_CHが電源電圧Ｖ_CC
レベルに保持される。プリチャージのとき、制御信号φ
２がハイレベルに保持されることにより、チャージ電圧
Ｖ_CHが接地電位ＧＮＤに保持される。そして、プリチャ
ージ後、センシング動作において制御信号φ１がハイレ
ベル、制御信号φ２がローレベルに保持される。さら
に、制御電圧Ｖ_r1がローレベル、制御電圧Ｖ_r2が０Ｖ〜
Ｖ_CCまでの範囲内にある所定の値に設定されるので、チ
ャージ電圧は図示のレベルＶ_CH2 に保持される。

【００５８】以上説明したように、本実施形態によれ
ば、センスアップＳＡに接続されているセンスノードＮ
Ｄ１にチャージ電流を供給するチャージトランジスタＰ
１を設け、当該チャージトランジスタＰ１のゲートに印
加されるチャージ電圧Ｖ_CHのレベルを制御することによ
り、プリチャージ時にセンスノードＮＤ１にプリチャー
ジ電流を供給し、センシング時に判定対象となるメモリ
セルＭＣのセル電流のほぼ半分程度のチャージ電流をセ
ンスノードＮＤ１に供給する。ベリファイおよび通常の
読み出しにおけるチャージ電流を異なるレベルに設定す
ることによって、選択メモリセルＭＣの制御ゲートに印
加されるワード線電圧を同じくして、ベリファイおよび
通常の読み出しの両方に対応できる。このため、ベリフ
ァイおよび読み出し時のゲート電圧のバラツキによる読
み出しエラーの発生を防止でき、センシング時のセンス
ノードＮＤ１のプリチャージレベルの変動を防止でき、
ベリファイおよび読み出しの精度を向上できる。

【００５９】第２実施形態 図５は本発明に係る不揮発性半導体記憶装置の第２の実
施形態を示すセル電流とゲート電圧との関係図である。
本実施形態の不揮発性半導体記憶装置は、例えば、４値
のＮＡＮＤ型フラッシュメモリであり、そのメモリセル
のしきい値電圧の分布は、例えば、図８（ａ）に例示し
た通りである。消去状態にあるメモリセルのしきい値電
圧はもっとも低いレベルに分布しており、プログラミン
グにより書き込みデータに応じてメモリセルのしきい値
電圧が順次高いレベルに設定される。図５において、横
軸はメモリセルの制御ゲートに印加されるゲート電圧Ｖ
_g を示し、縦軸はメモリセルのドレイン−ソース間に流
れるセル電流Ｉ_ceを示している。

【００６０】本実施形態において、各々のメモリセルに
２ビットのデータが記憶される。各メモリセルのしきい
値電圧は記憶データに応じて、例えば、図８（ａ）に示
すように４つの異なる範囲に分布するようにプログラミ
ングされる。それぞれの記憶データを保持するメモリセ
ルにおいて印加されるゲート電圧Ｖ_g に応じて、それぞ
れ異なるセル電流が流れる。図５に示すように、記憶デ
ータ“１１”、“１０”、“０１”および“００”に応
じて、それぞれ異なるセル電流−ゲート電圧の曲線があ
る。

【００６１】本実施形態において、書き込み後のベリフ
ァイ時における判定基準電流を図５に示す電流Ｉ_ce1 と
する。書き込み後のベリファイ動作時に、書き込みデー
タに応じてベリファイ電圧Ｖ１，Ｖ２およびＶ３の内何
れか一つが選択され、メモリセルの制御ゲートに印加さ
れる。書き込み動作は選択されたベリファイ電圧が印加
されたときメモリセルを流れるセル電流がＩ_ce1 より小
さいと判定されるまで繰り返して行われる。なお、消去
後のベリファイにおいて、メモリセルに図５に示すベリ
ファイ電圧Ｖ０を印加したときのセル電流が、例えば、
図１に示すセンシング回路により判定される。消去動作
はメモリセルを流れる電流が基準電流Ｉ_ce1 より大きく
なるまで繰り返される。

【００６２】通常のページ読み出し時において、ベリフ
ァイ電圧のＶ１，Ｖ２およびＶ３がそのまま用いられ
る。読み出し時の判定基準電流を図示のＩ_ce2 に設定さ
れる。この基準電流Ｉ_ce2 は、ゲート電圧Ｖ１，Ｖ２お
よびＶ３における隣のしきい値電圧レベルに応じた最小
電流Ｉ_ce3 とＩ_ce1 との中間の値とする。なお、図５に
おいては３ヵ所のセル電流Ｉ_ce3 は同じ値と仮定してい
る。

【００６３】ここで、通常ページ読み出し時で読み出す
べき記憶データが“０１”とする。この場合、ゲート電
圧Ｖ_g をＶ３に設定したときセル電流Ｉ_ce2 より大きな
セル電流が流れ、ゲート電圧Ｖ_g をＶ２に設定したとき
電流Ｉ_ce2 より小さいセル電流が流れる。それぞれのゲ
ート電圧が印加されたとき、例えば、第１の実施形態に
示したセンシング回路によりメモリセルを流れるセル電
流が検出される。読み出し動作は、選択メモリセルの制
御ゲートに図５に示すベリファイ電圧Ｖ１，Ｖ２，Ｖ３
と同じレベルのゲート電圧が所定の順番で印加したとき
それぞれセンシング回路により検出したセル電流に応じ
てメモリセルの記憶データが読み出される。

【００６４】このように、本実施形態において、ベリフ
ァイと読み出しにおいてベリファイまたは読み出しの対
象メモリセルの制御ゲートに同じレベルのゲート電圧Ｖ
_g を印加しながら、それぞれ異なる判定電流値を設定す
る。同じゲート電圧を印加することによってゲート電圧
のバラツキにより生じた誤判断を回避でき、多値メモリ
のデータ読み出しを容易にできる。

【００６５】第３実施形態 図６は本発明に係る不揮発性半導体記憶装置の第３の実
施形態を示すセル電流とゲート電圧との関係図である。
本実施形態の不揮発性半導体記憶装置は、例えば、４値
のＡＮＤ型またはＤＩＮＯＲ型のフラッシュメモリであ
り、そのメモリセルのしきい値電圧の分布は、上述した
ＮＡＮＤ型の多値メモリとは異なり、消去状態にあるメ
モリセルのしきい値電圧はもっとも高いレベルに分布し
ており、プログラミングにより書き込みデータに応じて
メモリセルのしきい値電圧が順次低いレベルに設定され
る。図６において、横軸はメモリセルの制御ゲートに印
加されるゲート電圧Ｖ_g を示し、縦軸はメモリセルのド
レイン−ソース間に流れるセル電流Ｉ_ceを示している。

【００６６】本実施形態において、例えば、各々のメモ
リセルに２ビットのデータが記憶される。各メモリセル
のしきい値電圧は記憶データに応じて、４つの異なる範
囲に分布するようにプログラミングされる。それぞれの
記憶データを保持するメモリセルにおいて印加されるゲ
ート電圧Ｖ_g に応じて、それぞれ異なるセル電流が流れ
る。

【００６７】例えば、書き込みまたは消去後のベリファ
イ時における判定セル電流をＩ_ce1とする。書き込み動
作はそれぞれのベリファイ電圧Ｖ５，Ｖ６およびＶ７に
おいて選択メモリセルを流れるセル電流がＩ_ce1 より大
きいと判定されるまで行われる。なお、消去動作はベリ
ファイ電圧Ｖ４をゲートに印加した状態で判定対象とな
るメモリセルの電流がセル電流Ｉ_ce1 より小さいと判定
されるまで繰り返される。消去動作によりメモリセルの
しきい値電圧がもっとも高いレベルに保持され、図６に
示すように、それに対応した記憶データを“００”とす
る。

【００６８】通常ページ読み出し時では、ベリファイ電
圧Ｖ４，Ｖ５およびＶ６をそのまま使用し判定基準電流
を図示のＩ_ce2 に増やして行う。なお、このセル電流Ｉ
_ce2は、ゲート電圧Ｖ４，Ｖ５およびＶ６における隣の
しきい値電圧レベルに応じた最小電流Ｉ_ce3 とＩ_ce1 と
の中間の値とする。図５においては３ヵ所のセル電流Ｉ
_ce3 は同じ値と仮定している。

【００６９】例えば、通常ページ読み出し時で読み出す
べき記憶データが“０１”である場合、ゲート電圧Ｖ_g
をＶ５に設定したときセル電流Ｉ_ce2 より小さいセル電
流が流れ、ゲート電圧Ｖ_g をＶ４に設定したとき電流Ｉ
_ce2 より大きいセル電流が流れることを、例えば、第１
の実施形態に示したセンシング回路により検出される。

【００７０】このように、本実施形態において、ベリフ
ァイと読み出しにおいてベリファイまたは読み出しの対
象メモリセルのゲートに同じレベルのゲート電圧Ｖ_g を
印加しながら、それぞれ異なる判定電流値を設定する。
同じゲート電圧を印加することによってゲート電圧のバ
ラツキにより生じた誤判断を回避でき、多値メモリのデ
ータ読み出しを容易にできる。

【００７１】以上説明した第２および第３の実施形態に
よれば、書き込みまたは消去後のベリファイおよび通常
の読み出しにおいてワード線、即ちメモリセルの制御ゲ
ートに同じレベルのゲート電圧を印加し、ベリファイと
読み出しにそれぞれ異なるセル電流を設定して判定対象
のメモリセルの電流を判定するので、ベリファイおよび
読み出しにおいてメモリセルのゲート電圧のバラツキに
よる誤判定を防止でき、多値メモリのデータ読み出しが
容易に行える。

【００７２】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、メモリセルのゲート電圧のバ
ラツキによる読み出しエラーの発生を防止でき、多値メ
モリの読み出しを容易にできる利点がある。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の第１の
実施形態を示す回路図であり、センシング回路の一構成
例を示す回路図である。

【図２】図１に示すセンシング回路の動作を示すタイミ
ングチャートである。

【図３】第１の実施形態におけるチャージ電圧発生回路
の構成を示す回路図である。

【図４】図３に示すチャージ電圧発生回路の動作を示す
タイミングチャートである。

【図５】本発明に係る不揮発性半導体記憶装置の第２の
実施形態を示すセル電流−ゲート電圧の関係図である。

【図６】本発明に係る不揮発性半導体記憶装置の第３の
実施形態を示すセル電流−ゲート電圧の関係図である。

【図７】フローティング型、ＭＯＮＯＳ型およびＭＮＯ
Ｓ型の不揮発性メモリセルの構成を示す簡略断面図であ
る。

【図８】多値メモリを構成するメモリセルのしきい値電
圧の分布例を示す図である。

【図９】多値メモリにおいて読み出し時のゲート電圧の
バラツキによる読み出しエラーの発生を示す図である。

【符号の説明】 １０…チャージ電流発生回路、２０…チャージ電圧発生
回路、ＢＬ…ビット線、ＷＬ…ワード線、ＮＤ１…セン
スノード、ＮＤ２…チャージ電圧出力ノード、ＳＡ…セ
ンスアンプ、φ１，φ２…制御信号、Ｖ_r1，Ｖ_r2…制御
電圧、Ｐ１…チャージトランジスタ、Ｐ２，Ｐ３，Ｐ４
…ｐＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４…ｎ
ＭＯＳトランジスタ、Ｖ_CH…チャージ電圧、Ｖ_SE…セン
スノード電圧、Ｖ_BL…ビット線電圧、Ｖ_CC…電源電圧、
ＧＮＤ…接地電位。

Claims (7)

【特許請求の範囲】
1. 【請求項１】電荷蓄積層の蓄積電荷に応じてしきい値電
   圧が制御され、当該しきい値電圧に応じたデータを記憶
   するメモリセルを有し、書き込みまたは消去動作のあ
   と、制御ゲートにベリファイ電圧を印加したとき上記メ
   モリセルの電流を検出することで当該メモリセルのしき
   い値電圧レベルを判定するベリファイを行い、読み出し
   時に上記制御ゲートに読み出し電圧を印加したとき上記
   メモリセルの電流を検出することによって当該メモリセ
   ルの記憶データを判別する不揮発性半導体記憶装置であ
   って、 上記ベリファイおよび読み出し時に、上記メモリセルの
   制御ゲートに同じレベルを持つベリファイ電圧および読
   み出し電圧を印加し、ベリファイの時には上記メモリセ
   ルを流れる電流が第１の基準電流に達しているか否かを
   判定し、読み出しの時には上記メモリセルを流れる電流
   が上記第１の基準電流と異なる第２の基準電流に達して
   いるか否かを判定する判定回路を有する不揮発性半導体
   記憶装置。
2. 【請求項２】上記メモリセルは、書き込みまたは消去動
   作によりしきい値電圧が記憶データに応じたｎの領域Ｄ
   １，Ｄ２，…，Ｄｎに分布するように制御され、 上記ベリファイのとき上記メモリセルの制御ゲートに記
   憶データに応じてｎのゲート電圧Ｖ１，Ｖ２，…，Ｖｎ
   から選択された一つのベリファイ電圧を印加したとき、
   上記判定回路の判定結果に基づき上記メモリセルの電流
   が上記第１の基準電流に達するまで書き込みまたは消去
   動作を繰り返して行う書き込みまたは消去制御手段と、 上記読み出しのとき上記メモリセルの制御ゲートに上記
   ｎのゲート電圧Ｖ１，Ｖ２，…，Ｖｎを所定の順に印加
   し、それぞれのゲート電圧を印加したとき、上記判定回
   路の判定結果に基づき上記メモリセルの電流が上記第２
   の基準電流に達しているか否かに応じて当該メモリセル
   の記憶データを判断する読み出し制御手段とを有する請
   求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】上記判定回路は、電位検出ノードと電源電
   圧の供給線との間に接続され、制御端子にチャージ電圧
   が印加されるチャージトランジスタと、 上記電位検出ノードの電位を検出するセンスアンプと、 上記電位検出ノードとビット線との間に接続され、ベリ
   ファイまたは読み出しのときオンする信号伝送ゲートと
   を有する請求項１記載の不揮発性半導体記憶装置。
4. 【請求項４】ベリファイまたは読み出しの前、上記チャ
   ージトランジスタは制御端子に印加されるチャージ電圧
   に応じてオンし、上記ビット線および上記電位検出ノー
   ドを所定のレベルにプリチャージする請求項３記載の不
   揮発性半導体記憶装置。
5. 【請求項５】ベリファイのとき、上記チャージトランジ
   スタの制御端子に第１のチャージ電圧が印加され、当該
   チャージトランジスタを流れるチャージ電流は上記第１
   の基準電流の半分程度に設定され、 読み出しのとき、上記チャージトランジスタの制御端子
   に第２のチャージ電圧が印加され、当該チャージトラン
   ジスタを流れるチャージ電流は上記第２の基準電流の半
   分程度に設定される請求項３記載の不揮発性半導体記憶
   装置。
6. 【請求項６】上記センスアンプは、上記電位検出ノード
   の電位が所定の基準電位に達しているかいなかを検出す
   る電位検出回路により構成される請求項３記載の不揮発
   性半導体記憶装置。
7. 【請求項７】上記信号伝送ゲートは、上記ビット線と上
   記電位検出ノードとの間に接続され、ベリファイまたは
   読み出しのときオンする程度の制御電圧が制御端子に印
   加されるトランジスタにより構成されている請求項３記
   載の不揮発性半導体記憶装置。