JP2000165916A - 共通化パッケージ - Google Patents
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
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- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
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Abstract
(57)【要約】
【課題】 装置パッケージの共通化に関し、特に交換機
システムにおけるネットワークインタフェースパッケー
ジを共通化することで、パッケージ費用及びその維持・
管理コスト等を低減することを目的とする。 【解決手段】 装置内で複数用途に共通使用されるプリ
ント板パッケージ３５であって、個別回路を構成するた
めの汎用プログラマブルハードウェア構築デバイス３６
と、前記汎用プログラマブルハードウェア構築デバイス
を初期化して複数の個別回路を選択的に構成するための
複数の初期化ソフトウェアを記憶するメモリ４５〜４８
と、各個別回路に対応した初期化ソフトウェアを前記メ
モリから選択する手段４１と、前記選択する手段に対し
選択すべき初期化ソフトウェアを指示する指示手段５１
と、で構成する。
システムにおけるネットワークインタフェースパッケー
ジを共通化することで、パッケージ費用及びその維持・
管理コスト等を低減することを目的とする。 【解決手段】 装置内で複数用途に共通使用されるプリ
ント板パッケージ３５であって、個別回路を構成するた
めの汎用プログラマブルハードウェア構築デバイス３６
と、前記汎用プログラマブルハードウェア構築デバイス
を初期化して複数の個別回路を選択的に構成するための
複数の初期化ソフトウェアを記憶するメモリ４５〜４８
と、各個別回路に対応した初期化ソフトウェアを前記メ
モリから選択する手段４１と、前記選択する手段に対し
選択すべき初期化ソフトウェアを指示する指示手段５１
と、で構成する。
Description
【０００１】
【発明の属する技術分野】本発明は装置パッケージの共
通化に関し、特に交換機システムにおけるネットワーク
インタフェース（ＮＷ−ＩＮＦ）パッケージの共通化に
関するものである。
通化に関し、特に交換機システムにおけるネットワーク
インタフェース（ＮＷ−ＩＮＦ）パッケージの共通化に
関するものである。
【０００２】
【従来の技術】交換機システムは大別すると以下に示す
４つの装置で構成される。すなわち、 １）加入者同士の接続、又は中継線同士や加入者と中継
線とのトランク接続を行う装置、２）加入者線やトラン
ク装置を収容し、通話路の制御や試験を行う通話路系装
置、３）交換機に入力される情報を分析し、通話路系や
入出力系に命令を出す中央処理系装置、そして４）中央
処理系にデータを出し入れする為の入出力系装置、で構
成される。
４つの装置で構成される。すなわち、 １）加入者同士の接続、又は中継線同士や加入者と中継
線とのトランク接続を行う装置、２）加入者線やトラン
ク装置を収容し、通話路の制御や試験を行う通話路系装
置、３）交換機に入力される情報を分析し、通話路系や
入出力系に命令を出す中央処理系装置、そして４）中央
処理系にデータを出し入れする為の入出力系装置、で構
成される。
【０００３】図１は、従来の交換システムの一例を示し
たものである。図１において、加入端末１１は対応する
加入者線を介して交換機側の加入者回路（ＳＬＣ）１２
に収容される。各加入端末１１の信号は、加入者回路
（ＳＬＣ）１２の信号を集線多重する加入者用集線装置
（ＳＬＣＣ）で構成される次段のネットワークインタフ
ェース部（ＮＷ−ＩＮＦ１）１３でハイウェー信号上の
所定のタイムスロット信号に変換される。
たものである。図１において、加入端末１１は対応する
加入者線を介して交換機側の加入者回路（ＳＬＣ）１２
に収容される。各加入端末１１の信号は、加入者回路
（ＳＬＣ）１２の信号を集線多重する加入者用集線装置
（ＳＬＣＣ）で構成される次段のネットワークインタフ
ェース部（ＮＷ−ＩＮＦ１）１３でハイウェー信号上の
所定のタイムスロット信号に変換される。
【０００４】前記ネットワークインタフェース部１３か
らの複数のハイウェー信号は、さらにネットワーク部
（ＮＷ）１４で上位の高速ハイウェー信号に集線多重さ
れ、それが後段のスイッチ１４に与えられる。ラインプ
ロッセサ（ＬＰＲ）１５は、各加入端末からのＯＮ／Ｏ
ＦＦフック等を示すスキャン（ＳＣＮ）信号や上位から
のシグナルデータ（ＳＤ）信号等を処理し、自局内にお
ける接続については前記ネットワーク部１４内で交換処
理を実行する。また、その配下の通話路制御や試験等を
実行する。
らの複数のハイウェー信号は、さらにネットワーク部
（ＮＷ）１４で上位の高速ハイウェー信号に集線多重さ
れ、それが後段のスイッチ１４に与えられる。ラインプ
ロッセサ（ＬＰＲ）１５は、各加入端末からのＯＮ／Ｏ
ＦＦフック等を示すスキャン（ＳＣＮ）信号や上位から
のシグナルデータ（ＳＤ）信号等を処理し、自局内にお
ける接続については前記ネットワーク部１４内で交換処
理を実行する。また、その配下の通話路制御や試験等を
実行する。
【０００５】各種トランク回路（ＴＲＫ）１６の信号を
集線多重するトランク用集線装置（ＡＴＣ）で構成され
るネットワークインタフェース部（ＮＷ−ＩＮＦ２）１
７も、同様に各トランク信号をハイウェー信号上の所定
のタイムスロット信号に変換する。その信号は次段のネ
ットワーク部（ＮＷ）１８で上位の高速ハイウェー信号
に集線多重され、後段のスイッチ１４に与えられる。
集線多重するトランク用集線装置（ＡＴＣ）で構成され
るネットワークインタフェース部（ＮＷ−ＩＮＦ２）１
７も、同様に各トランク信号をハイウェー信号上の所定
のタイムスロット信号に変換する。その信号は次段のネ
ットワーク部（ＮＷ）１８で上位の高速ハイウェー信号
に集線多重され、後段のスイッチ１４に与えられる。
【０００６】スイッチ１４は、中央処理装置（ＣＣ）２
０からの指示に従い、高速ハイウェー上のタイムスロッ
ト間の交換処理を行って各ネットワーク部１４及び１８
の間における加入者と中継線とのトランク接続等を実現
する。入出力装置（Ｉ／Ｏ）２１は、システムの運用／
保守等に必要なデータを中央処理装置２０との間で送受
する。
０からの指示に従い、高速ハイウェー上のタイムスロッ
ト間の交換処理を行って各ネットワーク部１４及び１８
の間における加入者と中継線とのトランク接続等を実現
する。入出力装置（Ｉ／Ｏ）２１は、システムの運用／
保守等に必要なデータを中央処理装置２０との間で送受
する。
【０００７】図２は、ネットワークインタフェース部
（ＮＷ−ＩＮＦ１）１３とネットワーク部１４との間の
タイムスロット及びハイウェー構成の一例を示したもの
である。図２の（ａ）には８ビットで構成された音声１
タイムスロット信号（ＴＳ）の例を示しており、図２の
（ｂ）に示すハウスキーピング信号やＳＤ／ＳＣＮ（Si
gnal Data/Scan) 信号も同様に８ビットのタイムスロッ
ト信号で構成される。
（ＮＷ−ＩＮＦ１）１３とネットワーク部１４との間の
タイムスロット及びハイウェー構成の一例を示したもの
である。図２の（ａ）には８ビットで構成された音声１
タイムスロット信号（ＴＳ）の例を示しており、図２の
（ｂ）に示すハウスキーピング信号やＳＤ／ＳＣＮ（Si
gnal Data/Scan) 信号も同様に８ビットのタイムスロッ
ト信号で構成される。
【０００８】図２の（ｂ）に示すフレームは８ＫＨｚ
（１２５μｓ）の周期を有し、ＴＳ０〜ＴＳ１２７の合
計１２８タイムスロットが１フレームに含まれる。ＴＳ
０〜ＴＳ３には保守／運用情報等を含むハウスキーピン
グ信号が割り当てられ、またＴＳ６４〜６７にはＳＤ／
ＳＣＮ信号が割り当てられている。
（１２５μｓ）の周期を有し、ＴＳ０〜ＴＳ１２７の合
計１２８タイムスロットが１フレームに含まれる。ＴＳ
０〜ＴＳ３には保守／運用情報等を含むハウスキーピン
グ信号が割り当てられ、またＴＳ６４〜６７にはＳＤ／
ＳＣＮ信号が割り当てられている。
【０００９】従って、１フレーム当たり３２ビット（＝
４タイムスロット×８ビット）のハウスキーピング情報
及びＳＤ／ＳＣＮ情報が生成される。本例は１６マルチ
フレームの２ｍｓ周期（１２５μｓ×１６）で各フレー
ム毎にそれぞれ割り当てた前記全ての情報が更新され
る。
４タイムスロット×８ビット）のハウスキーピング情報
及びＳＤ／ＳＣＮ情報が生成される。本例は１６マルチ
フレームの２ｍｓ周期（１２５μｓ×１６）で各フレー
ム毎にそれぞれ割り当てた前記全ての情報が更新され
る。
【００１０】
【発明が解決しようとする課題】前述したように、各ネ
ットワークインタフェース部１３及び１７は対応するネ
ットワーク部１４及び１８に接続され、その配下の個別
回路（ＳＬＣ１２、ＴＲＫ１６）を制御している。前記
ネットワークインタフェース部１３及び１７はそれぞれ
別箇の役割をもっており、当然それを構成するパッケー
ジも別異のものである。
ットワークインタフェース部１３及び１７は対応するネ
ットワーク部１４及び１８に接続され、その配下の個別
回路（ＳＬＣ１２、ＴＲＫ１６）を制御している。前記
ネットワークインタフェース部１３及び１７はそれぞれ
別箇の役割をもっており、当然それを構成するパッケー
ジも別異のものである。
【００１１】従来においては、各装置（各シェルフ）内
の個別回路（ここでは、ＳＬＣ、ＴＲＫパッケージ）を
制御するための制御部（ここでは、ネットワークインタ
フェースパッケージ）は各装置の使用用途毎にパッケー
ジ設計がなされ運用されてきた。このため、以下の様な
問題が生じていた。 （１）ネットワークインタフェースパッケージの多種化
の問題 ネットワークインタフェースパッケージはネットワーク
（ＮＷ）に接続されるためネットワーク側のインタフェ
ースは共通である。すなわち、図１の例ではＳＬＣＣ／
ＡＴＣのネットワーク側インターフェースは同じであ
る。
の個別回路（ここでは、ＳＬＣ、ＴＲＫパッケージ）を
制御するための制御部（ここでは、ネットワークインタ
フェースパッケージ）は各装置の使用用途毎にパッケー
ジ設計がなされ運用されてきた。このため、以下の様な
問題が生じていた。 （１）ネットワークインタフェースパッケージの多種化
の問題 ネットワークインタフェースパッケージはネットワーク
（ＮＷ）に接続されるためネットワーク側のインタフェ
ースは共通である。すなわち、図１の例ではＳＬＣＣ／
ＡＴＣのネットワーク側インターフェースは同じであ
る。
【００１２】しかしながら、それらの配下のＳＬＣ、Ｔ
ＲＫパッケージ等の種類によりシェルフに搭載されるバ
ックボード配線（ＢＷＢ：Back Wiring Board ）のイン
タフェースは互いに相違し、そのため従来では配下の回
路種別に応じてネットワークインタフェースパッケージ
も個々に最適化のための設計を行い、それぞれ異なる専
用のＬＳＩを搭載することで対処していた。
ＲＫパッケージ等の種類によりシェルフに搭載されるバ
ックボード配線（ＢＷＢ：Back Wiring Board ）のイン
タフェースは互いに相違し、そのため従来では配下の回
路種別に応じてネットワークインタフェースパッケージ
も個々に最適化のための設計を行い、それぞれ異なる専
用のＬＳＩを搭載することで対処していた。
【００１３】その結果、近年のマルチメディア通信等に
おける個別回路種類の増大とともにネットワークインタ
フェースパッケージの多種化が助長され、ネットワーク
インタフェースパッケージ自体の価格やその維持・管理
のための費用が増大するという問題があった。
おける個別回路種類の増大とともにネットワークインタ
フェースパッケージの多種化が助長され、ネットワーク
インタフェースパッケージ自体の価格やその維持・管理
のための費用が増大するという問題があった。
【００１４】（２）ネットワークインタフェースパッケ
ージのハイウェーインタフェースの問題 また図２の（ｂ）に示したように、従来ではネットワー
クインタフェース部（ＮＷ−ＩＮＦ）とネットワーク部
（ＮＷ) との間で送受される音声データとＳＣＮ／ＳＤ
等の制御データの両方が同一のハイウェー上に配置され
ていた。そのため、後者の制御データについては従来シ
ステムが必要とする最小限のデータのみが所定タイムス
ロット上に割り当てられていた。
ージのハイウェーインタフェースの問題 また図２の（ｂ）に示したように、従来ではネットワー
クインタフェース部（ＮＷ−ＩＮＦ）とネットワーク部
（ＮＷ) との間で送受される音声データとＳＣＮ／ＳＤ
等の制御データの両方が同一のハイウェー上に配置され
ていた。そのため、後者の制御データについては従来シ
ステムが必要とする最小限のデータのみが所定タイムス
ロット上に割り当てられていた。
【００１５】しかしながら、上述したように近年のマル
チメディア通信等の普及により制御データの種類は多様
化し、そのデータ量も増え続けている。その結果、従来
の制限されたタイムスロットの範囲内では将来の機能拡
張に対応できなくなるという問題があった。
チメディア通信等の普及により制御データの種類は多様
化し、そのデータ量も増え続けている。その結果、従来
の制限されたタイムスロットの範囲内では将来の機能拡
張に対応できなくなるという問題があった。
【００１６】また、制御データ処理の効率化の点から
は、従来の音声データとＳＣＮ／ＳＤ等の制御データの
両方が同一のハイウェー上に配置するマルチフレーム構
成では、例えばパッケージの着脱等を監視するため常に
１２５μｓ毎に各フレームを見に行く必要があり、その
ためのソフト起動処理等によりソフト処理全体の効率が
低下するという問題もあった。
は、従来の音声データとＳＣＮ／ＳＤ等の制御データの
両方が同一のハイウェー上に配置するマルチフレーム構
成では、例えばパッケージの着脱等を監視するため常に
１２５μｓ毎に各フレームを見に行く必要があり、その
ためのソフト起動処理等によりソフト処理全体の効率が
低下するという問題もあった。
【００１７】さらに、制御データの機能割り当ての面で
も従来はその機能割り当てに一貫性を欠き、制御データ
を処理するマイクロプロセッサのハードウェアや交換処
理ソフトウェアの構成に最適化されたものとは言えず、
ここでもソフト処理全体の効率が低下するという問題も
あった。
も従来はその機能割り当てに一貫性を欠き、制御データ
を処理するマイクロプロセッサのハードウェアや交換処
理ソフトウェアの構成に最適化されたものとは言えず、
ここでもソフト処理全体の効率が低下するという問題も
あった。
【００１８】そこで本発明の目的は、上記種々の問題点
に鑑み、各個別パッケージを有する装置（シェルフ）に
搭載されるネットワークインタフェースパッケージにお
いて、１）配下の個別パッケージに対応する部分のハー
ドウェア構成の共通化、２）ネットワーク側インタフェ
ースの汎用化、を図ることで、ネットワークインタフェ
ースパッケージの小種化若しくは単一化と、それによる
パッケージ価格及びその維持・管理費用の低減とを達成
することにある。
に鑑み、各個別パッケージを有する装置（シェルフ）に
搭載されるネットワークインタフェースパッケージにお
いて、１）配下の個別パッケージに対応する部分のハー
ドウェア構成の共通化、２）ネットワーク側インタフェ
ースの汎用化、を図ることで、ネットワークインタフェ
ースパッケージの小種化若しくは単一化と、それによる
パッケージ価格及びその維持・管理費用の低減とを達成
することにある。
【００１９】
【課題を解決するための手段】本発明によれば、装置内
で複数用途に共通使用されるプリント板パッケージであ
って、個別回路を構成するための汎用プログラマブルハ
ードウェア構築デバイスと、前記汎用プログラマブルハ
ードウェア構築デバイスを初期化して複数の個別回路を
選択的に構成するための複数の初期化ソフトウェアを記
憶するメモリと、各個別回路に対応した初期化ソフトウ
ェアを前記メモリから選択する手段と、前記選択する手
段に対し選択すべき初期化ソフトウェアを指示する指示
手段と、から構成される共通化パッケージが提供され
る。
で複数用途に共通使用されるプリント板パッケージであ
って、個別回路を構成するための汎用プログラマブルハ
ードウェア構築デバイスと、前記汎用プログラマブルハ
ードウェア構築デバイスを初期化して複数の個別回路を
選択的に構成するための複数の初期化ソフトウェアを記
憶するメモリと、各個別回路に対応した初期化ソフトウ
ェアを前記メモリから選択する手段と、前記選択する手
段に対し選択すべき初期化ソフトウェアを指示する指示
手段と、から構成される共通化パッケージが提供され
る。
【００２０】また本発明によれば、装置内で複数用途に
共通使用されるプリント板パッケージであって、個別回
路を構成するための汎用プログラマブルハードウェア構
築デバイスと、前記汎用プログラマブルハードウェア構
築デバイスを初期化して個別回路を構成するための初期
化ソフトウェアを記憶するメモリと、前記初期化ソフト
ウェアに対応する情報を指示する手段と、前記指示され
た情報を前記装置側に通知する手段と、前記通知により
装置側から受信した初期化ソフトウェアを前記メモリに
格納する手段と、から構成される共通化パッケージが提
供される。
共通使用されるプリント板パッケージであって、個別回
路を構成するための汎用プログラマブルハードウェア構
築デバイスと、前記汎用プログラマブルハードウェア構
築デバイスを初期化して個別回路を構成するための初期
化ソフトウェアを記憶するメモリと、前記初期化ソフト
ウェアに対応する情報を指示する手段と、前記指示され
た情報を前記装置側に通知する手段と、前記通知により
装置側から受信した初期化ソフトウェアを前記メモリに
格納する手段と、から構成される共通化パッケージが提
供される。
【００２１】前記汎用プログラマブルハードウェア構築
デバイスはＦＰＧＡであり、また前者共通化パッケージ
で使用されるメモリは前記複数の初期化ソフトウェアの
それぞれを個別に保持する複数の不揮発性メモリであ
り、後者共通化パッケージで使用されるメモリは揮発性
メモリである。
デバイスはＦＰＧＡであり、また前者共通化パッケージ
で使用されるメモリは前記複数の初期化ソフトウェアの
それぞれを個別に保持する複数の不揮発性メモリであ
り、後者共通化パッケージで使用されるメモリは揮発性
メモリである。
【００２２】前記指示手段による指示は、前記装置側か
ら受信したＢＷＢセルフインベントリ情報によって行わ
れるか、又はパッケージに搭載されたマニュアル設定手
段からの指示によって行われる。前記個別回路には対応
個別回路パッケージが接続される。
ら受信したＢＷＢセルフインベントリ情報によって行わ
れるか、又はパッケージに搭載されたマニュアル設定手
段からの指示によって行われる。前記個別回路には対応
個別回路パッケージが接続される。
【００２３】さらに、共通化パッケージは、装置側とイ
ンターフェースする専用回路を有し、前記専用回路は、
データ信号と制御信号とを別線で分離し、且つ前記制御
信号は類似信号同士をゾーン毎に纏めたゾーン分割され
てる。以上、発明の各構成は可能な限り互いに組合わせ
ることが可能である。
ンターフェースする専用回路を有し、前記専用回路は、
データ信号と制御信号とを別線で分離し、且つ前記制御
信号は類似信号同士をゾーン毎に纏めたゾーン分割され
てる。以上、発明の各構成は可能な限り互いに組合わせ
ることが可能である。
【００２４】
【発明の実施の形態】図３は、本発明による共通ネット
ワークインタフェースパッケージの第１の基本構成例を
示したものである。図３において、引用符号３１〜３４
は本発明による共通ネットワークインタフェースパッケ
ージ（ＮＷ−ＩＮＦ）３５に接続される個別回路パッケ
ージの一例を示しており、３１は加入者回路（ＳＬＣ）
パッケージ、３２はトランク回路（ＴＲＫ）パッケー
ジ、３３はレシーバ回路（ＲＥＣ）パッケージ、そして
３４は信号制御回路（ＳＧＣ）パッケージである。
ワークインタフェースパッケージの第１の基本構成例を
示したものである。図３において、引用符号３１〜３４
は本発明による共通ネットワークインタフェースパッケ
ージ（ＮＷ−ＩＮＦ）３５に接続される個別回路パッケ
ージの一例を示しており、３１は加入者回路（ＳＬＣ）
パッケージ、３２はトランク回路（ＴＲＫ）パッケー
ジ、３３はレシーバ回路（ＲＥＣ）パッケージ、そして
３４は信号制御回路（ＳＧＣ）パッケージである。
【００２５】共通ネットワークインタフェースパッケー
ジ３５は、以下の４つの構成要素から成る。 １）配下の各個別回路パッケージに応じた回路を適宜構
成するための汎用プログラマブルハードウェア構築デバ
イス。本例では前記汎用プログラマブルハードウェア構
築デバイスとしてＦＰＧＡ (Field Programable Gate A
rrey) ３５を使用している。前記ＦＰＧＡの一例として
はＡＬＴＥＲＡ（登録商標）のＦＬＥＸタイプ等が上げ
られる。
ジ３５は、以下の４つの構成要素から成る。 １）配下の各個別回路パッケージに応じた回路を適宜構
成するための汎用プログラマブルハードウェア構築デバ
イス。本例では前記汎用プログラマブルハードウェア構
築デバイスとしてＦＰＧＡ (Field Programable Gate A
rrey) ３５を使用している。前記ＦＰＧＡの一例として
はＡＬＴＥＲＡ（登録商標）のＦＬＥＸタイプ等が上げ
られる。
【００２６】２）前記汎用プログラマブルハードウェア
構築デバイスをその配下に接続される各個別回路パッケ
ージに対応して初期化するためのソフトウェアを記憶す
るメモリ。本例では前記メモリとしてＲＯＭを使用し、
さらに各個別回路パッケージに共通に対応させるため各
個別回路パッケージの初期化ソフトウェアをそれぞれ記
憶する複数のＲＯＭ４５〜４８を使用している。
構築デバイスをその配下に接続される各個別回路パッケ
ージに対応して初期化するためのソフトウェアを記憶す
るメモリ。本例では前記メモリとしてＲＯＭを使用し、
さらに各個別回路パッケージに共通に対応させるため各
個別回路パッケージの初期化ソフトウェアをそれぞれ記
憶する複数のＲＯＭ４５〜４８を使用している。
【００２７】３）接続される個別回路パッケージに対応
した初期化ソフトウェアを選択し、それを前記汎用プロ
グラマブルハードウェア構築デバイスに与える選択手
段。本例ではセレクタ回路（ＳＥＬ）４４を使用してい
る。
した初期化ソフトウェアを選択し、それを前記汎用プロ
グラマブルハードウェア構築デバイスに与える選択手
段。本例ではセレクタ回路（ＳＥＬ）４４を使用してい
る。
【００２８】４）ネットワーク部５４とインタフェース
し、さらに外部から与えられるネットワークインタフェ
ースパッケージ種別情報から前記選択手段に対応する初
期化ソフトウェアの選択信号を与えるインタフェース手
段。本例ではインタフェース用の専用ＬＳＩ（ＩＮＦ−
ＬＳＩ）４９を使用している。
し、さらに外部から与えられるネットワークインタフェ
ースパッケージ種別情報から前記選択手段に対応する初
期化ソフトウェアの選択信号を与えるインタフェース手
段。本例ではインタフェース用の専用ＬＳＩ（ＩＮＦ−
ＬＳＩ）４９を使用している。
【００２９】引用符号５２はバックボード（ＢＷＢ）を
示しており、搭載シェルフ情報（バックボード種別／版
数情報等）を示すＢＷＢセルフインベントリ情報（Ｓ
Ｉ）５３がバックボード配線によるレベル信号として共
通ネットワークインタフェースパッケージ３５に与えら
れる。なおネットワーク（ＮＷ）５４は図１と同様であ
る。
示しており、搭載シェルフ情報（バックボード種別／版
数情報等）を示すＢＷＢセルフインベントリ情報（Ｓ
Ｉ）５３がバックボード配線によるレベル信号として共
通ネットワークインタフェースパッケージ３５に与えら
れる。なおネットワーク（ＮＷ）５４は図１と同様であ
る。
【００３０】前記ＦＰＧＡ３５は、機能的にみると配下
の個別回路パッケージに対応した個別回路部（ＣＩＲ）
３７、前記ＩＮＦ−ＬＳＩ４９とのインタフェースを行
うインタフェース部（ＩＮＦ）３８、そして前記ＲＯＭ
４５〜４８の内の選択された１つの初期化データをダウ
ンロードするダウンロード制御部（Ｄ−ＣＯＮＴ）３９
とで構成される。
の個別回路パッケージに対応した個別回路部（ＣＩＲ）
３７、前記ＩＮＦ−ＬＳＩ４９とのインタフェースを行
うインタフェース部（ＩＮＦ）３８、そして前記ＲＯＭ
４５〜４８の内の選択された１つの初期化データをダウ
ンロードするダウンロード制御部（Ｄ−ＣＯＮＴ）３９
とで構成される。
【００３１】同様に、前記ＩＮＦ−ＬＳＩ４９は、上位
のネットワーク５４との間で音声データ及びＳＤ／ＳＣ
Ｎ制御データの通信インタフェースを与えるインタフェ
ース部（ＩＮＦ）５０と、前記バックボード５２からの
ＢＷＢセルフインベントリ情報（ＳＩ）５３をデコード
してＲＯＭ選択信号の出力し、さらにＦＰＧＡ３５の初
期化等を制御する選択制御部（Ｓ−ＣＯＮＴ）５１とで
構成される。
のネットワーク５４との間で音声データ及びＳＤ／ＳＣ
Ｎ制御データの通信インタフェースを与えるインタフェ
ース部（ＩＮＦ）５０と、前記バックボード５２からの
ＢＷＢセルフインベントリ情報（ＳＩ）５３をデコード
してＲＯＭ選択信号の出力し、さらにＦＰＧＡ３５の初
期化等を制御する選択制御部（Ｓ−ＣＯＮＴ）５１とで
構成される。
【００３２】図４に示す実施態様例は、個別回路パッケ
ージ３１〜３４を除いた他は図３と全て同じである。本
例は配下に個別回路パッケージを特に必要とせず、共通
ネットワークインタフェースパッケージ３５内のＦＰＧ
Ａ３６による所定回路の構築だけで対処可能な場合の例
を示したものである。
ージ３１〜３４を除いた他は図３と全て同じである。本
例は配下に個別回路パッケージを特に必要とせず、共通
ネットワークインタフェースパッケージ３５内のＦＰＧ
Ａ３６による所定回路の構築だけで対処可能な場合の例
を示したものである。
【００３３】図５は、ＢＷＢセルフインベントリ情報の
一例を示したものである。また、図６は、図３のＦＰＧ
Ａ初期化フローの一例を示している。ここでは、図５及
び図６を参照しながら本発明による共通ネットワークイ
ンタフェースパッケージ３５の個別回路パッケージ対応
部分の構築について説明する。
一例を示したものである。また、図６は、図３のＦＰＧ
Ａ初期化フローの一例を示している。ここでは、図５及
び図６を参照しながら本発明による共通ネットワークイ
ンタフェースパッケージ３５の個別回路パッケージ対応
部分の構築について説明する。
【００３４】図６において、先ずシェルフに共通ネット
ワークインタフェースパッケージを搭載した状態で電源
が投入されるとＩＮＦ−ＬＳＩ４９の正常性が確認され
る（Ｓ１０）。次に、ＩＮＦ−ＬＳＩ４９がバックボー
ド５２からＢＷＢセルフインベントリ情報５３を受信す
ると（Ｓ１１及び１２）、それをもとに各個別回路パッ
ケージを判定し、それに対応したＲＯＭ４５〜４８の１
つを選択するＲＯＭセレクト信号４３をセレクタ回路４
４へ出力する（Ｓ１３及び１４）。
ワークインタフェースパッケージを搭載した状態で電源
が投入されるとＩＮＦ−ＬＳＩ４９の正常性が確認され
る（Ｓ１０）。次に、ＩＮＦ−ＬＳＩ４９がバックボー
ド５２からＢＷＢセルフインベントリ情報５３を受信す
ると（Ｓ１１及び１２）、それをもとに各個別回路パッ
ケージを判定し、それに対応したＲＯＭ４５〜４８の１
つを選択するＲＯＭセレクト信号４３をセレクタ回路４
４へ出力する（Ｓ１３及び１４）。
【００３５】図５にはＢＷＢセルフインベントリ情報の
一例を示している。図５の例では、ＢＷＢセルフインベ
ントリ情報として４ビット（Ｄ3 〜Ｄ0 ）のレベル信号
が与えられる。各ビットの組合せの意味付けは図５の
（ｂ）に示されている。なお、ここでは各個別回路パッ
ケージ毎に異なるセルフインベントリ情報が与えられて
いるが、例えばＳＬＣ、ＴＲＫ、及びＲＥＣの各パッケ
ージがネットワークインタフェースパッケージに対して
同じインタフェースを有する場合には、それらに対して
共通の１つのセルフインベントリ情報が与えられる。
一例を示している。図５の例では、ＢＷＢセルフインベ
ントリ情報として４ビット（Ｄ3 〜Ｄ0 ）のレベル信号
が与えられる。各ビットの組合せの意味付けは図５の
（ｂ）に示されている。なお、ここでは各個別回路パッ
ケージ毎に異なるセルフインベントリ情報が与えられて
いるが、例えばＳＬＣ、ＴＲＫ、及びＲＥＣの各パッケ
ージがネットワークインタフェースパッケージに対して
同じインタフェースを有する場合には、それらに対して
共通の１つのセルフインベントリ情報が与えられる。
【００３６】次に、初期化用ＲＯＭの選択によりＩＮＦ
−ＬＳＩ４９はＲＯＭ初期化信号４２をＦＰＧＡ３６の
ダウンロード制御部（Ｄ−ＣＯＮＴ）３９へ送出する
（Ｓ１５及び１６）。前記ダウンロード制御部（Ｄ−Ｃ
ＯＮＴ）３９からは初期化開始要求信号４１がＲＯＭ側
へ送出され、選択された初期化用ＲＯＭはイネーブルと
なって以降対応する個別回路パッケージ用の個別回路
（ＣＩＲ）３７及びインタフェース部（ＩＮＦ）３８を
構築するための設計データが読み出される（Ｓ１７及び
１８）。その後は、前記シェルフ用のネットワークイン
タフェースパッケージとして運用状態となる（Ｓ１
９）。
−ＬＳＩ４９はＲＯＭ初期化信号４２をＦＰＧＡ３６の
ダウンロード制御部（Ｄ−ＣＯＮＴ）３９へ送出する
（Ｓ１５及び１６）。前記ダウンロード制御部（Ｄ−Ｃ
ＯＮＴ）３９からは初期化開始要求信号４１がＲＯＭ側
へ送出され、選択された初期化用ＲＯＭはイネーブルと
なって以降対応する個別回路パッケージ用の個別回路
（ＣＩＲ）３７及びインタフェース部（ＩＮＦ）３８を
構築するための設計データが読み出される（Ｓ１７及び
１８）。その後は、前記シェルフ用のネットワークイン
タフェースパッケージとして運用状態となる（Ｓ１
９）。
【００３７】上記手順により、図３のネットワークイン
タフェースパッケージは、配下の個別回路パッケージ３
１〜３４の種別に係わらず、ＢＷＢセルフインベントリ
情報５３に対応する初期化ＲＯＭ４５〜４８の１つを選
択することにより共通使用が可能となる。
タフェースパッケージは、配下の個別回路パッケージ３
１〜３４の種別に係わらず、ＢＷＢセルフインベントリ
情報５３に対応する初期化ＲＯＭ４５〜４８の１つを選
択することにより共通使用が可能となる。
【００３８】図７及び図８は、図３及び図４の別の態様
例を示したものである。図７の例では、図３のセレクタ
回路４４を使用せず、初期化ＲＯＭ５５を１つだけ使用
する例を示している。本例では選択制御部（Ｓ−ＣＯＮ
Ｔ）５１からの選択信号を初期化ＲＯＭ５５の高位アド
レスに与えることでプログラムページを切り換えるよう
に構成している。各ページには、それぞれ異なる個別回
路パッケージ用の初期化プログラムが格納されており、
従って本例の場合にも図６の初期化フローがそのまま適
用される。
例を示したものである。図７の例では、図３のセレクタ
回路４４を使用せず、初期化ＲＯＭ５５を１つだけ使用
する例を示している。本例では選択制御部（Ｓ−ＣＯＮ
Ｔ）５１からの選択信号を初期化ＲＯＭ５５の高位アド
レスに与えることでプログラムページを切り換えるよう
に構成している。各ページには、それぞれ異なる個別回
路パッケージ用の初期化プログラムが格納されており、
従って本例の場合にも図６の初期化フローがそのまま適
用される。
【００３９】図８の例は、ＢＷＢセルフインベントリ情
報を使用しないネットワークインタフェースパッケージ
の共通化構成の一例を示したものである。本例ではＢＷ
Ｂセルフインベントリ情報に代えて、ネットワークイン
タフェースパッケージ３５に搭載したディップスイッチ
（ＤＩＰ・ＳＷ）５６をマニュアル設定することによっ
て対応する情報を与える。
報を使用しないネットワークインタフェースパッケージ
の共通化構成の一例を示したものである。本例ではＢＷ
Ｂセルフインベントリ情報に代えて、ネットワークイン
タフェースパッケージ３５に搭載したディップスイッチ
（ＤＩＰ・ＳＷ）５６をマニュアル設定することによっ
て対応する情報を与える。
【００４０】本構成の場合、マニュアル設定時に設定ミ
スが生じる欠点はあるが、搭載シェルフを問わないとい
う点でより汎用性のある共通パッケージとすることがで
きる。また、本構成によればＦＰＧＡ３６に限らずＩＮ
Ｆ−ＬＳＩ側のインタフェース部５０もディップスイッ
チ５６からの設定情報により幾つかのインタフェースの
１つを選択可能なように構成でき、種々のインタフェー
スに対応させることができる。
スが生じる欠点はあるが、搭載シェルフを問わないとい
う点でより汎用性のある共通パッケージとすることがで
きる。また、本構成によればＦＰＧＡ３６に限らずＩＮ
Ｆ−ＬＳＩ側のインタフェース部５０もディップスイッ
チ５６からの設定情報により幾つかのインタフェースの
１つを選択可能なように構成でき、種々のインタフェー
スに対応させることができる。
【００４１】図９は、本発明による共通ネットワークイ
ンタフェースパッケージの第２の基本構成例を示したも
のである。また、図１０は、図９のＦＰＧＡ初期化フロ
ーの一例を示している。本構成では初期化ＲＯＭに代え
て揮発性のＲＡＭ５７を用いる。図１０に示すように、
その初期化動作はＩＮＦ−ＬＳＩ４９がバックボード５
２からＢＷＢセルフインベントリ情報５３を受信するま
では図６と同様である（Ｓ２０〜２２）。
ンタフェースパッケージの第２の基本構成例を示したも
のである。また、図１０は、図９のＦＰＧＡ初期化フロ
ーの一例を示している。本構成では初期化ＲＯＭに代え
て揮発性のＲＡＭ５７を用いる。図１０に示すように、
その初期化動作はＩＮＦ−ＬＳＩ４９がバックボード５
２からＢＷＢセルフインベントリ情報５３を受信するま
では図６と同様である（Ｓ２０〜２２）。
【００４２】次に、受信したＢＷＢセルフインベントリ
情報５３から構築すべき自パッケージの種別を判断し、
そのパッケージ情報を通知部（ＮＴＣ）６０を介して上
位側装置である中央処理装置等へ通知する（Ｓ２３）。
それにより上位側装置からは対応するパッケージ初期化
データ５８が送られ、それをダウンロード制御部（Ｄ−
ＣＯＮＴ）５９がＲＡＭ５９に格納する（Ｓ２４及び２
５）。それ以降の手順（Ｓ２６〜２９）は図６と同様で
ある。
情報５３から構築すべき自パッケージの種別を判断し、
そのパッケージ情報を通知部（ＮＴＣ）６０を介して上
位側装置である中央処理装置等へ通知する（Ｓ２３）。
それにより上位側装置からは対応するパッケージ初期化
データ５８が送られ、それをダウンロード制御部（Ｄ−
ＣＯＮＴ）５９がＲＡＭ５９に格納する（Ｓ２４及び２
５）。それ以降の手順（Ｓ２６〜２９）は図６と同様で
ある。
【００４３】このように、本例では上位側装置から送ら
れるパッケージ初期化データに基づいてＦＰＧＡ３６を
初期化するため、ネットワークインタフェースパッケー
ジ３５の汎用性がより一層増大する。また、ネットワー
クインタフェースパッケージ３５のバージョンアップや
初期化データのデバッグ等も外部から容易に行うことが
できる利点がある。なお、本例に図８で示したディップ
スイッチ構成を適用するこも可能である。
れるパッケージ初期化データに基づいてＦＰＧＡ３６を
初期化するため、ネットワークインタフェースパッケー
ジ３５の汎用性がより一層増大する。また、ネットワー
クインタフェースパッケージ３５のバージョンアップや
初期化データのデバッグ等も外部から容易に行うことが
できる利点がある。なお、本例に図８で示したディップ
スイッチ構成を適用するこも可能である。
【００４４】図１１は、ＩＮＦ−ＬＳＩ４９のインタフ
ェース部（ＩＮＦ）５０の一構成例を示したものであ
る。図１１に示すように、本発明ではネットワーク（Ｎ
Ｗ）５４とのインターフェースを汎用化するため、１）
従来音声データとＳＤ／ＳＣＮデータを混在させていた
ハイウェー構成（図２の（ｂ）参照）を、音声データ用
のハイウェーインタフェース部６１とＳＤ／ＳＣＮ等の
データ用のハイウェーインタフェース部６２とによりそ
れらを完全に分離した別線構成とし、その結果データ転
送の高速化及びデータ容量の増大等の将来的な要求をも
満足する汎用性のある音声及びデータのインタフェース
を提供している。
ェース部（ＩＮＦ）５０の一構成例を示したものであ
る。図１１に示すように、本発明ではネットワーク（Ｎ
Ｗ）５４とのインターフェースを汎用化するため、１）
従来音声データとＳＤ／ＳＣＮデータを混在させていた
ハイウェー構成（図２の（ｂ）参照）を、音声データ用
のハイウェーインタフェース部６１とＳＤ／ＳＣＮ等の
データ用のハイウェーインタフェース部６２とによりそ
れらを完全に分離した別線構成とし、その結果データ転
送の高速化及びデータ容量の増大等の将来的な要求をも
満足する汎用性のある音声及びデータのインタフェース
を提供している。
【００４５】さらに、２）前記データ用のハイウェーイ
ンタフェース部６２にはゾーン分割方式を適用し、前記
ハイウェーインタフェース部６２にそのためのゾーン分
割部（ＺＯＮＥ）６３を設けることで、図１２で説明す
るようにデータ処理単位の最適化及びアクセスデータ内
容の明確化が達成され、より一層効率的なソフトウェア
処理が可能となっている。
ンタフェース部６２にはゾーン分割方式を適用し、前記
ハイウェーインタフェース部６２にそのためのゾーン分
割部（ＺＯＮＥ）６３を設けることで、図１２で説明す
るようにデータ処理単位の最適化及びアクセスデータ内
容の明確化が達成され、より一層効率的なソフトウェア
処理が可能となっている。
【００４６】図１２は、本発明によるゾーン分割方式を
採用したＳＤ／ＳＣＮハイウェーの構成例を示したもの
である。図１２の（ａ）に示すように、本例では従来シ
ステムとの互換性を考慮してマルチフレーム周期を２ｍ
ｓとしている。ＣＰＵ処理との整合性から各ワードタイ
ムスロト（ＷＴＳ）は３２ビット構成とし、１マルチフ
レームに１０２４タイムスロットを割り当てることで従
来の８倍のデータ転送容量を確保している。
採用したＳＤ／ＳＣＮハイウェーの構成例を示したもの
である。図１２の（ａ）に示すように、本例では従来シ
ステムとの互換性を考慮してマルチフレーム周期を２ｍ
ｓとしている。ＣＰＵ処理との整合性から各ワードタイ
ムスロト（ＷＴＳ）は３２ビット構成とし、１マルチフ
レームに１０２４タイムスロットを割り当てることで従
来の８倍のデータ転送容量を確保している。
【００４７】さらに、図１２の（ｂ）に示すように一連
のタイムスロットには８種類に分割したゾーン０〜ゾー
ン７を巡回的に割り当てる。図１２の（ｃ）の例に示す
ように、各ゾーン０〜７において、例えば障害情報等の
ように意味あいが同じ制御データ同士が同じゾーンに当
てられ、これにより明確に機能分離された交換処理が可
能となる。
のタイムスロットには８種類に分割したゾーン０〜ゾー
ン７を巡回的に割り当てる。図１２の（ｃ）の例に示す
ように、各ゾーン０〜７において、例えば障害情報等の
ように意味あいが同じ制御データ同士が同じゾーンに当
てられ、これにより明確に機能分離された交換処理が可
能となる。
【００４８】ゾーン分割することの利点としては、他に
障害情報等がまとまっているので監視するポイントが少
なくて済むこと、重要ビット（ゾ−ン）部分の読み取り
周期を早くするなどの性能向上が可能であること、等が
上げられる。例えば、個別ＰＫＧ抜け（３２ＰＫＧ分）
の監視を例にとると、ＷＴＳ８００の３２ビットを一回
まとめて監視するだけで良い。このように、ゾーン分割
方式を採用することによって交換機における汎用的なＳ
Ｄ／ＳＣＡＮデータ構成が実現され、インターフェース
の共通化によりファーム・ソフト処理の負担軽減／性能
向上が可能となる。
障害情報等がまとまっているので監視するポイントが少
なくて済むこと、重要ビット（ゾ−ン）部分の読み取り
周期を早くするなどの性能向上が可能であること、等が
上げられる。例えば、個別ＰＫＧ抜け（３２ＰＫＧ分）
の監視を例にとると、ＷＴＳ８００の３２ビットを一回
まとめて監視するだけで良い。このように、ゾーン分割
方式を採用することによって交換機における汎用的なＳ
Ｄ／ＳＣＡＮデータ構成が実現され、インターフェース
の共通化によりファーム・ソフト処理の負担軽減／性能
向上が可能となる。
【００４９】図１３は、本発明による交換システムの構
築例を示したものである。図１３において、引用符号７
１はアナログ電話機用の加入者回路（ＳＬＣ）パッケー
ジ、７２はディジタル電話機用の加入者回路（ＤＬＣ）
パッケージ、７３はアナログ用のトランク回路（ＡＴ）
パッケージ、７４はＰＢ信号等のレシーバ回路（ＲＥ
Ｃ）パッケージである。本例でこれらはネットワークイ
ンタフェース側に共通のインタフェースを有しているた
め、同じネットワークインタフェースパッケージである
集線スイッチ（ＬＴＳＷ）パッケージ７８に接続され
る。
築例を示したものである。図１３において、引用符号７
１はアナログ電話機用の加入者回路（ＳＬＣ）パッケー
ジ、７２はディジタル電話機用の加入者回路（ＤＬＣ）
パッケージ、７３はアナログ用のトランク回路（ＡＴ）
パッケージ、７４はＰＢ信号等のレシーバ回路（ＲＥ
Ｃ）パッケージである。本例でこれらはネットワークイ
ンタフェース側に共通のインタフェースを有しているた
め、同じネットワークインタフェースパッケージである
集線スイッチ（ＬＴＳＷ）パッケージ７８に接続され
る。
【００５０】本例におけるＢＷＢセルフインベントリ情
報は１６ビットで構成されているが、上記の場合その配
下に複数の個別回路パッケージ７１〜７４を有していて
も集線スイッチパッケージ７８に与えられるセルフイン
ベントリ情報は１つである。三者通話用トランク（ＴＷ
Ｔ）パッケージ７７はその配下に個別回路パッケージを
有さずただネットワーク（ＮＷ）７７に括り付けになる
ネットワークインタフェースパッケージであり図４の実
施例に相当する。
報は１６ビットで構成されているが、上記の場合その配
下に複数の個別回路パッケージ７１〜７４を有していて
も集線スイッチパッケージ７８に与えられるセルフイン
ベントリ情報は１つである。三者通話用トランク（ＴＷ
Ｔ）パッケージ７７はその配下に個別回路パッケージを
有さずただネットワーク（ＮＷ）７７に括り付けになる
ネットワークインタフェースパッケージであり図４の実
施例に相当する。
【００５１】引用符号７９のネットワークインタフェー
スパッケージは信号制御回路（ＳＧＣ）パッケージ７５
の多重／分離回路（ＳＧＣＭＤＸ）パッケージである。
図１４には多重／分離回路パッケージ７５の一構成例を
示している。点線枠３６内はＦＧＰＡで構成した多重／
分離部の回路ブロックを示し、点線枠４９内は専用ＬＳ
Ｉで構成したネットワーク側のインタフース部の回路ブ
ロックをそれぞれ示している。本例では信号制御回路パ
ッケージ７５の側の複数の音声及び制御ハイウェーがネ
ットワーク（ＮＷ）８５の側で１つの音声ハイウェーと
ＳＤ／ＳＣＮハイウェーに多重化される。
スパッケージは信号制御回路（ＳＧＣ）パッケージ７５
の多重／分離回路（ＳＧＣＭＤＸ）パッケージである。
図１４には多重／分離回路パッケージ７５の一構成例を
示している。点線枠３６内はＦＧＰＡで構成した多重／
分離部の回路ブロックを示し、点線枠４９内は専用ＬＳ
Ｉで構成したネットワーク側のインタフース部の回路ブ
ロックをそれぞれ示している。本例では信号制御回路パ
ッケージ７５の側の複数の音声及び制御ハイウェーがネ
ットワーク（ＮＷ）８５の側で１つの音声ハイウェーと
ＳＤ／ＳＣＮハイウェーに多重化される。
【００５２】その他のブロックについては本願発明と直
接の関連性を有しないため、ここでは機能名称の説明だ
けに留める。８４はデジタル回線用トランク（ＴＩＭ
Ｆ）、８６はハイウェースイッチ（ＳＷ）、８７はトー
ン発生器（ＴＮＧ）、８８はパス制御回路（ＬＲＰＣ
Ｍ）、７６及び８９はバスアービタ（ＰＳＡ）、そして
９０は中央処理回路（ＣＰＵ）である。
接の関連性を有しないため、ここでは機能名称の説明だ
けに留める。８４はデジタル回線用トランク（ＴＩＭ
Ｆ）、８６はハイウェースイッチ（ＳＷ）、８７はトー
ン発生器（ＴＮＧ）、８８はパス制御回路（ＬＲＰＣ
Ｍ）、７６及び８９はバスアービタ（ＰＳＡ）、そして
９０は中央処理回路（ＣＰＵ）である。
【００５３】本例の交換システムでは、バックボードの
セルフインベントリ情報によって各装置のネットワーク
インタフースパッケージ７７〜７９は自パッケージがど
のシェルフに搭載されているかを容易に認識することが
できる。また、ネットワ−ク８５側のインタフェース８
１〜８３も図１１及び１４で示したように共通化されて
いる。従って、図１３に斜線で示した本願発明による共
通ネットワークインタフースパッケージ７７〜７９は１
種類のパッケージでどのシェルフにも搭載可能である。
セルフインベントリ情報によって各装置のネットワーク
インタフースパッケージ７７〜７９は自パッケージがど
のシェルフに搭載されているかを容易に認識することが
できる。また、ネットワ−ク８５側のインタフェース８
１〜８３も図１１及び１４で示したように共通化されて
いる。従って、図１３に斜線で示した本願発明による共
通ネットワークインタフースパッケージ７７〜７９は１
種類のパッケージでどのシェルフにも搭載可能である。
【００５４】
【発明の効果】以上、本発明によれば以下のような種種
の有用な効果を奏する。第１に、汎用プログラマブル・
デバイスが、各装置に搭載されるネットワークインタフ
ースパッケージを共通にすることで、ネットワークイン
タフースパッケージを１枚のパッケージで共用できる。
それにより、パッケージのコストダウンが可能となり、
また汎用プログラマブル・デバイスを共通化することで
部品価格の低減を達成することも可能となる。さらに、
パッケージ数の減少による保守性の向上（ストックパッ
ケージの減少。パッケージ挿入ミスの減少）を図ること
ができる。
の有用な効果を奏する。第１に、汎用プログラマブル・
デバイスが、各装置に搭載されるネットワークインタフ
ースパッケージを共通にすることで、ネットワークイン
タフースパッケージを１枚のパッケージで共用できる。
それにより、パッケージのコストダウンが可能となり、
また汎用プログラマブル・デバイスを共通化することで
部品価格の低減を達成することも可能となる。さらに、
パッケージ数の減少による保守性の向上（ストックパッ
ケージの減少。パッケージ挿入ミスの減少）を図ること
ができる。
【００５５】また、パッケージも１種類ですむため設計
／製造工数が削減され、さらに試験設備の共有化が図ら
れる。このため、将来的にネットワークインタフースパ
ッケージに接続される個別回路パッケージが増加して
も、容易に対応可能である。
／製造工数が削減され、さらに試験設備の共有化が図ら
れる。このため、将来的にネットワークインタフースパ
ッケージに接続される個別回路パッケージが増加して
も、容易に対応可能である。
【００５６】第２に、ＳＤ／ＳＣＡＮデータの通知ビッ
ト数を増やし、且つゾーン分割により各ゾーン毎に同じ
意味合いのビット情報をまとめることで、汎用的なＳＤ
／ＳＣＡＮ収容構成をとることができた。この汎用的な
ＳＤ／ＳＣＡＮ収容構成により以下の効果を奏する。
ト数を増やし、且つゾーン分割により各ゾーン毎に同じ
意味合いのビット情報をまとめることで、汎用的なＳＤ
／ＳＣＡＮ収容構成をとることができた。この汎用的な
ＳＤ／ＳＣＡＮ収容構成により以下の効果を奏する。
【００５７】ネットワークインタフースパッケージの種
別を問わないパッケージの共通化に対応可能となり、将
来的なビット情報の追加・削除等の対応も容易に行え
る。また、ゾーン化によりファーム・ソフトの監視が容
易に可能なビット収容構成をとることができファーム・
ソフト処理性能を向上させることができる。
別を問わないパッケージの共通化に対応可能となり、将
来的なビット情報の追加・削除等の対応も容易に行え
る。また、ゾーン化によりファーム・ソフトの監視が容
易に可能なビット収容構成をとることができファーム・
ソフト処理性能を向上させることができる。
【００５８】上記第１及び第２の効果により、顧客に対
して高機能／高信頼性及びコストダウンした交換システ
ムを提供することが可能となる。なお、これまでは交換
システムにおけるネットワークインタフースパッケージ
の共通化について述べてきたが、これまで述べたパッケ
ージ共通化の手法はそれに限定されることなく一般の装
置パッケージに容易に適用可能なことはいうまでもな
い。
して高機能／高信頼性及びコストダウンした交換システ
ムを提供することが可能となる。なお、これまでは交換
システムにおけるネットワークインタフースパッケージ
の共通化について述べてきたが、これまで述べたパッケ
ージ共通化の手法はそれに限定されることなく一般の装
置パッケージに容易に適用可能なことはいうまでもな
い。
【図１】従来の交換システムの一例を示した図である。
【図２】ネットワークインタフェース部とネットワーク
部との間のハイウェー構成の一例を示した図である。
部との間のハイウェー構成の一例を示した図である。
【図３】本発明による共通ネットワークインタフェース
パッケージの第１の基本構成例を示した図である。
パッケージの第１の基本構成例を示した図である。
【図４】図３の別の態様例を示した図である。
【図５】ＢＷＢセルフインベントリ情報の一例を示した
図である。
図である。
【図６】図３のＦＰＧＡ初期化フローの一例を示した図
である。
である。
【図７】図３及び４の別の態様例（１）を示した図であ
る。
る。
【図８】図３及び４の別の態様例（２）を示した図であ
る。
る。
【図９】本発明による共通ネットワークインタフェース
パッケージの第２の基本構成例を示した図である。
パッケージの第２の基本構成例を示した図である。
【図１０】図９のＦＰＧＡ初期化フローの一例を示した
図である。
図である。
【図１１】ＩＮＦ−ＬＳＩのインタフェース部の一構成
例を示した図である。
例を示した図である。
【図１２】ＳＤ／ＳＣＮハイウェーの構成例を示した図
である。
である。
【図１３】本発明による交換システムの構築例を示した
図である。
図である。
【図１４】多重／分離回路パッケージの一構成例を示し
た図である。
た図である。
３１…加入者回路パッケージ ３２…トランク回路パッケージ ３３…レシーバ回路パッケージ ３４…信号制御回路パッケージ ３５…ネットワークインタフェースパッケージ ３６…ＦＰＧＡ ３７…個別回路部 ３８、５０…インタフェース部 ３９…ダウンロード制御部 ４４…セレクタ回路 ４５〜４８、５５…ＲＯＭ ４９…専用ＬＳＩ ５１…選択制御部 ５２…バックボード ５３…ＢＷＢセルフインベントリ情報 ５４…ネットワーク部 ５６…ディップスイッチ ５７…ＲＡＭ ６１…音声ハイウェーインタフェース ６２…ＳＤ／ＳＣＮハイウェーインタフェース ６３…ゾーン分割部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B089 GA07 GA34 JA00 JB05 KA09 MB02 5K030 HA01 KA02 KA13 5K050 AA19 BB06 BB11 BB12 BB14 CC02 DD04 DD21 DD30 EE23 EE25 EE33 FF13 FF15 FF16 GG10 GG12 HH09 9A001 BB04 CC03 JJ12 KK56
Claims (19)
- 【請求項１】 装置内で複数用途に共通使用される回路
パッケージであって、 個別回路を構成するための汎用プログラマブルハードウ
ェア構築デバイスと、 前記汎用プログラマブルハードウェア構築デバイスを初
期化して複数の個別回路を選択的に構成するための複数
の初期化ソフトウェアを記憶するメモリと、 各個別回路に対応した初期化ソフトウェアを前記メモリ
から選択する手段と、 前記選択する手段に対し選択すべき初期化ソフトウェア
を指示する指示手段と、から構成されることを特徴とす
る共通化パッケージ。 - 【請求項２】 前記回路パッケージは、プリント板パッ
ケージである請求項１記載のパッケージ。 - 【請求項３】 前記汎用プログラマブルハードウェア構
築デバイスは、ＦＰＧＡである請求項１記載のパッケー
ジ。 - 【請求項４】 前記メモリは、前記複数の初期化ソフト
ウェアのそれぞれを個別に保持する複数の不揮発性メモ
リからなる請求項１記載のパッケージ。 - 【請求項５】 前記指示手段による指示は、前記装置側
から受信したＢＷＢ（Back Wiring Board)セルフインベ
ントリ情報によって行われる請求項１記載のパッケー
ジ。 - 【請求項６】 前記指示手段はパッケージに搭載された
マニュアル設定手段である請求項１記載のパッケージ。 - 【請求項７】 前記個別回路には対応個別回路パッケー
ジが接続される請求項１記載のパッケージ。 - 【請求項８】 さらに、装置側とインターフェースする
専用回路を有し、前記専用回路は、データ信号と制御信
号とを別線で分離し、且つ前記制御信号は類似信号同士
をゾーン毎に纏めたゾーン分割されている請求項１記載
のパッケージ。 - 【請求項９】 前記共通化パッケージは、ネットワーク
インタフェースパッケージである請求項１〜７のいずれ
か一つに記載のパッケージ。 - 【請求項１０】 前記共通化パッケージは、ネットワー
クインタフェースパッケージであり、且つ前記データ信
号は音声ハイウェー信号であり、前記制御信号はＳＤ／
ＳＣＮ（Signal Data/Scan) ハイウェー信号である請求
項８記載のパッケージ。 - 【請求項１１】 装置内で複数用途に共通使用されるプ
リント板パッケージであって、 個別回路を構成するための汎用プログラマブルハードウ
ェア構築デバイスと、 前記汎用プログラマブルハードウェア構築デバイスを初
期化して個別回路を構成するための初期化ソフトウェア
を記憶するメモリと、 前記初期化ソフトウェアに対応する情報を指示する手段
と、 前記指示された情報を前記装置側に通知する手段と、 前記通知により装置側から受信した初期化ソフトウェア
を前記メモリに格納する手段と、から構成されることを
特徴とする共通化パッケージ。 - 【請求項１２】 前記汎用プログラマブルハードウェア
構築デバイスは、ＦＰＧＡ（Field Programable Gate A
rrey) である請求項１１記載のパッケージ。 - 【請求項１３】 前記メモリは、揮発性メモリからなる
請求項１１記載のパッケージ。 - 【請求項１４】 前記指示手段による指示は、前記装置
側から受信したＢＷＢセルフインベントリ情報によって
行われる請求項１１記載のパッケージ。 - 【請求項１５】 前記指示手段は、パッケージに搭載さ
れたマニュアル設定手段である請求項１１記載のパッケ
ージ。 - 【請求項１６】 前記個別回路には対応個別回路パッケ
ージが接続される請求項１１記載のパッケージ。 - 【請求項１７】 さらに、装置側とインターフェースす
る専用回路を有し、前記専用回路は、データ信号と制御
信号とを別線で分離し、且つ前記制御信号は類似信号同
士をゾーン毎に纏めたゾーン分割されている請求項１１
記載のパッケージ。 - 【請求項１８】 前記共通化パッケージは、ネットワー
クインタフェースパッケージである請求項１１〜１６の
いずれか一つに記載のパッケージ。 - 【請求項１９】 前記共通化パッケージは、ネットワー
クインタフェースパッケージであり、且つ前記データ信
号は音声ハイウェー信号であり、前記制御信号はＳＤ／
ＳＣＮ（Signal Data/Scan) ハイウェー信号である請求
項１７記載のパッケージ。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245956A (ja) * | 2005-03-02 | 2006-09-14 | Sanden Corp | 通信機器用の接続装置 |
| JP2007208641A (ja) * | 2006-02-01 | 2007-08-16 | Nec Infrontia Corp | ボタン電話装置の主制御基板 |
| JP2010130367A (ja) * | 2008-11-27 | 2010-06-10 | Fujitsu Ltd | データ伝送装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7565461B2 (en) * | 1997-12-17 | 2009-07-21 | Src Computers, Inc. | Switch/network adapter port coupling a reconfigurable processing element to one or more microprocessors for use with interleaved memory controllers |
| US7373440B2 (en) * | 1997-12-17 | 2008-05-13 | Src Computers, Inc. | Switch/network adapter port for clustered computers employing a chain of multi-adaptive processors in a dual in-line memory module format |
| KR100664162B1 (ko) | 2004-10-14 | 2007-01-04 | 엘지전자 주식회사 | 휴대용 단말기 및 피엘디를 이용한 그의 기능 구현방법 |
| US20090028548A1 (en) * | 2007-03-14 | 2009-01-29 | Yukihisa Tamura | Operation and construction method of network using multi-rate interface panel |
| JP4867728B2 (ja) * | 2007-03-14 | 2012-02-01 | 株式会社日立製作所 | 光信号の多重化伝送装置 |
| US9478855B2 (en) * | 2014-06-24 | 2016-10-25 | Los Alamos National Security, Llc | Space vehicle field unit and ground station system |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63100558A (ja) | 1986-07-02 | 1988-05-02 | Hitachi Ltd | パツケ−ジ選択方式 |
| US5323460A (en) * | 1992-01-07 | 1994-06-21 | Ag Communication Systems Corporation | Enhanced subscriber line interface circuit |
| US5309509A (en) * | 1992-07-27 | 1994-05-03 | At&T Bell Laboratories | Graphical user interface workstation |
| US5302947A (en) | 1992-07-31 | 1994-04-12 | Motorola, Inc. | Method and apparatus for loading a software program from a radio modem into an external computer |
| JP3315171B2 (ja) | 1992-12-28 | 2002-08-19 | 日立マクセル株式会社 | Ｉｃカードとリーダ・ライタとの間の通信方式 |
| JPH0787538A (ja) * | 1993-09-17 | 1995-03-31 | Fujitsu Ltd | 加入者端局装置 |
| US6477248B1 (en) * | 1995-06-02 | 2002-11-05 | Teleport Communications Group Inc. | Multi-line station interface |
| JPH0974412A (ja) * | 1995-09-04 | 1997-03-18 | Fujitsu Ltd | Ａｔｍ交換網のａｐｓシステム |
| US6381239B1 (en) * | 1996-02-13 | 2002-04-30 | Taqua Systems, Inc. | Multiple application switching platform and method |
| US6018529A (en) * | 1996-09-27 | 2000-01-25 | Adtran, Inc. | Channel bank with individually removable processorless U-BRITE cards controlled by bank controller card |
| US6233242B1 (en) * | 1996-12-30 | 2001-05-15 | Compaq Computer Corporation | Network switch with shared memory system |
| US6396922B1 (en) * | 1997-12-30 | 2002-05-28 | Alcatel Usa Sourcing, L.P. | Telecommunications terminal card |
| US6633639B1 (en) * | 1997-12-30 | 2003-10-14 | Nortel Networks Limited | Telephone switch configuration detector |
| US6639983B1 (en) * | 1998-01-20 | 2003-10-28 | Intel Corporation | Adaptable line driver interface for digital telephone systems |
| US6604136B1 (en) * | 1998-06-27 | 2003-08-05 | Intel Corporation | Application programming interfaces and methods enabling a host to interface with a network processor |
| JP4101368B2 (ja) * | 1998-08-24 | 2008-06-18 | 松下電器産業株式会社 | ボタン電話装置およびそのメンテナンス方法並びに記録媒体 |
| US6694015B1 (en) * | 2000-03-06 | 2004-02-17 | Lucent Technologies Inc | Universal line interface in telecommunications system |
-
1998
- 1998-11-24 JP JP33266598A patent/JP3748723B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-12 US US09/373,166 patent/US6810121B1/en not_active Expired - Fee Related
- 1999-09-03 CN CNB991183851A patent/CN1203645C/zh not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245956A (ja) * | 2005-03-02 | 2006-09-14 | Sanden Corp | 通信機器用の接続装置 |
| JP4704073B2 (ja) * | 2005-03-02 | 2011-06-15 | サンデン株式会社 | 通信機器用の接続装置 |
| JP2007208641A (ja) * | 2006-02-01 | 2007-08-16 | Nec Infrontia Corp | ボタン電話装置の主制御基板 |
| JP2010130367A (ja) * | 2008-11-27 | 2010-06-10 | Fujitsu Ltd | データ伝送装置 |
| US8611207B2 (en) | 2008-11-27 | 2013-12-17 | Fujitsu Limited | Data transmitter and data transmission method |
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