JP2000164801A - 集積化半導体装置 - Google Patents

集積化半導体装置

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JP2000164801A JP10333893A JP33389398A JP2000164801A JP 2000164801 A JP2000164801 A JP 2000164801A JP 10333893 A JP10333893 A JP 10333893A JP 33389398 A JP33389398 A JP 33389398A JP 2000164801 A JP2000164801 A JP 2000164801A
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circuit
electrode
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Shuichi Furuichi
修一 古市
Hideo Nakanishi
秀雄 中西
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Matsushita Electric Works Ltd
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Abstract

(57)【要約】 【課題】 端子電極の接合部におけるブリッジ不良や接
合不良の発生の抑制、端子電極の半田濡れ性の向上、基
板打ち抜き加工時に端子電極にクラックが発生の抑制、
ワイヤボンディング性の向上を達成できる集積化半導体
装置を提供する。 【解決手段】 基板３に形成した端子電極１８を含む回
路に、電解ニッケルメッキ層７、ソフト金メッキ層８、
パラジウムメッキ層９を順次形成する。基板３に半導体
チップ４を実装して半導体装置２を作製する。半導体装
置２の端子電極１８を、ナフトトリアゾール系誘導体等
を含む溶液にて処理する。端子電極１８に半田粉末を付
着させ、加熱溶融して端子電極１８に半田回路２０を形
成する。半導体装置２の端子電極１８と他の半導体装置
２の端子電極１８とが重なるように半導体装置２を積層
し、半田回路２０を加熱溶融することにより半導体装置
２同士を接合すると共に半導体装置２の端子電極１８間
の導通を確保して成る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体装置
を積層集積化してなる集積化半導体装置に関するもので
ある。
【０００２】
【従来の技術】半導体が実装された基板３を積層して高
集積化半導体装置１を製造するにあたっては、図６に示
すように、まず、回路形成がなされた基板３に半導体チ
ップ４を搭載し、半導体チップ４と基板３の上部回路１
０を金線等のワイヤ１７にてボンディングし、回路接合
部を封止樹脂１９にて封止して、半導体装置２を作製す
る。この半導体装置２の、ニッケル・金メッキ処理され
た端子電極１８に導通ペースト２２や、あるいは半田、
銀等を含む半田ペーストを塗布し、この半導体装置２の
端子電極１８を、他の半導体装置２の端子電極１８と、
導通ペースト２２等を介して重ね、リフロー加熱するこ
とにより、半導体装置２の端子電極１８同士を接合して
いた。
【０００３】しかしこのような方法においては、半導体
装置２の端子電極１８同士を導通ペースト２２等にて接
合するに際し、図７に示すように、溶融した導通ペース
ト２２が流れて隣り合う端子電極１８間を短絡するいわ
ゆるブリッジの形成や、端子電極１８間の接合不良が発
生するおそれがあった。
【０００４】一方、近年プリント配線板等の基板の端子
間を半田にて接合する方法として、基板の端子電極を、
ナフトトリアゾール系誘導体、ベンゾトリアゾール系誘
導体、イミダゾール系誘導体、ベンゾイミダゾール系誘
導体、メルカプトベンゾチアゾール系誘導体、ベンゾチ
アゾールチオ脂肪酸系誘導体のうちの少なくとも一種の
ものを含む粘着性付与剤にて浸漬処理又は塗布処理し
て、端子電極に粘着性を発現させた後、この端子電極に
半田粉末を付着させ、この半田粉末を加熱溶融して端子
電極に半田回路を形成し、この基板の端子電極とマザー
ボード等の端子電極とが重なるように基板をマザーボー
ド等に積層し、半田回路を加熱溶融することにより基板
とマザーボード等を接合すると共に端子電極間の導通を
確保する方法が提案されており、このような方法を、集
積化半導体装置の製造に適用することにより、集積化半
導体装置のブリッジ不良や接合不良の発生を抑制するこ
とが期待される。
【０００５】
【発明が解決しようとする課題】しかし、従来から半導
体装置の端子電極には、ワイヤボンディング性の向上の
ために、無電解ニッケルメッキ及び電解金メッキが施さ
れており、このようにめっき処理された端子電極に対し
ては、半田濡れ性が悪く、上記の方法をそのまま適用す
ることは困難であった。これは、金メッキ層と粘着性被
膜との濡れ性が悪いためであると考えられる。この場
合、粘着性付与剤による処理時間を３０分程度にする
と、半田濡れ性を向上させることができるが、処理時間
が長すぎて、量産性がないものである。
【０００６】また、半導体装置の基板は、端子電極を形
成した後に、母板から打ち抜き加工を施して切り出され
ることが多く、この打ち抜き加工時に端子電極にクラッ
クが発生しないようなメッキ処理を端子電極に施す必要
がある。
【０００７】本発明は上記の点に鑑みてなされたもので
あり、製造時の端子電極の接合部におけるブリッジ不良
や接合不良の発生を抑制することができると共に、端子
電極の半田濡れ性が良好であり、また基板の打ち抜き加
工時に端子電極にクラックが発生することを抑制し、更
にワイヤボンディング性が良好な、集積化半導体装置を
提供することを目的とするものである。
【０００８】
【課題を解決するための手段】本発明の請求項１に係る
集積化半導体装置は、基板３に形成した端子電極１８を
含む回路に、電解ニッケルメッキを施して電解ニッケル
メッキ層７を形成し、電解ニッケルメッキ層７の表面に
電解金メッキを施してソフト金メッキ層８を形成し、ソ
フト金メッキ層８の表面に無電解パラジウムメッキを施
してパラジウムメッキ層９を形成して３層のメッキ層６
を形成し、この基板３に半導体チップ４を実装してなる
半導体装置２の端子電極１８を、ナフトトリアゾール系
誘導体、ベンゾトリアゾール系誘導体、イミダゾール系
誘導体、ベンゾイミダゾール系誘導体、メルカプトベン
ゾチアゾール系誘導体、ベンゾチアゾールチオ脂肪酸系
誘導体のうちの少なくとも一種のものを含む溶液にて浸
漬処理又は塗布処理して、端子電極１８に粘着性を発現
させた後、この端子電極１８に半田粉末を付着させ、こ
の半田粉末を加熱溶融して端子電極１８に半田回路２０
を形成し、半導体装置２の端子電極１８と他の半導体装
置２の端子電極１８とが重なるように半導体装置２を積
層し、半田回路２０を加熱溶融することにより半導体装
置２同士を接合すると共に半導体装置２の端子電極１８
間の導通を確保して成ることを特徴とするものである。
【０００９】また本発明の請求項２に係る半導体装置
は、請求項１の構成に加えて、端子電極１８を含む回路
の電解ニッケルメッキ層７の厚みを５〜１５μｍに形成
し、ソフト金メッキ層８の厚みを０．０１〜０．０５μ
ｍに形成し、パラジウムメッキ層９の厚みを０．０１〜
０．０２μｍに形成して成ることを特徴とするものであ
る。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。
【００１１】図１（ａ）及び図２に、本発明において、
半導体装置２の製造に用いる基板３を示す。本発明に用
いる半導体装置２を作製するためには、例えば先ず両面
銅張積層板等の母基材に、基板３を切り出す際の方形の
切断線に沿ってスルーホールを複数穿設し、このスルー
ホールの内面、及び母基材の全面に無電解銅メッキを施
した上に更に電解メッキを施す。更に、回路形成面やス
ルーホール内面に、穴埋め，レジスト印刷、ドライフィ
ルムの貼着等によるマスクを施した状態でエッチング処
理を施した後、マスクを除去し、基板３に銅回路５を形
成する。この銅回路５にて母基材の上部及び下部のスル
ーホールの穿設位置の周辺部分に、スルーホールの内面
の部分のものが側部電極４、基板上部におけるスルーホ
ールの穿設位置の周辺部分のものが上部電極１１、基板
３下部におけるスルーホールの穿設位置の周辺部分のも
のが下部電極１３として構成される端子電極１８を形成
すると共に、母基材の上面に、上部電極１１に接続さ
れ、各上部電極１１からチップ搭載部１５を形成する部
分の周辺まで延びる上部回路１０を形成する。
【００１２】そして母基材の上面には、端子電極１８の
内側に、チップ搭載部１５を囲むようにソルダーレジス
ト１４を印刷法等により形成しておく。
【００１３】そして本発明においては、図４に示すよう
に、上部電極１１、側部電極１２、下部電極１３、及び
上部回路１０にて構成される回路に、電解ニッケルメッ
キを施して厚み５〜１５μｍの電解ニッケルメッキ層７
を形成し、この電解ニッケルメッキ層７の上面に、電解
金メッキを施して、厚み０．０１〜０．０５μｍのソフ
ト金メッキ層８を形成し、更に無電解パラジウムメッキ
を施して、厚み０．０１〜０．０２μｍのパラジウムメ
ッキ層９を形成して、３層から成るメッキ層６を形成す
るものである。
【００１４】ここで電解ニッケルメッキ層７の厚みが５
μｍに満たない場合、及び１５μｍを超える場合は、い
ずれもワイヤボンディング時のボンディング強度が低下
するおそれがあり、また５μｍに満たない場合はスルー
ホールを半裁するように母基材から基板３を打ち抜く際
に電解ニッケルメッキ層７にめくれが発生するおそれが
ある。またソフト金メッキ層８の厚みが０．０１μｍに
満たないと、スルーホールを半裁するように母基材から
基板３を打ち抜く際にパラジウムメッキ層９にめくれが
発生するおそれがあり、また０．０５μｍを超えると、
後述する端子電極１８への半田回路２０の形成時に、端
子電極１８と半田との濡れ性が低くなり、半田塗布時間
が長くかかるおそれがある。またパラジウムメッキ層９
の厚みが０．０１μｍに満たないと、ワイヤボンディン
グ時の電解ニッケル層のニッケルの拡散によりボンディ
ング強度が低下するおそれがあり、また０．０２μｍを
超えると、ボンディング性が飽和するにも関わらず、製
造コストが上昇して好ましくない。
【００１５】また母基材の裏面における、基板３が切り
出される部分には、下部電極１３が形成される基板３の
周縁部分を残して、方形状に座ぐり加工して、座ぐり加
工した内部にチップ搭載部１５を形成すると共に、チッ
プ搭載部１５の上底面の、この上底面の面積よりも小さ
い面積部分を上方に貫通開口させて貫通穴１６を形成す
る。
【００１６】そして、スルーホールを横切る線に沿って
母基材を、スルーホールを半裁するように金型打抜き等
により切断し、ルーター等による外形加工を行うことに
よって、基板３を母基材から切り出すと共に、基板３の
端部にスルーホールが切断されることによって形成され
る側部電極１２、上部電極１１及び下部電極１３から成
る端子電極１８を設ける。ここで、図５（ａ）に示すよ
うに、基板３の側面には、端子電極の切断面２３が形成
されるものであり、このときこの切断面２３は、下地の
銅が露出することとなる。図３に上部電極１１及び下部
電極１３の形状を示す。このようにして図１（ａ）及び
図２に示されるような基板が作製される。尚、図２中に
おいて、ソルダーレジストの図示を省略している。ここ
で端子電極１８の下地メッキ層として電解ニッケルメッ
キ層７を形成しているため、下地メッキ層を無電解ニッ
ケルメッキにて形成する場合と異なり、基板３の打ち抜
き時に端子電極１８にクラックが発生することを防止す
ることができるものである。
【００１７】半導体チップ４の搭載にあたっては、図１
（ｂ）に示すように、チップ搭載部１５の上底面に接着
剤を塗布し、この接着剤を介して半導体チップ４をチッ
プ搭載部１５の上底面に接着することにより行う。そし
てワイヤボンディング方式を用いて貫通穴１６から上部
に露出する半導体チップ４の電極と上部回路１０とを貫
通穴１６を通して金ワイヤ１７等の金属細線で接続した
後、チップ搭載部１５に封止樹脂１９を注入して樹脂成
形する。このとき封止樹脂１９は、ソルダーレジスト１
４で囲まれた部分の内側を全て覆うように形成するもの
である。ここで本発明においては上記のように、上部回
路１０に電解ニッケルメッキを施して厚み５〜１５μｍ
の電解ニッケルメッキ層７を形成し、この電解ニッケル
メッキ層７の上面に、電解金メッキを施して、厚み０．
０１〜０．０５μｍの純金のソフト金メッキ層８を形成
し、更に無電解パラジウムメッキを施して、厚み０．０
１〜０．０２μｍのパラジウムメッキ層９を形成したも
のであり、そのためワイヤ１７と端子電極１８との接合
強度を向上することができるものである。これは、パラ
ジウムメッキ層９により、電解ニッケルメッキ層７のニ
ッケルの拡散が抑制されるためであると考えられる。
【００１８】尚、半導体装置２を製造するための工程の
順序は上記の順序に限られるものではなく、母材からの
基板３の切り出しを行う前に半導体チップ４の搭載を行
うなど、適宜の順序にて製造を行うことができる。
【００１９】このようにして作製された半導体装置２を
積層して高集積化する際には、まず端子電極１８の、下
地の銅が露出している切断面２３に、エッチング量０．
５〜１μｍのソフトエッチング処理を施し、切断面２３
の半田濡れ性を向上させる。次に、この半導体装置２の
端子電極１８に、粘着付与剤を、浸漬処理又は付着処理
を施すことにより、塗布する。ここで粘着付与剤として
は、下記一般式（１）で示されるベンゾトリアゾール系
誘導体、下記一般式（２）で示されるナフトトリアゾー
ル系誘導体、下記一般式（３）で示されるイミダゾール
系誘導体、下記一般式（４）で示されるベンゾイミダゾ
ール系誘導体、下記一般式（５）で示されるメルカプト
ベンゾチアゾール系誘導体、下記一般式（６）で示され
るベンゾチアゾールチオ脂肪酸系誘導体のうちの少なく
とも一種のものを含む溶液を用いるものである。
【００２０】
【化１】
【００２１】
【化２】
【００２２】
【化３】
【００２３】
【化４】
【００２４】
【化５】
【００２５】
【化６】
【００２６】この粘着性付与化合物の少なくとも一つを
水に溶解し、酸性、好ましくはｐＨ３〜４程度の微酸性
に調整して、粘着性付与剤を調製する。ｐＨの調整に用
いる酸としては、塩酸、硫酸、硝酸等の無機酸や、蟻
酸、酢酸、プロピオン酸、リンゴ酸、シュウ酸、マロン
酸、コハク酸、酒石酸等の有機酸を挙げることができ
る。この粘着性付与化合物の濃度は厳しくは限定されな
いが、溶解性、使用状況に合わせて適宜調整して用いる
ものであり、好ましくは、全体として０．０５重量％〜
２０重量％程度が使用しやすく、これよりも低濃度であ
ると粘着性薄膜の形成が不十分となり、好ましくない。
【００２７】処理温度は室温よりは若干加温したほうが
粘着性膜の生成速度、生成量もよく、粘着性付与化合物
濃度、金属の種類などにより変わり限定的でないが、一
般的には３０℃乃至６０℃位の範囲が好適である。また
浸漬処理時間は、３分乃至５分間の範囲とするものであ
る。
【００２８】なおこの場合、粘着性付与剤中に銅イオン
として１００〜１０００ｐｐｍを共存させるときは粘着
性膜の生成速度、生成量などの生成効率が高まるので好
ましい。
【００２９】ここで使用する前述の粘着性付与化合物を
含む粘着性付与剤中に浸漬または塗布すると、金属露出
表面である半導体装置２の端子電極１８に粘着性付与化
合物が付着して粘着性を示す。
【００３０】これを水洗、乾燥して金属露出面が粘着性
のある表面となった半導体装置２が得られる。この半導
体装置２に半田粉末をふりかけ、粘着面に付着させ、余
分の半田粉末を除いた後加熱し、この半田粉末を、リフ
ロー炉中で溶融しレベリングして、図１（ｃ）に示すよ
うに、厚み５０〜１００μｍの半田回路２０を形成す
る。この際に使用する半田の材質としては共晶、銀入
り、ビスマス入り等用途により任意に選択できる。
【００３１】この粘着性付与剤は、半田面に対しても粘
着面を形成するので、半田回路２０が要求の厚さに達し
ないときは、二回以上の複数回処理をすることにより目
的とする厚さの半田回路２０とすることができる。
【００３２】このように本発明においては半導体装置２
の半田回路２０を形成するのに、回路を形成する金属露
出部に粘着性を付与し、そこに半田粉末を付着させるこ
とにより精確微細な半田回路２０を形成させるものであ
る。
【００３３】また露出した金属回路を有する半導体装置
２を、粘着性付与化合物を含有する粘着性付与剤を用
い、浸漬または塗布処理することにより、化学的手段で
その表面のみに粘着性物質を生成させ、これに半田粉末
を付着させて半田回路２０を形成するものである。
【００３４】この反応機構は完全に解明してはいない
が、金属と本発明の粘着性付与化合物がキレート化合物
を作り、これが粘着性を示す物質であろうと考えてい
る。
【００３５】このため粘着性物質は、露出した金属回路
部分である端子電極１８にしか生成しないため、半導体
装置２上の粘着性物質析出の位置合わせなどは不要であ
り、回路のピッチが微細になってもこれに充分追随可能
なものである。
【００３６】また半田はこの粘着性物質に付着させる形
式をとるため、半田粉末をペーストとしたインキを使用
した印刷法と異なり、半田粉末の粒度を越えたブリッジ
の生成はなく、端子電極１８のみに、微細な半田回路２
０パターンを簡単に形成することができる。
【００３７】上記のように半田回路２０を形成するにあ
たっては、ニッケルメッキ及び金メッキが施されたのみ
の端子電極の場合、粘着性付与剤による処理時間が短時
間であると、処理後の端子電極と半田との濡れ性が悪
く、半田回路の成形性が悪いものであるが、本発明にお
いては、上記のような３〜５分という短時間の処理時間
においても、端子電極１８の半田濡れ性が良好となり、
半田回路２０の成形性を良好なものとすることができ、
集積化半導体装置１の製造効率を向上することができる
ものである。
【００３８】上記のように、端子電極１８に半田回路２
０が形成された半導体装置２を複数個積層接続すること
により集積化半導体装置１の製造を行うにあたっては、
複数の半導体装置２の上部電極１１と下部電極１３のう
ちの少なくとも一方を、フラックスに浸漬した後、半導
体装置２の上に図１（ｄ）に示すように他の半導体装置
２を、上部電極１１上に他の半導体装置２の下部電極１
３が重なるように積層する。このようにして所望の個数
の半導体装置２を積層した後、この積層された半導体装
置２を２００〜２２０℃で１〜２分間リフロー加熱する
ことにより半田回路２０を加熱溶融する。このようにす
ると、図５に示すように上方に配置される半導体装置２
の下部電極１３と、下方に配置される半導体装置２の上
部電極１１とが、半田回路２０によって接合されると共
に、電気的に接続されるものである。このようにすると
多層に高集積された集積化半導体装置１を簡便に生産性
良く得ることができるものであり、また上記のように半
田はこの粘着性物質に付着させる形式をとるため、半田
粉末をペーストとしたインキを使用した印刷法と異な
り、半田粉末の粒度を越えたブリッジの生成はなく、電
極間が半田にてショートすること防ぐことができ、この
ような方法にて製造される集積化半導体装置１は、実装
信頼性が高いものである。またこのとき集積化半導体装
置１の側面に露出する側部電極１２にも半田回路２０が
形成されるため、端子電極１８の接続信頼性が更に向上
すると共に、集積化半導体装置１の強度の向上にも寄与
するものである。
【００３９】また上記のように集積化半導体装置１を製
造する際は、半導体装置２同士を端子電極１８同士を重
ねて積層すると同時に、最下層に配置される半導体装置
２Ｂの下部電極１３とマザーボード２１とを、この下部
電極１３がマザーボード２１上の回路の所定の箇所に重
なるように積層し、この状態でリフロー加熱を施すこと
により、半導体装置２同士を接合して集積化半導体装置
１を製造すると共に、この集積化半導体装置１をマザー
ボード２１上に電気的に接続させて設けることができる
ものである。
【００４０】
【実施例】以下、本発明を実施例によって詳述する。 （実施例１）母基板３として厚み０．７ｍｍの銅張り積
層板（商品名：メグトロン、松下電工株式会社製）に、
基板３を切り出す際の、８．５×１．５ｍｍの方形の切
断線に沿って直径０．３ｍｍのスルーホールを複数穿設
し、このスルーホールの内面、及び母基材の全面に、硫
酸銅を含むメッキ浴に浸漬することにより厚み１０±５
μｍの無電解銅メッキを施した上に更に厚み１０±５μ
ｍの電解メッキを施す。更に、回路形成面及びスルーホ
ール内面に、穴埋め及びレジスト印刷によるマスクを施
した状態でエッチング処理を施した後、マスクを除去
し、端子電極１８及び上部回路１０を形成する。そして
母基材の上面には、端子電極１８の内側に、チップ搭載
部１５を囲むようにソルダーレジスト１４を印刷法等に
より形成しておく。
【００４１】また端子電極１８及び上部回路１０にて構
成される回路に、電解ニッケルメッキを施して厚み１０
μｍの電解ニッケルメッキ層７を形成し、この電解ニッ
ケルメッキ層７の上面に、電解金メッキを施して、厚み
０．０５μｍのソフト金メッキ層８を形成し、更に無電
解パラジウムメッキを施して、厚み０．０２μｍのパラ
ジウムメッキ層９を形成する。
【００４２】また母基材の裏面における、基板３１が切
り出される部分には、下部電極１３が形成される基板３
の周縁部分を残して、６．５×１１．４１ｍｍの寸法に
方形状に座ぐり加工して、座ぐり加工した内部にチップ
搭載部１５を形成すると共に、チップ搭載部１５の上底
面を上方に貫通開口させて１．５×１０．８ｍｍの貫通
穴１６を形成する。
【００４３】そして、スルーホールを横切る線に沿って
母基材を、スルーホールを半裁するように金型打抜き等
により切断し、ルーターによる外形加工を行うことによ
って、基板３を母基材から切り出す。
【００４４】チップ搭載部１５の上底面に接着剤を塗布
し、この接着剤を介して半導体チップ４をチップ搭載部
１５の上底面に接着する。
【００４５】ワイヤボンディング装置として、ＫＡＩＪ
Ｏ製の、ＦＢ−１１８ＡＰ（型番）を用い、キャピラリ
ーツールとして、マイクロスイス社製の、４１４８−２
０８２−３９９（８Ｍｉｌ）を用い、貫通穴１６から上
部に露出する半導体チップ４４の電極と上部回路１０と
を貫通穴１６を通して直径３０μｍの金ワイヤ１７（田
中貴金属製、ＦＡ３０μｍ）にて、超音波振動を印加し
てワイヤボンディングを行った。ここで上部回路１０側
におけるボンディング条件は、荷重８０ｇ、超音波出力
１００メモリ（約１２０ｍＷ）、時間２０ｍｓｅｃであ
る。そして１５０℃の温度で２時間エージング処理を施
した。
【００４６】チップ搭載部１５に封止樹脂１９を注入し
て樹脂成形する。
【００４７】この半導体装置２の端子電極１８に、粘着
付与剤を、温度５０℃にて５分間浸漬処理を施すことに
より、塗布する。ここで粘着付与剤としては、上記一般
式（３）のＲ4のアルキル基がＣ11Ｈ23、Ｒ5が水素原子
であるイミダゾール系化合物の２重量パーセント水溶液
を、酢酸によりｐＨを約４に調整したものを用いた。
【００４８】これを水洗、乾燥して金属露出面が粘着性
のある表面となった半導体装置２を得た。
【００４９】この半導体装置２にＳｎ：Ｐｂ＝６３：３
７（重量比）の組成を有し、平均粒径４０μｍの半田粉
末をふりかけ、粘着面に付着させ、余分の半田粉末を除
いた後、リフロー加熱し、この半田粉末を溶融しレベリ
ングして、厚み５０μｍの半田回路２０を形成した。
【００５０】このようにして形成された３０個の半導体
装置２の上部電極１１と下部電極１３を、フラックスに
浸漬した後、半導体装置２の上に図１に示すように他の
半導体装置２を、上部電極１１上に他の半導体装置２の
下部電極１３が重なるように積層し、更に最下層に配置
される半導体装置２の下部電極１３とマザーボード２１
とを、この下部電極１３がマザーボード２１上の回路の
所定の箇所に重なるように積層し、２１５℃で１分間リ
フロー加熱することにより半田回路２０を加熱溶融し
て、半導体装置２間を接合し、集積化半導体装置１を作
製した。 （実施例２）端子電極１８及び上部回路１０にて構成さ
れる回路に、厚み５μｍの電解ニッケルメッキ層７、厚
み０．０５μｍのソフト金メッキ層８、厚み０．０１μ
ｍの無電解パラジウムメッキ層９を順次形成した以外
は、実施例１と同様に行った。 （実施例３）端子電極１８及び上部回路１０にて構成さ
れる回路に、厚み１５μｍの電解ニッケルメッキ層７、
厚み０．０２μｍのソフト金メッキ層８、厚み０．０１
μｍの無電解パラジウムメッキ層９を順次形成した以外
は、実施例１と同様に行った。 （比較例１）端子電極１８及び上部回路１０にて構成さ
れる回路に、厚み１０μｍの電解ニッケルメッキ層７、
厚み０．４μｍのソフト金メッキ層８を順次形成し、パ
ラジウムメッキ層９は形成しなかった以外は、実施例１
と同様に行った。 （比較例２）端子電極１８及び上部回路１０にて構成さ
れる回路に、厚み１０μｍの電解ニッケルメッキ層７、
厚み０．０５μｍのソフト金メッキ層８を順次形成し、
パラジウムメッキ層９は形成しなかった以外は、実施例
１と同様に行った。 （比較例３）端子電極１８及び上部回路１０にて構成さ
れる回路に、厚み５μｍの無電解ニッケルメッキ層７、
厚み０．０５μｍのソフト金メッキ層８、厚み０．０１
μｍの無電解パラジウムメッキ層を順次形成した以外
は、実施例１と同様に行った。 （ワイヤボンディング性評価）各実施例及び比較例にお
いて、上記集積化半導体装置１の製造過程において、ワ
イヤボンディング後、エージング処理を施した後に、ワ
イヤ１７に上方の荷重をかけて、上部電極１１とワイヤ
１７との接合部が破断した際の荷重を測定した。
【００５１】このようにして各実施例及び比較例につ
き、５０箇所のワイヤボンディング強度を測定し、その
平均値（Ｘ）、最大値（ＭＡＸ）、最小値（ＭＩＮ）、
及び分散をσとしたＸ−３σの値を導出した。 （打ち抜き性）各実施例及び比較例において、上記集積
化半導体装置１の製造過程において、母基材から基板３
を打ち抜いた際の、端子電極１８を５０箇所、倍率１０
倍の実体顕微鏡にて観察し、端子回路１８の切断面２３
付近にクラックの発生した端子電極１８の個数を計数し
た。 （半田濡れ性）各実施例及び比較例において得られる半
導体装置２の、半田回路２０が形成された端子電極１８
を、倍率１０倍の実体顕微鏡にて観察し、端子電極の全
面積の９０％以上の部分において、銀色に呈色して半田
回路２０の形成が確認されたものを○、そうでないもの
を×として評価した。
【００５２】以上の結果を表１に示す。
【００５３】
【表１】
【００５４】表１から明らかなように、実施例１乃至３
では、ボンディング強度が良好であり、かつボンディン
グ強度のばらつきが少ない、良好なボンディング性が得
られたものであり、また打ち抜き性が良好であり、また
半田濡れ性も良好であった。それに対して、金メッキ層
６の厚みが厚く、かつパラジウムメッキを施していない
比較例１では、ボンディング性、打ち抜き性は良好であ
るものの、半田濡れ性が悪く、またパラジウムメッキを
施していない比較例２では、ボンディング性が悪いもの
であり、また無電解ニッケルメッキを施した比較例３で
は、半田濡れ性は良好であるものの、ボンディング強度
が悪く、抜き打ち性も悪いものであった。
【００５５】
【発明の効果】上記のように本発明の係る集積化半導体
装置は、基板に形成した端子電極を含む回路に、電解ニ
ッケルメッキを施して電解ニッケルメッキ層を形成し、
電解ニッケルメッキ層の表面に電解金メッキを施してソ
フト金メッキ層を形成し、ソフト金メッキ層の表面に無
電解パラジウムメッキを施してパラジウムメッキ層を形
成して３層のメッキ層を形成し、この基板に半導体チッ
プを実装してなる半導体装置の端子電極を、ナフトトリ
アゾール系誘導体、ベンゾトリアゾール系誘導体、イミ
ダゾール系誘導体、ベンゾイミダゾール系誘導体、メル
カプトベンゾチアゾール系誘導体、ベンゾチアゾールチ
オ脂肪酸系誘導体のうちの少なくとも一種のものを含む
溶液にて浸漬処理又は塗布処理して、端子電極に粘着性
を発現させた後、この端子電極に半田粉末を付着させ、
この半田粉末を加熱溶融して端子電極に半田回路を形成
し、半導体装置の端子電極と他の半導体装置の端子電極
とが重なるように半導体装置を積層し、半田回路を加熱
溶融することにより半導体装置同士を接合すると共に半
導体装置の端子電極間の導通を確保するため、製造時の
端子電極の接合部におけるブリッジ不良や接合不良の発
生を抑制することができると共に、端子電極の半田濡れ
性が良好で半田回路の成形性が向上され、製造効率を向
上することができるものであり、また基板の打ち抜き加
工時に端子電極にクラックが発生することを抑制し、更
にワイヤボンディング性が良好な、集積化半導体装置を
得ることかできるものである。
【００５６】また本発明の請求項２に係る集積化半導体
装置は、請求項１の構成に加えて、端子電極を含む回路
の電解ニッケルメッキ層の厚みを５〜１５μｍに形成
し、ソフト金メッキ層の厚みを０．０１〜０．０５μｍ
に形成し、パラジウムメッキ層の厚みを０．０１〜０．
０２μｍに形成するため、製造時の端子電極の接合部に
おけるブリッジ不良や接合不良の発生を更に抑制するこ
とができると共に、端子電極の半田濡れ性が更に良好で
あり、また基板の打ち抜き加工時に端子電極にクラック
が発生することを更に抑制し、またワイヤボンディング
性が更に良好な、集積化半導体装置を得ることができる
ものである。
【図面の簡単な説明】
【図１】（ａ）乃至（ｄ）は本発明の集積化半導体装置
の製造工程を示す概略断面図である。
【図２】基板の一例を示すものであり、（ａ）は平面
図、（ｂ）は底面図である。
【図３】（ａ）は同上の平面の一部拡大図であり、
（ｂ）は同上の底面の一部拡大図である。
【図４】（ａ）は同上の断面図、（ｂ）は（ａ）のイ部
分の拡大図である。
【図５】（ａ）は半導体装置の一部拡大した斜視図、
（ｂ）は半導体装置の一部拡大した斜視図である。
【図６】（ａ）乃至（ｄ）は従来の集積化半導体装置の
製造工程を示す概略断面図である。
【図７】同上の従来の集積化半導体装置の側面の一部拡
大図である。
【符号の説明】
１ 集積化半導体装置 ２ 半導体装置 ３ 基板 ４ 半導体チップ ６ メッキ層 ７ 電解ニッケルメッキ層 ８ ソフト金メッキ層 ９ パラジウムメッキ層 １８ 端子電極 ２０ 半田回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E336 AA04 AA13 BB02 BC01 BC34 BC36 CC32 CC38 CC43 CC58 EE03 EE08 GG06 5F067 AA02 AB04 CB00 DC10 DC17 DC19

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 基板に形成した端子電極を含む回路に、
    電解ニッケルメッキを施して電解ニッケルメッキ層を形
    成し、電解ニッケルメッキ層の表面に電解金メッキを施
    してソフト金メッキ層を形成し、ソフト金メッキ層の表
    面に無電解パラジウムメッキを施してパラジウムメッキ
    層を形成して３層のメッキ層を形成し、この基板に半導
    体チップを実装してなる半導体装置の端子電極を、ナフ
    トトリアゾール系誘導体、ベンゾトリアゾール系誘導
    体、イミダゾール系誘導体、ベンゾイミダゾール系誘導
    体、メルカプトベンゾチアゾール系誘導体、ベンゾチア
    ゾールチオ脂肪酸系誘導体のうちの少なくとも一種のも
    のを含む溶液にて浸漬処理又は塗布処理して、端子電極
    に粘着性を発現させた後、この端子電極に半田粉末を付
    着させ、この半田粉末を加熱溶融して端子電極に半田回
    路を形成し、半導体装置の端子電極と他の半導体装置の
    端子電極とが重なるように半導体装置を積層し、半田回
    路を加熱溶融することにより半導体装置同士を接合する
    と共に半導体装置の端子電極間の導通を確保して成るこ
    とを特徴とする集積化半導体装置。
  2. 【請求項２】 端子電極を含む回路の電解ニッケルメッ
    キ層の厚みを５〜１５μｍに形成し、ソフト金メッキ層
    の厚みを０．０１〜０．０５μｍに形成し、パラジウム
    メッキ層の厚みを０．０１〜０．０２μｍに形成して成
    ることを特徴とする請求項１に記載の集積化半導体装
    置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002335066A (ja) * 2001-05-10 2002-11-22 Showa Denko Kk ハンダ回路基板の形成方法
US7173959B2 (en) 2002-05-07 2007-02-06 Fujitsu Limited Noise elimination method and apparatus

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Publication number Priority date Publication date Assignee Title
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