JP2000156675A

JP2000156675A - マンチェスタ符号の同期回路

Info

Publication number: JP2000156675A
Application number: JP10329425A
Authority: JP
Inventors: Shigeto Toita; 滋人戸板
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-11-19
Filing date: 1998-11-19
Publication date: 2000-06-06
Anticipated expiration: 2018-11-19
Also published as: JP3517362B2

Abstract

(57)【要約】【目的】簡単な回路の構成で、制御回路のソフトウエ
ア処理に負担をかけないでマンチェスタ符号に同期をか
けることができる同期回路を得る。【構成】マンチェスタ符号による電文は、データ部の
前後にフラグを設け、前のフラグはＨＤＣＬのフラグ
（０１１１１１１０）と同様のフラグを複数個用いたフ
ォーマットとし、この電文のシリアル信号（ＲＸＤ）を
受信し、ＲＸＤがビット信号で“１００１”（フラグの
符号で「１０」の部分）の内、連続した“００”（ＩＮ
Ｔ１の“１１”）を受けると、クロック信号を分周して
いるカウンタ３は“００”の後の“０”（マンチェスタ
符号の前半のビット信号）の期間内でＩＮＴ２を出力
し、制御回路はこのＩＮＴ２の信号から所定時間遅延さ
せてＭＰＳＣ回路１へ復号化するための同期信号を与え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マンチェスタ符
号に符号化された受信信号に同期させる同期信号を発生
するマンチェスタ符号の同期回路に関する。

【０００２】

【従来の技術】図８は、例えば特開平１０−２００５１
７号公報に示された従来のマンチェスタ符号の同期検出
を行う信号処理回路のブロック図であり、図９はマンチ
ェスタ符号を説明する為の図であり、図１０はマンチェ
スタ符号復号化の動作を示すタイムチャートである。

【０００３】図において、１はＭＰＳＣ（マルチプロト
コルシリアルコントローラ：ＭＵＬＴＩＰＲＯＴＯＣ
ＯＬＳＥＲＩＡＬＣＯＮＴＲＯＬＬＯＲ）回路で、
上位系から受信したマンチェスタ符号の信号を復号化す
る回路、２は信号を反転させるインバータ回路、４は入
出力信号の制御を行う制御回路で割り込みコントロー
ラ、タイマ、入力ポートを備えている。１０は上位系か
らから受信したシリアル信号（以下ＲＸＤ）、１１はＲ
ＸＤ１０の信号の論理を反転させた反転信号（以下ＩＮ
Ｔ１）、１３はＭＰＳＣ回路１から制御回路４へ送られ
るデータ（ＤＡＴＡ）信号である。

【０００４】次に図により動作を説明する。上位系から
の受信信号であるＲＸＤ１０がインバータ回路２に入力
され、そのの反転信号であるＩＮＴ１信号１１が“Ｌ”
となる毎に制御回路４のＩＮＴ１に割り込みが発生す
る。制御回路４は割り込みが発生する毎にＩＮに入力さ
れるＲＸＤ１０の信号を一定間隔で読み込む。図９
（ｃ）に示すように、ＲＸＤ１０が“０１”、“１０”
となった場合は、図９（ａ）のように、“０１”“０
１”と“０１”を連続して受信した場合、または、図９
（ｂ）のように、“１０”“１０”と“１０”を連続し
て受信した場合と比較して、“０１１０”と受信するた
め“Ｈ”となる時間が２倍になるタイミングが発生す
る。

【０００５】制御回路４はＲＸＤ１０の信号が、図９の
（ｃ）のように２×“Ｈ”の間隔を検出した後、制御回
路４のＩＮＴ１信号１１も“Ｌ”を検出した場合には、
１ビットのマンチェスタ符号の切り替わり点の前半のタ
イミングになる時間を待って、ＭＰＳＣ回路１に対して
制御回路４のＤＡＴＡからマンチェスタ符号処理開始の
同期信号であるデータ信号１３を出力する。

【０００６】図１０は、図示したようなＲＸＤ（１０）
のデータ信号を受信したとき、ＩＮＴ１（１１）信号と
複合したＤＡＴＡ（１３）を例示したものである。

【０００７】

【発明が解決しようとする課題】マンチェスタ符号を正
常に復号化させるために、制御回路はマンチェスタ符号
に符号化された信号を復号化するＭＰＳＣ回路に対し
て、１ビットのマンチェスタ符号の切り替わり点の前半
で復号化処理開始の同期信号を出力する必要がある。

【０００８】従来のマンチェスタ符号同期回路はシリア
ルの受信信号を制御回路の入出力端子で読み込んでいた
ため、読み込み間隔は伝送速度よりさらに短い間隔で読
み込み処理（信号波形の変化を時間遅れなく読み込むた
めに短い間隔での読み込み処理）を行わなければなら
ず、また、制御回路がマンチェスタ符号の復号化以外の
他の信号処理をしている場合は、上記読み込み時には他
の信号処理を行うことができなかったため、複数の処理
が発生するシステムではこの方式では発生する処理が実
行できずにマンチェスタ符号同期回路を備えた装置の機
能を満足することができないという課題があった。

【０００９】この発明は、かかる問題点を解決するため
になされたものであり、簡単な構成回路でかつ制御回路
に負担をかけずに、受信した信号からマンチェスタ符号
の切り替わり点の前半のタイミングを検出する信号処理
回路を得ることを目的としている。

【００１０】

【課題を解決するための手段】この発明に係るマンチェ
スタ符号同期回路は、マンチェスタ符号を用いた入力信
号を復号する復号器へ復号するための同期信号を送出す
る同期回路において、上記入力信号は、少なくとも先頭
フラグとデータ部とを有し、先頭フラグとしてフラグの
中の１カ所に“００”と０が二つ続くビット信号または
“１１”と１が二つ続くビット信号を含んだフラグを複
数個用いたフラグとした信号とする共に、計数手段は、
入力されたクロック信号を分周し、上記入力信号の先頭
フラグのビット信号が“００”または“１１”の信号で
あると上記分周出力を送出し、上記入力信号の先頭フラ
グのビット信号が上記“００”信号の場合は“１”で、
上記“１１”信号の場合は“０”でリセットされる計数
手段とし、制御手段は、上記クロック信号を発生すると
共に、上記計数手段の出力に応じてマンチェスタ符号に
同期させる同期信号を送出する制御手段としたものであ
る。

【００１１】また、上記（１）において、先頭フラグ
は、ＨＤＣＬで用いるフラグ「０１１１１１１０」と同
等のフラグを複数個用いたフラグとし、上記先頭フラグ
のマンチェスタ符号の「１０」（ビット信号“１００
１”）のビット信号“００”の部分があると分周出力を
送出するようにしたものである。

【００１２】また、上記（１）または（２）において、
計数手段は、クロック信号を分周するカウンタと、入力
信号を反転し上記カウンタのリセット信号を与えるイン
バータとを有する計数手段とし、制御手段は、上記カウ
ンタ出力と上記インバータ出力とを入力とし、上記カウ
ンタ出力に応じて所定の遅延時間後出力する同期検出回
路と、上記クロック信号を発生すると共に、上記同期検
出回路の出力に応じてマンチェスタ符号に同期させる同
期信号を出力する制御回路とを有する制御手段としたも
のである。

【００１３】

【発明の実施の形態】実施の形態１．図１は本発明の実
施の形態１のマンチェスタ符号同期回路の構成を示すブ
ロック図である。１，２，１０，１１，１３は従来と同
じ様のものであり、その説明を省略する。３は入力クロ
ックを例えば１／１０２４に分周させて出力するカウン
タ回路であり、２０は２チャンネルの割り込みコントロ
ーラ、タイマとクロック出力機能を持ったソフトウエア
処理を行う制御回路である。１２はカウンタ回路の出力
信号（以下ＩＮＴ２）であり、１４は制御回路２０から
出力されているクロック信号（以下φ）であり、この例
では６．１４４ＭＨｚのクロック信号としている。

【００１４】図２はこの発明の図１のカウンタ回路３を
中心とした回路の動作を示すタイムチャートであり、以
下本図により説明する。まずカウンタ回路３の動作につ
いて説明する。カウンタ回路３のＲｅｓｅｔ入力である
ＩＮＴ１信号１１が“Ｈ”のときφ信号１４を１０２４
分周している。φ信号１４は１０２４分周されているの
で、クロック信号の周期は、 φの１周期＝１÷φ＝１÷（６．１４４×１０⁶）となり、カウンタ回路３の出力であるＩＮＴ２信号１２
は、Ｔ１＝φの１周期×１０２４＝１０２４÷φ＝１６６（μＳ）の間隔ごとに“Ｈ”、“Ｌ”を繰り返す。そして、ＩＮ
Ｔ１信号１１が“Ｌ”のとき、ＩＮＴ２信号１２は
“Ｈ”固定である。

【００１５】即ち、カウンタ回路３の動作は下記のよう
になる。（１）ＩＮＴ１信号 →“Ｈ”（ＲＸＤ信号 →
“Ｌ”）のとき、クロック信号を分周し、その分周出力
であるＩＮＴ２信号はＴ１間隔で“Ｈ”“Ｌ”を繰り返
す。（２）ＩＮＴ１信号 →“Ｌ”（ＲＸＤ信号 →
“Ｈ”）のとき、ＩＮＴ２信号は“Ｈ”に固定。

【００１６】ここでこの発明で使用するマンチェスタ符
号に符号化された信号のフォーマットについて説明す
る。図３（ａ）はこの発明における上位系から受信する
電文フォーマットを示す図である。図３（ｂ）はその前
のフラグパターンを示す図である。データ部５０の前後
にはフラグ５１，５２が付加されていて、データ部５０
の先頭フラグ５１で受信時の同期を図っている。先頭フ
ラグ５１は、フラグ５１ａとフラグ５１ｂの二つの同一
フラグで構成していて、各フラグは１バイトずつであ
る。

【００１７】この先頭フラグ５１は図３（ｂ）では二つ
の同一フラグ（２バイト）であるが、三つ以上の同一フ
ラグを用いてもよい。つまり複数個の同一フラグであれ
ばよい。ここで例示したフラグのパターン「０１１１１
１１０」は、ＨＤＣＬ（High level Data Link Control
procedure：ハイレベルデータリンク制御手順）で用い
ているフラグのパターンと同一パターンであり、このパ
ターンのフラグを複数個使用する。

【００１８】ＲＸＤ１０の伝送速度（変調速度）がＢボ
ーのとき、マンチェスタ符号の信号を伝送する場合は、
データの伝送速度は２倍になるので、マンチェスタ符号
化された１ビットの幅“Ｔ0 ”は、Ｔ0 ＝１÷２Ｂとなる。ここでは「Ｂ＝４８００ボー」としているの
で、Ｔ0 ＝１÷２Ｂ＝１÷（２×４８００）＝１０４（μＳ）となる。

【００１９】図２に示すように、（１）ＲＸＤ１０が“１０”、“０１”の場合、ＩＮＴ
１信号１１が“１１”となるタイミングが発生する。（２）一方、カウンタ回路３はリセット信号であるＩＮ
Ｔ１信号１１が“０１”の波形の立ち上がる“ａ”点の
タイミングにより、“Ｌ”から“Ｈ”に変化するためカ
ウント（分周動作）を開始する。

【００２０】（３）分周する時間Ｔ１（１０２４カウン
ト時間）は、Ｔ0 ＜Ｔ１＜２×Ｔ0 になるよう設定しているので、１０２４カウントすると
分周出力としてＩＮＴ２信号１２が、“ｂ”点のタイミ
ングで“Ｈ”から“Ｌ”出力となる。それ故、このタイ
ミング“ｂ”点は、マンチェスタ符号の前半のビット信
号の期間となる。

【００２１】（４）次に、ＲＸＤ１０が“０１”の後半
の“１”信号の受信（ＩＮＴ１信号１１の“１０”の後
半の“０”（Ｌ）のリセット信号）により、“ｃ”点の
タイミングでカウンタ回路３は分周を停止し、ＩＮＴ２
信号１２は“Ｈ”となる。

【００２２】（５）制御回路２０は、ＩＮＴ２信号１２
の“Ｌ”信号を検出すると、Ｔ２時間後、ＤＡＴＡ端子
を介して、ＭＰＳＣ回路１へ同期信号を送出する。この
ようにしてＭＰＳＣ回路１は同期信号に基づいて上位系
からデータ信号を復号する。ここで、Ｔ２時間は、マン
チェスタ符号の前半のビット信号の中央付近（“ｄ”
点）で同期信号を出力するため、Ｔ２（１ビット＋０．５ビットの期間）＝Ｔ0 ＋０．５
Ｔ0 ＝１５０μＳとなり、処理遅延時間を考慮してＴ２＝１３０μＳとし
ている。

【００２３】図４、図５は図２の動作に基づいて、条件
が異なる場合の電文受信パターンのタイミングを示すタ
イムチャートである。図４（ａ）はフラグ信号の前が
“Ｌ”の場合、図４（ｂ）はフラグ信号の前が“Ｈ”の
場合、図５（ａ）はフラグ信号の前が“マーク”（“１
０”）の場合、図５（ｂ）はフラグ信号の前が“スペー
ス”（“０１”）の場合を示している。また、図６は本
発明における処理判別を示すフローチャートである。

【００２４】次に本発明の制御回路の信号処理動作にお
いてフラグ信号前が“Ｌ”である場合について、図４
（ａ）、図６を用いて説明する。（１）制御回路２０は検出開始すると、ＩＮＴ２信号１
２は“Ｈ”で、“Ｌ”の割り込み発生待ちとなる（Ｓ
１）。（２）ＲＸＤ１０は通常“Ｌ”（ＩＮＴ１信号“Ｈ”）
であるので、カウンタ回路３の出力ＩＮＴ２信号１２は
１６６μｓ毎に“Ｈ”，“Ｌ”を繰り返している。

【００２５】（３）制御回路２０はＩＮＴ２信号１２の
“Ｌ”を検出すると、ＩＮＴ１信号１１の“Ｌ”の割り
込み発生待ちとなる（Ｓ２）。（４）上位系より電文を受信し、データ部前のフラグか
らＩＮＴ１信号１１の“Ｌ”を検出すると、ＩＮＴ２信
号１２の“Ｌ”の割り込み発生待ちとなる（Ｓ３でＮの
状態）。この時、カウンタ回路３は、ＩＮＴ１信号１１
の“Ｌ”と“Ｈ”の繰り返しによりリセットとクロック
信号のカウントとが繰り返され、分周出力する前にリセ
ットされるのでＩＮＴ２信号１２の“Ｌ”は発生しな
い。

【００２６】（５）ＲＸＤ１０がビット信号“１０”
“０１”（マンチェスタ符号で「１０」）となると、
“Ｌ”状態が二つ継続するので、カウンタ回路３はＲＸ
Ｄ１０の“０１”の“０”のビット信号の期間中に、１
０２４カウントしてＩＮＴ２信号１２の“Ｌ”を出力す
る。（Ｓ３でＹのとき）（６）制御回路２０はＩＮＴ２信号１２の“Ｌ”を検出
すると、ＩＮＴ１信号１１の“Ｌ”の割り込み発生待ち
となる（Ｓ４）。

【００２７】（７）ＩＮＴ１信号１１の“Ｌ”を検出す
ると、一定の時間Ｔ２（＝１３０μＳ）を待つ（Ｓ
５）。また、“Ｌ”の検出によりタイマ回路３はリセッ
トされる。上記のＩＮＴ１信号１１の“Ｌ”を検出する
ことは、ＲＸＤ１０信号のビット信号“０１”の“１”
の開始点を検出できたこと、つまりマンチェスタ符号の
切り替わり点の後半のタイミングを検出したことにな
る。

【００２８】ＭＰＳＣ回路１がＲＸＤ１０の受信信号を
正常に復号化させるためには、マンチェスタ符号の切り
替わり点の前半のタイミングで、制御回路２０からＭＰ
ＳＣ回路１へデータ信号を使って復号化処理開始の同期
信号を出力する必要があるため、一定の時間“Ｔ２”を
待ってマンチェスタ符号の切り替わり点の前半のタイミ
ングの同期をとっている。

【００２９】（８）制御回路２０はＭＰＳＣ回路１へデ
ータ信号１３を使って復号化処理開始の同期信号を出力
する（Ｓ６）。

【００３０】次にフラグ信号前が“Ｈ”である場合につ
いて、図４（ｂ）、図６を用いて説明する。（１）検出開始するとＩＮＴ２信号１２の“Ｌ”の割り
込み発生待ちとなる（Ｓ１）。（２）上位系より電文を受信したときのＲＸＤ１０がビ
ット信号“１０”“０１”（マンチェスタ符号で「１
０」）となったとき、カウンタ回路２０は“Ｌ”を出力
する。

【００３１】（３）制御回路２０はＩＮＴ２信号１２の
“Ｌ”を検出すると、ＩＮＴ１信号１１の“Ｌ”の割り
込み発生待ちとなる（Ｓ２）。（４）次に上位系からのＲＸＤ１０が“Ｌ”を受信した
とき、制御回路２０がＩＮＴ１信号１１の“Ｌ”を検出
すると、ＩＮＴ２信号１２の“Ｌ”の割り込み発生待ち
となる（Ｓ３でＮの状態）。この時、カウンタ回路３
は、ＩＮＴ１信号１１の“Ｌ”と“Ｈ”の繰り返しによ
りリセットとクロック信号のカウントとが繰り返され、
分周出力する前にリセットされるのでＩＮＴ２信号１２
の“Ｌ”は発生しない。

【００３２】（５）ＲＸＤ１０がビット信号“１０”
“０１”（マンチェスタ符号で「１０」）となると、
“Ｌ”状態が二つ継続するので、カウンタ回路３はＲＸ
Ｄ１０の“０１”の“０”のビット信号の期間中に、１
０２４カウントしてＩＮＴ２信号１２の“Ｌ”を出力す
る。（Ｓ３でＹのとき）（６）制御回路３１はＩＮＴ２信号１２の“Ｌ”を検出
すると、ＩＮＴ１信号１１の“Ｌ”の割り込み発生待ち
となる（Ｓ４）。

【００３３】（７）ＩＮＴ１信号１１の“Ｌ”を検出す
ると、一定の時間Ｔ２（＝１３０μＳ）を待つ（Ｓ
５）。また、“Ｌ”の検出によりタイマ回路３はリセッ
トされる。上記のＩＮＴ１信号１１の“Ｌ”を検出する
ことは、ＲＸＤ１０信号のビット信号“０１”の“１”
の開始点を検出できたこと、つまりマンチェスタ符号の
切り替わり点の後半のタイミングを検出したことにな
る。

【００３４】ＭＰＳＣ回路１がＲＸＤ１０の受信信号を
正常に復号化させるためにはマンチェスタ符号の切り替
わり点の前半のタイミングで制御回路２０からＭＰＳＣ
回路１へデータ信号を使って復号化処理開始の同期信号
を出力する必要があるため、一定の時間Ｔ２を待ってマ
ンチェスタ符号の切り替わり点の前半のタイミングの同
期をとっている。

【００３５】（８）制御回路２０はＭＰＳＣ回路１へデ
ータ信号１３を使って復号化処理開始の同期信号を出力
する（Ｓ６）。

【００３６】次にフラグ信号前が“マーク”である場合
について、図５（ａ）、図６を用いて説明する。（１）検出開始するとＩＮＴ２信号１２の“Ｌ”の割り
込み発生待ちとなる（Ｓ１）。（２）ＲＸＤ１０はマーク信号（“１０”の信号）受信
前は“Ｌ”であるので、カウンタ回路３の出力ＩＮＴ２
信号１２は１６６μｓ毎に“Ｈ”，“Ｌ”を繰り返して
いる。

【００３７】（３）制御回路２０はＩＮＴ２信号１２の
“Ｌ”を検出すると、ＩＮＴ１信号１１の“Ｌ”の割り
込み発生待ちとなる（Ｓ２）。

【００３８】（４）上位系より電文を受信し、データ部
前のスペース信号からＩＮＴ１信号１１の“Ｌ”を検出
すると、ＩＮＴ２信号１２の“Ｌ”の割り込み発生待ち
となる（Ｓ３でＮの状態）。この時、カウンタ回路３
は、ＩＮＴ１信号１１の“Ｌ”と“Ｈ”の繰り返しによ
りリセットとクロック信号のカウントとが繰り返され、
分周出力する前にリセットされるのでＩＮＴ２信号１２
の“Ｌ”は発生しない。

【００３９】（５）ＲＸＤ１０がビット信号“１０”
“０１”（マンチェスタ符号で「１０」）となると、
“Ｌ”状態が二つ継続するので、カウンタ回路３はＲＸ
Ｄ１０の“０１”の“０”のビット信号の期間中に、１
０２４カウントしてＩＮＴ２信号１２の“Ｌ”を出力す
る。（Ｓ３でＹのとき）（６）制御回路３１はＩＮＴ２信号１２の“Ｌ”を検出
すると、ＩＮＴ１信号１１の“Ｌ”の割り込み発生待ち
となる（Ｓ４）。

【００４０】（７）ＩＮＴ１信号１１の“Ｌ”を検出す
ると、一定の時間Ｔ２（＝１３０μＳ）を待つ（Ｓ
５）。また、“Ｌ”の検出によりタイマ回路３はリセッ
トされる。上記のＩＮＴ１信号１１の“Ｌ”を検出する
ことは、ＲＸＤ１０信号のビット信号“０１”の“１”
の開始点を検出できたこと、つまりマンチェスタ符号の
切り替わり点の後半のタイミングを検出したことにな
る。

【００４１】ＭＰＳＣ回路１がＲＸＤ１０の受信信号を
正常に復号化させるためにはマンチェスタ符号の切り替
わり点の前半のタイミングで制御回路２０からＭＰＳＣ
回路１へデータ信号を使って復号化処理開始の同期信号
を出力する必要があるため、一定の時間Ｔ２を待ってマ
ンチェスタ符号の切り替わり点の前半のタイミングの同
期をとっている。

【００４２】（８）制御回路２０はＭＰＳＣ１へデータ
信号１３を使って復号化処理開始の同期信号を出力する
（Ｓ６）。

【００４３】次にフラグ信号前が“スペース”である場
合について、図５（ｂ）、図６を用いて説明する。（１）検出開始するとＩＮＴ２信号１２の“Ｌ”の割り
込み発生待ちとなる（Ｓ１）。（２）ＲＸＤ１０はスペース信号（“０１”）受信前は
“Ｌ”であるので、カウンタ回路３の出力ＩＮＴ２信号
１２は１６６μｓ毎に“Ｈ”，“Ｌ”を繰り返してい
る。

【００４４】（３）制御回路２０はＩＮＴ２信号１２の
“Ｌ”を検出すると、ＩＮＴ１信号１１の“Ｌ”の割り
込み発生待ちとなる（Ｓ２）。（４）上位系より電文を受信し、データ部前のスペース
信号からＩＮＴ１信号１１の“Ｌ”を検出すると、ＩＮ
Ｔ２信号１２の“Ｌ”の割り込み発生待ちとなる（Ｓ３
でＮの状態）。この時、カウンタ回路３は、ＩＮＴ１信
号１１の“Ｌ”と“Ｈ”の繰り返しによりリセットとク
ロック信号のカウントとが繰り返され、分周出力する前
にリセットされるのでＩＮＴ２信号１２の“Ｌ”は発生
しない。

【００４５】（５）ＲＸＤ１０がビット信号“１０”
“０１”（マンチェスタ符号で「１０」）となると、
“Ｌ”状態が二つ継続するので、カウンタ回路３はＲＸ
Ｄ１０の“０１”の“０”のビット信号の期間中に、１
０２４カウントしてＩＮＴ２信号１２の“Ｌ”を出力す
る。（Ｓ３でＹのとき）（６）制御回路２０はＩＮＴ２信号１２の“Ｌ”を検出
すると、ＩＮＴ１信号１１の“Ｌ”の割り込み発生待ち
となる（Ｓ４）。

【００４６】（７）ＩＮＴ１信号１１の“Ｌ”を検出す
ると、一定の時間Ｔ２（＝１３０μＳ）を待つ（Ｓ
５）。また、“Ｌ”の検出によりタイマ回路３はリセッ
トされる。上記のＩＮＴ１信号１１の“Ｌ”を検出する
ことは、ＲＸＤ１０信号のビット信号“０１”の“１”
の開始点を検出できたこと、つまりマンチェスタ符号の
切り替わり点の後半のタイミングを検出したことにな
る。

【００４７】ＭＰＳＣ回路１がＲＸＤ１０の受信信号を
正常に復号化させるためにはマンチェスタ符号の切り替
わり点の前半のタイミングで制御回路２０からＭＰＳＣ
１へデータ信号を使って復号化処理開始の同期信号を出
力する必要があるため、一定の時間Ｔ２を待ってマンチ
ェスタ符号の切り替わり点の前半のタイミングの同期を
とっている。

【００４８】（８）制御回路２０からＭＰＳＣ１へデー
タ信号１３を使って復号化処理開始の同期信号を出力す
る（Ｓ６）。

【００４９】このように構成されたマンチェスタ符号の
同期回路では、マンチェスタ符号の切り替わり点の前半
のタイミングを検出することができ、ＭＰＳＣ回路が正
常に復号化できるタイミングで、制御回路２０からＭＰ
ＳＣ回路１へ復号化処理開始の同期信号を出力すること
ができる。

【００５０】実施の形態２．図７は本発明の実施の形態
２のマンチェスタ符号同期回路の構成を示すブロック図
である。図７の１、２、３、１０、１３、１４、２０に
つていは実施の形態１に記載している機能と同じであり
説明を省略する。

【００５１】３０は実施の形態１の制御回路２０で実現
したステップＳ１からステップＳ５までの処理をハード
ウェアで実現した同期検出回路である。３１は同期を検
出したとき状態が“Ｈ”から“Ｌ”へ変化する同期検出
信号である。同期検出回路３０の構成回路の３２、３
３、３４、３５は、信号の入力状態が変化したときに変
化後のレベルを保持するラッチ回路であり、３６、３
７、３８はＯＲ回路であり、４０は入力の変化に対して
一定時間後出力状態が変化するタイマ回路である。

【００５２】次に本発明の制御回路の信号処理におい
て、回路の動作を図４（ａ）、図６のの相当部分を用い
て説明する。（１）ラッチ回路３２、３３、３４、３５の動作は、入
力された信号が“Ｈ”から“Ｌ”へ状態が変化したと
き、出力を“Ｈ”から“Ｌ”へ状態を変化させ、状態を
保持する。（２）ＲＸＤ１０信号が“１０”、“０１”となった場
合、カウンタ回路３は“Ｌ”に変化する（Ｓ１）。

【００５３】（２）ラッチ回路３２は入力が“Ｌ”に変
化したとき、“Ｌ”信号を出力する。（３）ラッチ回路３３はラッチ回路３２が“Ｌ”出力
後、ＲＸＤ１０が“Ｈ”を受信したとき“Ｌ”信号を出
力する（Ｓ２に相当）。

【００５４】（４）ラッチ回路３４はラッチ回路３３が
“Ｌ”出力後、カウンタ回路３が“Ｌ”を出力したと
き、“Ｌ”信号を出力する（Ｓ３に相当）。（５）ラッチ回路３５はラッチ回路３４が“Ｌ”出力
後、ＲＸＤ１０が“Ｈ”を受信したとき、“Ｌ”信号を
出力する（Ｓ４に相当）。

【００５５】（６）タイマ回路４０はラッチ回路３５が
“Ｌ”出力後、一定の時間Ｔ２を待って同期検出信号３
１を制御回路２０に“Ｌ”信号を出力する（Ｓ５に相
当）。（７）制御回路２０はＭＰＳＣ回路１に対してデータ信
号１３を使って復号化処理開始の同期信号を出力する
（Ｓ６）。

【００５６】このように構成されたマンチェスタ符号同
期回路では制御回路２０のソフトウェアの処理をハード
ウェアにより実現したので、制御回路２０のソフトウェ
アの負担を大幅に軽減することができ、信号受信処理以
外のより多くのの処理を実現できる。

【００５７】実施の形態３．上記実施の形態１では、先
頭フラグとして、図３のように、ＨＤＣＬで用いるフラ
グ「０１１１１１１０」と同等のフラグを複数個用いた
フラグとしたが、マンチェスタ符号で「１０」（ビット
信号が“００”）が１カ所にあるフラグを複数個用いた
フラグであればよい。また、マンチェスタ符号で「０
１」（ビット信号が“１１”）が１カ所にあるフラグを
複数個用いたフラグとしてもよい。この場合はビット信
号“１１”の期間に分周出力を送出するようにし、カウ
ンタのリセット信号も逆にする。これらの先頭フラグ
は、例えば「１１１１１１１０」，「０００００００
１」のようなフラグである。

【００５８】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に記載されるような効果を奏する。

【００５９】マンチェスタ符号同期回路は、マンチェス
タ符号の切り替わり点の前半のタイミングを検出して、
復号化するための同期信号を出力するようにしたので、
正常な復号化が実現できる。

【００６０】また、マンチェスタ符号同期回路は、制御
回路のソフトウェアの処理の代わりにハードウェアの回
路を用いるようにしたので、制御回路のソフトウェアの
負担を軽減することができ、信号受信処理以外のより多
くの処理を実現できる。

【図面の簡単な説明】

【図１】本発明における実施の形態１のマンチェスタ
符号同期回路の構成を示すブロック図である。

【図２】本発明における実施の形態１のカウンタ回路
の動作を示すタイムチャートである。

【図３】本発明における実施の形態１の上位系から受
信する電文フォーマットを示す図である。

【図４】本発明における実施の形態１の電文受信パタ
ーン別の信号のタイミングを示すタイムチャートであ
る。

【図５】本発明における実施の形態１の電文受信パタ
ーン別の信号のタイミングを示すタイムチャートであ
る。

【図６】本発明における実施の形態１の処理判別を示
すフローチャートである。

【図７】本発明における実施の形態２のマンチェスタ
符号同期回路を示すブロック図である。

【図８】従来のマンチェスタ符号の同期検出を行う信
号処理のブロック図である。

【図１０】従来のマンチェスタ符号復号化の動作を示
すタイムチャートである。

【符号の説明】

１ＭＰＳＣ回路２インバータ回路３カウンタ回路２０制御回路１０シリアル信号（ＲＸＤ）１１反転信号（Ｉ
ＮＴ１）１２出力信号（ＩＮＴ２）１３データ信号１４クロック信号（φ）３０同期検出回路３１同期検出信号３２，３３，３４，
３５ラツチ回路３６，３７，３８ＯＲ回路４０タイマ回路５１，５２フラグ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年３月１２日（１９９９．３．１
２）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図７】本発明における実施の形態２のマンチェスタ
符号同期回路の構成を示すブロック図である。

【図９】マンチェスタ符号を説明するための図であ
る。

【符号の説明】１ＭＰＳＣ回路２インバータ回路３カウンタ回路２０制御回路１０シリアル信号（ＲＸＤ）１１反転信号（Ｉ
ＮＴ１）１２出力信号（ＩＮＴ２）１３データ信号１４クロック信号（φ）３０同期検出回路３１同期検出信号３２，３３，３４，
３５ラッチ回路３６，３７，３８ＯＲ回路４０タイマ回路５１．５２フラグ

Claims

【特許請求の範囲】

【請求項１】マンチェスタ符号を用いた入力信号を復
号する復号器へ復号するための同期信号を送出する同期
回路において、上記入力信号は、少なくとも先頭フラグ
とデータ部とを有し、先頭フラグとしてフラグの中の１
カ所に“００”と０が二つ続くビット信号または“１
１”と１が二つ続くビット信号を含んだフラグを複数個
用いたフラグとした信号とする共に、計数手段と制御手
段とを有する構成とし、計数手段は、入力されたクロッ
ク信号を分周し、上記入力信号の先頭フラグのビット信
号が“００”または“１１”の信号であると上記分周出
力を送出し、上記入力信号の先頭フラグのビット信号が
上記“００”信号の場合は“１”で、上記“１１”信号
の場合は“０”でリセットされる計数手段とし、制御手
段は、上記クロック信号を発生すると共に、上記計数手
段の出力に応じてマンチェスタ符号に同期させる同期信
号を送出する制御手段としたことを特徴とするマンチェ
スタ符号の同期回路。
【請求項２】請求項１記載のマンチェスタ符号の同期
回路において、先頭フラグは、ＨＤＣＬで用いるフラグ
「０１１１１１１０」と同等のフラグを複数個用いたフ
ラグとし、上記先頭フラグのマンチェスタ符号の「１
０」（ビット信号“１００１”）のビット信号“００”
の部分があると分周出力を送出するようにしたことを特
徴とするマンチェスタ符号の同期回路。
【請求項３】請求項１または請求項２記載のマンチェ
スタ符号の同期回路において、計数手段は、クロック信
号を分周するカウンタと、入力信号を反転し上記カウン
タのリセット信号を与えるインバータとを有する計数手
段とし、制御手段は、上記カウンタ出力と上記インバー
タ出力とを入力とし、上記カウンタ出力に応じて所定の
遅延時間後出力する同期検出回路と、上記クロック信号
を発生すると共に、上記同期検出回路の出力に応じてマ
ンチェスタ符号に同期させる同期信号を出力する制御回
路とを有する制御手段としたことを特徴とするマンチェ
スタ符号の同期回路。