JP2000156539A - 光半導体素子及びその製造方法 - Google Patents
光半導体素子及びその製造方法Info
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- JP2000156539A JP2000156539A JP33007398A JP33007398A JP2000156539A JP 2000156539 A JP2000156539 A JP 2000156539A JP 33007398 A JP33007398 A JP 33007398A JP 33007398 A JP33007398 A JP 33007398A JP 2000156539 A JP2000156539 A JP 2000156539A
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Abstract
(57)【要約】
【課題】高速動作と高光出力動作を兼ね備えた光半導体
素子及びその製造方法を提供する。 【解決手段】本発明の光半導体素子は、変調器部１０２
とレーザ部１０４とを有し、変調器部１０４は、キャリ
ア濃度が１ｘ１０１７ｃｍ−３以下の半導体層上に形成
され、レーザ部１０４は、キャリア濃度が５ｘ１０１７
ｃｍ−３以上の半導体層上に形成されている。
素子及びその製造方法を提供する。 【解決手段】本発明の光半導体素子は、変調器部１０２
とレーザ部１０４とを有し、変調器部１０４は、キャリ
ア濃度が１ｘ１０１７ｃｍ−３以下の半導体層上に形成
され、レーザ部１０４は、キャリア濃度が５ｘ１０１７
ｃｍ−３以上の半導体層上に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、光半導体素子及び
その製造方法に関し、特に、選択ＭＯＶＰＥ（Metalorg
anic Vapor Phase Epitaxy:有機金属気相成長）により
一括形成される電界吸収型変調器（以下変調器と略す）
を集積したＤＦＢ(Distributed feedback：分布帰還型)
レーザからなる光半導体素子及びその製造方法に関す
る。
その製造方法に関し、特に、選択ＭＯＶＰＥ（Metalorg
anic Vapor Phase Epitaxy:有機金属気相成長）により
一括形成される電界吸収型変調器（以下変調器と略す）
を集積したＤＦＢ(Distributed feedback：分布帰還型)
レーザからなる光半導体素子及びその製造方法に関す
る。
【０００２】
【従来の技術】一般に、変調器集積ＤＦＢレーザでは、
変調器を高速で動作させることが重要な素子性能の一つ
となっており、この目的のために、変調器の容量を低減
する必要がある。
変調器を高速で動作させることが重要な素子性能の一つ
となっており、この目的のために、変調器の容量を低減
する必要がある。
【０００３】図８（ａ）は従来の変調器集積ＤＦＢレー
ザの構造を示す斜視図である。図８（ａ）に示すよう
に、従来の変調器集積ＤＦＢレーザは、面方位が（１０
０）のｎ型のＩｎＰ基板３０４と、ＩｎＰ基板３０４上
に形成され、回折格子３０６を備えたレーザ部３０５
と、ＩｎＰ基板３０４上に形成され、レーザ部３０５に
隣接して設けられた変調器部３０１と、を有する。
ザの構造を示す斜視図である。図８（ａ）に示すよう
に、従来の変調器集積ＤＦＢレーザは、面方位が（１０
０）のｎ型のＩｎＰ基板３０４と、ＩｎＰ基板３０４上
に形成され、回折格子３０６を備えたレーザ部３０５
と、ＩｎＰ基板３０４上に形成され、レーザ部３０５に
隣接して設けられた変調器部３０１と、を有する。
【０００４】変調器部３０１及びレーザ部３０５の結晶
成長層上にはＳｉ０2層３０７が堆積され、それぞれの
表面の所定位置にパッド構造のｐ側電極３０８が形成さ
れている。また、変調器部３０１及びレーザ部３０５の
裏面にｎ側電極３０９が形成されている。レーザ部３０
５側の端面には高反射膜３１０が形成され、変調器部３
０１側には低反射膜３１１が形成されている。
成長層上にはＳｉ０2層３０７が堆積され、それぞれの
表面の所定位置にパッド構造のｐ側電極３０８が形成さ
れている。また、変調器部３０１及びレーザ部３０５の
裏面にｎ側電極３０９が形成されている。レーザ部３０
５側の端面には高反射膜３１０が形成され、変調器部３
０１側には低反射膜３１１が形成されている。
【０００５】図８（ｂ）は図８（ａ）のＥ−Ｅ線断面図
である。図８（ｂ）に示すように、変調器部３０１の結
晶成長層では、埋め込み層をｉ−ＩｎＰ層３０２、ｐ−
ＩｎＰ層３０３の２層構造として、ＩｎＰ基板３０４と
の間にｐｉｎ接合を形成している。これによって、逆バ
イアス動作時の埋め込み層容量を低減することができ
る。また、変調器部３０１とレーザ部３０５とは共に同
一の埋め込み構造となっている。この種の従来の技術
は、例えば、特開平７−２０２３３３号公報、特開平７
−２０２３３４公報等に開示されている。
である。図８（ｂ）に示すように、変調器部３０１の結
晶成長層では、埋め込み層をｉ−ＩｎＰ層３０２、ｐ−
ＩｎＰ層３０３の２層構造として、ＩｎＰ基板３０４と
の間にｐｉｎ接合を形成している。これによって、逆バ
イアス動作時の埋め込み層容量を低減することができ
る。また、変調器部３０１とレーザ部３０５とは共に同
一の埋め込み構造となっている。この種の従来の技術
は、例えば、特開平７−２０２３３３号公報、特開平７
−２０２３３４公報等に開示されている。
【０００６】
【発明が解決しようとする課題】従来の変調器集積ＤＦ
Ｂレーザでは、変調器の容量を低減することは可能であ
る。しかし、順バイアス動作するレーザでは埋め込み層
にｐｉｎ接合が形成されると、ビルトイン電圧の低下に
伴い、漏れ電流の増大を招き、光出力が低下するという
課題がある。
Ｂレーザでは、変調器の容量を低減することは可能であ
る。しかし、順バイアス動作するレーザでは埋め込み層
にｐｉｎ接合が形成されると、ビルトイン電圧の低下に
伴い、漏れ電流の増大を招き、光出力が低下するという
課題がある。
【０００７】本発明の目的は、上記の課題を解決し、高
速動作と高光出力動作を兼ね備えた光半導体素子及びそ
の製造方法を提供することにある。
速動作と高光出力動作を兼ね備えた光半導体素子及びそ
の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の第１の光半導体
素子は、変調器部とレーザ部とを有し、前記変調器部
は、キャリア濃度が１ｘ１０１７ｃｍ−３以下の半導体
層上に形成され、前記レーザ部は、キャリア濃度が５ｘ
１０１７ｃｍ−３以上の半導体層上に形成されているこ
とを特徴とするものである。本発明の第２の光半導体素
子は、キャリア濃度が５ｘ１０１７ｃｍ−３以上のｎ型
ＩｎＰ基板と、そのｎ型ＩｎＰ基板に形成された変調器
部と、前記ｎ型ＩｎＰ基板に形成され、前記変調器部に
隣接して設けられたレーザ部とを有する光半導体素子に
おいて、前記変調器部は、前記ｎ型ＩｎＰ基板に形成さ
れたキャリア濃度が１ｘ１０１７ｃｍ−３以下のｎ−層
上に形成されていることを特徴とするものである。前記
ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基板上の結晶成長層
内における変調器部の埋め込み層との間にｐｉｎ接合が
形成され、前記ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基板
上の結晶成長層内におけるレーザ部の埋め込み層との間
にｐｎ接合が形成されているのが好ましい。本発明の第
３の光半導体素子は、ｎ型ＩｎＰ基板と、そのｎ型Ｉｎ
Ｐ基板に形成された変調器部と、前記ｎ型ＩｎＰ基板に
形成され、前記変調器部に隣接して設けられたレーザ部
とを有する光半導体素子において、前記光変調部は、前
記ｎ型ＩｎＰ基板上に形成されたキャリア濃度が１ｘ１
０１７ｃｍ−３以下のバッファ層上に形成され、前記レ
ーザ部は、前記ｎ型ＩｎＰ基板上に形成されたキャリア
濃度が５ｘ１０１７ｃｍ−３以上のｎ＋層上に形成され
ていることを特徴とするものである。前記ｎ型ＩｎＰ基
板と、そのｎ型ＩｎＰ基板上の結晶成長層内における変
調器部の埋め込み層との間にｐｉｎ接合が形成され、前
記ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基板上の結晶成長
層内におけるレーザ部の埋め込み層との間にｐｎ接合が
形成されているのが好ましい。本発明の第１の光半導体
素子の製造方法は、ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ
基板に形成された変調器部と、前記ｎ型ＩｎＰ基板に形
成され、前記変調器部に隣接して設けられたレーザ部と
を有する光半導体素子の製造方法において、キャリア濃
度が５ｘ１０１７ｃｍ−３以上のｎ型ＩｎＰ基板上の変
調器形成領域にｐ型ドーパントのイオン注入により、１
ｘ１０１７ｃｍ−３以下のｎ−層を形成する工程を有す
ることを特徴とするものである。本発明の第２の光半導
体素子の製造方法は、ｎ型ＩｎＰ基板と、そのｎ型Ｉｎ
Ｐ基板に形成された変調器部と、前記ｎ型ＩｎＰ基板に
形成され、前記変調器部に隣接して設けられたレーザ部
とを有する光半導体素子の製造方法において、前記ｎ型
ＩｎＰ基板の変調器形成領域にキャリア濃度が１ｘ１０
１７ｃｍ−３以下のＩｎＰバッファ層を形成し、前記ｎ
型ＩｎＰ基板のレーザ部形成領域にｎ型ド―パントのイ
オン注入により、５ｘ１０１７ｃｍ−３以上のｎ＋層を
形成する工程を有することを特徴とするものである。
素子は、変調器部とレーザ部とを有し、前記変調器部
は、キャリア濃度が１ｘ１０１７ｃｍ−３以下の半導体
層上に形成され、前記レーザ部は、キャリア濃度が５ｘ
１０１７ｃｍ−３以上の半導体層上に形成されているこ
とを特徴とするものである。本発明の第２の光半導体素
子は、キャリア濃度が５ｘ１０１７ｃｍ−３以上のｎ型
ＩｎＰ基板と、そのｎ型ＩｎＰ基板に形成された変調器
部と、前記ｎ型ＩｎＰ基板に形成され、前記変調器部に
隣接して設けられたレーザ部とを有する光半導体素子に
おいて、前記変調器部は、前記ｎ型ＩｎＰ基板に形成さ
れたキャリア濃度が１ｘ１０１７ｃｍ−３以下のｎ−層
上に形成されていることを特徴とするものである。前記
ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基板上の結晶成長層
内における変調器部の埋め込み層との間にｐｉｎ接合が
形成され、前記ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基板
上の結晶成長層内におけるレーザ部の埋め込み層との間
にｐｎ接合が形成されているのが好ましい。本発明の第
３の光半導体素子は、ｎ型ＩｎＰ基板と、そのｎ型Ｉｎ
Ｐ基板に形成された変調器部と、前記ｎ型ＩｎＰ基板に
形成され、前記変調器部に隣接して設けられたレーザ部
とを有する光半導体素子において、前記光変調部は、前
記ｎ型ＩｎＰ基板上に形成されたキャリア濃度が１ｘ１
０１７ｃｍ−３以下のバッファ層上に形成され、前記レ
ーザ部は、前記ｎ型ＩｎＰ基板上に形成されたキャリア
濃度が５ｘ１０１７ｃｍ−３以上のｎ＋層上に形成され
ていることを特徴とするものである。前記ｎ型ＩｎＰ基
板と、そのｎ型ＩｎＰ基板上の結晶成長層内における変
調器部の埋め込み層との間にｐｉｎ接合が形成され、前
記ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基板上の結晶成長
層内におけるレーザ部の埋め込み層との間にｐｎ接合が
形成されているのが好ましい。本発明の第１の光半導体
素子の製造方法は、ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ
基板に形成された変調器部と、前記ｎ型ＩｎＰ基板に形
成され、前記変調器部に隣接して設けられたレーザ部と
を有する光半導体素子の製造方法において、キャリア濃
度が５ｘ１０１７ｃｍ−３以上のｎ型ＩｎＰ基板上の変
調器形成領域にｐ型ドーパントのイオン注入により、１
ｘ１０１７ｃｍ−３以下のｎ−層を形成する工程を有す
ることを特徴とするものである。本発明の第２の光半導
体素子の製造方法は、ｎ型ＩｎＰ基板と、そのｎ型Ｉｎ
Ｐ基板に形成された変調器部と、前記ｎ型ＩｎＰ基板に
形成され、前記変調器部に隣接して設けられたレーザ部
とを有する光半導体素子の製造方法において、前記ｎ型
ＩｎＰ基板の変調器形成領域にキャリア濃度が１ｘ１０
１７ｃｍ−３以下のＩｎＰバッファ層を形成し、前記ｎ
型ＩｎＰ基板のレーザ部形成領域にｎ型ド―パントのイ
オン注入により、５ｘ１０１７ｃｍ−３以上のｎ＋層を
形成する工程を有することを特徴とするものである。
【０００９】本発明によれば、変調器部を低濃度層上に
形成することにより、逆バイアス動作する変調器では埋
め込み層と基板で形成されるｐｉｎ接合容量を低減でき
る。一方、順バイアス動作するレーザ部では埋め込み層
に形成されるｐｎ接合のビルトイン電圧を低下させない
ので埋め込み層の漏れ電流を増大させない。
形成することにより、逆バイアス動作する変調器では埋
め込み層と基板で形成されるｐｉｎ接合容量を低減でき
る。一方、順バイアス動作するレーザ部では埋め込み層
に形成されるｐｎ接合のビルトイン電圧を低下させない
ので埋め込み層の漏れ電流を増大させない。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の第１の実施の形
態に係る光半導体素子である変調器集積ＤＦＢレーザの
構造を示す斜視図である。図１に示すように、この変調
器集積ＤＦＢレーザは、面方位が（１００）のｎ型のＩ
ｎＰ基板１０１と、ＩｎＰ基板１０１上に形成された回
折格子１０５を備えたレーザ部１０４と、ＩｎＰ基板１
０１上に形成され、レーザ部１０４に隣接して設けられ
た変調器部１０２と、を有する。
に基づいて説明する。図１は、本発明の第１の実施の形
態に係る光半導体素子である変調器集積ＤＦＢレーザの
構造を示す斜視図である。図１に示すように、この変調
器集積ＤＦＢレーザは、面方位が（１００）のｎ型のＩ
ｎＰ基板１０１と、ＩｎＰ基板１０１上に形成された回
折格子１０５を備えたレーザ部１０４と、ＩｎＰ基板１
０１上に形成され、レーザ部１０４に隣接して設けられ
た変調器部１０２と、を有する。
【００１１】変調器部１０２及びレーザ部１０４の結晶
成長層上にはＳｉ０2層１１６が堆積され、それぞれの
表面の所定位置にパッド構造のｐ側電極１１７が形成さ
れている。また、変調器部１０２及びレーザ部１０４の
裏面にｎ側電極１１８が形成されている。レーザ部１０
４側の端面には高反射膜１１９が形成され、変調器部１
０２側には低反射膜１２０が形成されている。
成長層上にはＳｉ０2層１１６が堆積され、それぞれの
表面の所定位置にパッド構造のｐ側電極１１７が形成さ
れている。また、変調器部１０２及びレーザ部１０４の
裏面にｎ側電極１１８が形成されている。レーザ部１０
４側の端面には高反射膜１１９が形成され、変調器部１
０２側には低反射膜１２０が形成されている。
【００１２】また、変調器部１０２は厚さ０．３μｍ、
キャリア濃度１ｘ１０１７ｃｍ−３の低濃度層であるｎ
−層１０３上に設けられている。一方、ＤＦＢレーザ部
１０４はキャリア濃度１ｘ１０１８ｃｍ−３の高濃度な
ＩｎＰ基板１０１上に形成されている。変調器部１０２
を低濃度層上に形成することにより、逆バイアス動作す
る変調器では埋め込み層と基板で形成されるｐｉｎ接合
容量を低減できる。一方、順バイアス動作するＤＦＢレ
ーザでは埋め込み層に形成されるｐｎ接合のビルトイン
電圧を低下させないので埋め込み層の漏れ電流を増大さ
せない。
キャリア濃度１ｘ１０１７ｃｍ−３の低濃度層であるｎ
−層１０３上に設けられている。一方、ＤＦＢレーザ部
１０４はキャリア濃度１ｘ１０１８ｃｍ−３の高濃度な
ＩｎＰ基板１０１上に形成されている。変調器部１０２
を低濃度層上に形成することにより、逆バイアス動作す
る変調器では埋め込み層と基板で形成されるｐｉｎ接合
容量を低減できる。一方、順バイアス動作するＤＦＢレ
ーザでは埋め込み層に形成されるｐｎ接合のビルトイン
電圧を低下させないので埋め込み層の漏れ電流を増大さ
せない。
【００１３】従って、本発明によれば、変調器の高速動
作とＤＦＢレーザの高出力動作の両立ができるという効
果が得られる。
作とＤＦＢレーザの高出力動作の両立ができるという効
果が得られる。
【００１４】次に、本発明の第１の製造方法を説明す
る。図２乃至図４は、本発明の第１の製造方法を説明す
るための説明図である。まず、図２（ａ）に示すよう
に、キャリア濃度１ｘ１０１８ｃｍ−３の面方位が（１
００）のｎ型ＩｎＰ基板１０１を用意する。そして、Ｉ
ｎＰ基板１０１上に形成する変調器部１０２の領域にＢ
ｅを加速電圧１００ｋＶ、ドーズ量５ｘ１０１３ｃｍ
−３の条件でレジストをマスクとして選択イオン注入
し、レジスト除去後、７００℃でアニールすることによ
り厚さ０．３μｍ、キャリア濃度１ｘ１０１７ｃｍ−３
のｎ−層１０３を形成する。
る。図２乃至図４は、本発明の第１の製造方法を説明す
るための説明図である。まず、図２（ａ）に示すよう
に、キャリア濃度１ｘ１０１８ｃｍ−３の面方位が（１
００）のｎ型ＩｎＰ基板１０１を用意する。そして、Ｉ
ｎＰ基板１０１上に形成する変調器部１０２の領域にＢ
ｅを加速電圧１００ｋＶ、ドーズ量５ｘ１０１３ｃｍ
−３の条件でレジストをマスクとして選択イオン注入
し、レジスト除去後、７００℃でアニールすることによ
り厚さ０．３μｍ、キャリア濃度１ｘ１０１７ｃｍ−３
のｎ−層１０３を形成する。
【００１５】次いで、レジストを塗布し、＜０１１＞方
向に干渉露光法により、レーザ部１０４のみに、周期２
４１．７ｎｍの回折格子パターンを部分的に形成する。
ウエハー上ではパターンが繰り返し形成されるため４０
０μｍ長の平坦部と１０００μｍ長の回折格子部が繰り
返し形成される。
向に干渉露光法により、レーザ部１０４のみに、周期２
４１．７ｎｍの回折格子パターンを部分的に形成する。
ウエハー上ではパターンが繰り返し形成されるため４０
０μｍ長の平坦部と１０００μｍ長の回折格子部が繰り
返し形成される。
【００１６】次いで、臭化水素と過酸化水素と水とから
なるエッチング液を用いて、図２（ｂ）に示すように、
ＩｎＰ基板１０１上のレーザ部１０４領域に回折格子１
０５を形成する。
なるエッチング液を用いて、図２（ｂ）に示すように、
ＩｎＰ基板１０１上のレーザ部１０４領域に回折格子１
０５を形成する。
【００１７】次いで、図３（ａ）に示すように、レジス
トを除去した後、熱ＣＶＤ法によりＳｉＯ２を１５０ｎ
ｍ堆積させ、＜０１１＞方向に間隔が１．５μｍ、幅は
レーザ部１０４で１８μｍ、長さ５００μｍ、変調器部
１０２では幅５μｍ、長さ２００μｍとなる１対のスト
ライプパターンに通常のフォトリソグラフィとウェット
エッチングにより加工し成長阻止マスク１０６を形成す
る。
トを除去した後、熱ＣＶＤ法によりＳｉＯ２を１５０ｎ
ｍ堆積させ、＜０１１＞方向に間隔が１．５μｍ、幅は
レーザ部１０４で１８μｍ、長さ５００μｍ、変調器部
１０２では幅５μｍ、長さ２００μｍとなる１対のスト
ライプパターンに通常のフォトリソグラフィとウェット
エッチングにより加工し成長阻止マスク１０６を形成す
る。
【００１８】次いで、図３（ｂ）に示すように、選択Ｍ
ＯＶＰＥ（Metal Organic Vapor PhaseEpitaxy：有機金
属気相成長）により成長圧力７５Ｔｏｒｒ、成長温度６
２５℃で、層厚０．１μｍ、キャリア濃度５ｘ１０１７
ｃｍ−３でバンドギャップ波長が１．１３μｍのＩｎＧ
ａＡｓＰ層ガイド層、レーザ部１０４でバンドギャップ
波長組成が１．５４μｍとなるような層厚６ｎｍの０．
５％歪ＩｎＧａＡｓＰウェルと層厚８ｎｍのバンドギャ
ップ波長が１．１３μｍのバリア層をもつ８周期のＭＱ
Ｗ（Multi Quantum Well:多重量子井戸）活性層、層厚
６０ｎｍ、キャリア濃度５ｘ１０１７ｃｍ−３でバンド
ギャップ波長が１．１３μｍのＩｎＧａＡｓＰ光閉じ込
め層、層厚０．１μｍ、キャリア濃度５ｘ１０17ｃｍ
−３のｐ−ＩｎＰクラッド層を順次積層し導波路メサ１
０７を形成する。このとき、変調器部１０２のＭＱＷ層
のバンドギャップ波長は１．４７μｍとなる。
ＯＶＰＥ（Metal Organic Vapor PhaseEpitaxy：有機金
属気相成長）により成長圧力７５Ｔｏｒｒ、成長温度６
２５℃で、層厚０．１μｍ、キャリア濃度５ｘ１０１７
ｃｍ−３でバンドギャップ波長が１．１３μｍのＩｎＧ
ａＡｓＰ層ガイド層、レーザ部１０４でバンドギャップ
波長組成が１．５４μｍとなるような層厚６ｎｍの０．
５％歪ＩｎＧａＡｓＰウェルと層厚８ｎｍのバンドギャ
ップ波長が１．１３μｍのバリア層をもつ８周期のＭＱ
Ｗ（Multi Quantum Well:多重量子井戸）活性層、層厚
６０ｎｍ、キャリア濃度５ｘ１０１７ｃｍ−３でバンド
ギャップ波長が１．１３μｍのＩｎＧａＡｓＰ光閉じ込
め層、層厚０．１μｍ、キャリア濃度５ｘ１０17ｃｍ
−３のｐ−ＩｎＰクラッド層を順次積層し導波路メサ１
０７を形成する。このとき、変調器部１０２のＭＱＷ層
のバンドギャップ波長は１．４７μｍとなる。
【００１９】次いで、図４（ａ）に示すように、通常の
フォトリソグラフィとウェットエッチングにより成長阻
止マスク開口幅を７μｍ幅に広げた後、選択ＭＯＶＰＥ
により、成長圧力７５Ｔｏｒｒ、成長温度６２５℃で層
厚０．３μｍ、キャリア濃度５ｘ１０１７ｃｍ−３のｐ
−ＩｎＰ層と、層厚１．５μｍ、キャリア濃度１ｘ１０
１８ｃｍ−３のｐ−ＩｎＰ層からなる埋め込み層１０
８、層厚０．２μｍ、キャリア濃度５ｘ１０１８ｃｍ
−３のＩｎＧａＡｓキャップ層１０９を順次積層し、結
晶成長が完了する。
フォトリソグラフィとウェットエッチングにより成長阻
止マスク開口幅を７μｍ幅に広げた後、選択ＭＯＶＰＥ
により、成長圧力７５Ｔｏｒｒ、成長温度６２５℃で層
厚０．３μｍ、キャリア濃度５ｘ１０１７ｃｍ−３のｐ
−ＩｎＰ層と、層厚１．５μｍ、キャリア濃度１ｘ１０
１８ｃｍ−３のｐ−ＩｎＰ層からなる埋め込み層１０
８、層厚０．２μｍ、キャリア濃度５ｘ１０１８ｃｍ
−３のＩｎＧａＡｓキャップ層１０９を順次積層し、結
晶成長が完了する。
【００２０】図４（ｂ）は、図４（ａ）のＡ−Ａ線断面
図であり、図４（ｃ）は、図４（ａ）のＢ−Ｂ線断面図
である。図４（ａ）及び（ｂ）に示すように、レーザ部
１０４の埋め込み層１１２とＩｎＰ基板１０１との間に
はｐｎ接合１１３が形成され、変調器部１０２の埋め込
み層１１４とＩｎＰ基板１０１との間には、ｎ−層１０
３を介してｐｉｎ接合１１５が形成される。
図であり、図４（ｃ）は、図４（ａ）のＢ−Ｂ線断面図
である。図４（ａ）及び（ｂ）に示すように、レーザ部
１０４の埋め込み層１１２とＩｎＰ基板１０１との間に
はｐｎ接合１１３が形成され、変調器部１０２の埋め込
み層１１４とＩｎＰ基板１０１との間には、ｎ−層１０
３を介してｐｉｎ接合１１５が形成される。
【００２１】次いで、結晶成長層上にＳｉＯ２層１１６
を３５０ｎｍ堆積させ、通常のフォトリソグラフィとウ
ェットエッチングにより、コンタクト用の窓を開ける。
を３５０ｎｍ堆積させ、通常のフォトリソグラフィとウ
ェットエッチングにより、コンタクト用の窓を開ける。
【００２２】次いで、Ｔｉ／Ａｕをそれぞれ１００／３
００ｎｍスパッタ法により堆積させ、通常のフォトリソ
グラフィとウェットエッチングにより変調器部１０２及
びレーザ部１０４にそれぞれパッド構造のｐ側電極１１
７を形成する。
００ｎｍスパッタ法により堆積させ、通常のフォトリソ
グラフィとウェットエッチングにより変調器部１０２及
びレーザ部１０４にそれぞれパッド構造のｐ側電極１１
７を形成する。
【００２３】次いで、ウエハーを厚さ１００μｍまで研
磨し、裏面にｎ側電極１１８となるＴｉ／Ａｕをそれぞ
れ１００ｎｍ／３００ｎｍスパッタ法により堆積させ、
Ｎ2雰囲気中でシンターを行う。
磨し、裏面にｎ側電極１１８となるＴｉ／Ａｕをそれぞ
れ１００ｎｍ／３００ｎｍスパッタ法により堆積させ、
Ｎ2雰囲気中でシンターを行う。
【００２４】最後にレーザ部１０４及び変調器部１０２
の中央で劈開し、レーザ部１０４側の端面に反射率９０
％の高反射膜１１９を形成し、変調器部１０２側の端面
に反射率０．１％の低反射膜１２０を形成する。これに
よって、図１に示す光半導体素子が完成する。
の中央で劈開し、レーザ部１０４側の端面に反射率９０
％の高反射膜１１９を形成し、変調器部１０２側の端面
に反射率０．１％の低反射膜１２０を形成する。これに
よって、図１に示す光半導体素子が完成する。
【００２５】本発明によれば、変調器部の埋め込み層の
容量は低減され高速応答が実現される。一方、レーザ部
の埋め込み層のビルトイン電圧は低下しないため漏れ電
流が低減され高光出力特性が実現される。
容量は低減され高速応答が実現される。一方、レーザ部
の埋め込み層のビルトイン電圧は低下しないため漏れ電
流が低減され高光出力特性が実現される。
【００２６】本発明者が、上記の実施の形態により製造
された光半導体素子を評価したところ、レーザの発振し
きい値８ｍＡ、１００ｍＡでの光出力１５ｍＷ、変調器
では２Ｖの逆バイアス電圧印加時に１５ｄＢ以上の消光
比、２．５Ｇｂ／ｓ変調での良好なアイ開口が得られ
た。
された光半導体素子を評価したところ、レーザの発振し
きい値８ｍＡ、１００ｍＡでの光出力１５ｍＷ、変調器
では２Ｖの逆バイアス電圧印加時に１５ｄＢ以上の消光
比、２．５Ｇｂ／ｓ変調での良好なアイ開口が得られ
た。
【００２７】更に、２．５Ｇｂ／ｓの変調速度で１２０
ｋｍのノーマルファイバによる伝送試験においても、ペ
ナルティが１ｄＢ以下と、良好な結果が得られた。
ｋｍのノーマルファイバによる伝送試験においても、ペ
ナルティが１ｄＢ以下と、良好な結果が得られた。
【００２８】図５は、本発明の第２の実施の形態に係る
光半導体素子である変調器集積ＤＦＢレーザの構造を示
す斜視図である。
光半導体素子である変調器集積ＤＦＢレーザの構造を示
す斜視図である。
【００２９】図５に示すように、第２の実施の形態で
は、ｎ型ＩｎＰ基板２０１上の変調器部２０５に層厚
０．３μｍ以上、キャリア濃度１ｘ１０１７ｃｍ−３以
下のＩｎＰからなるバッファ層２０２が形成され、レー
ザ部２０３にｎ型ド―パントのイオン注入により、５ｘ
１０１７ｃｍ−３以上のｎ＋層２０４が形成されてい
る。なお、図５中、２０８はＳｉＯ２層、２０９はｐ側
電極、２１０はｎ側電極、２１１は高反射膜、２１２は
低反射膜、２１３は回折格子である。
は、ｎ型ＩｎＰ基板２０１上の変調器部２０５に層厚
０．３μｍ以上、キャリア濃度１ｘ１０１７ｃｍ−３以
下のＩｎＰからなるバッファ層２０２が形成され、レー
ザ部２０３にｎ型ド―パントのイオン注入により、５ｘ
１０１７ｃｍ−３以上のｎ＋層２０４が形成されてい
る。なお、図５中、２０８はＳｉＯ２層、２０９はｐ側
電極、２１０はｎ側電極、２１１は高反射膜、２１２は
低反射膜、２１３は回折格子である。
【００３０】次に、本発明の第２の製造方法を説明す
る。図６及び図７は、本発明の第２の製造方法を説明す
るための説明図である。まず、図６に示すように、キャ
リア濃度１ｘ１０１８ｃｍ−３の面方位が（１００）の
ｎ型ＩｎＰ基板２０１を用意する。そして、ＩｎＰ基板
２０１上にＭＯＶＰＥにより、成長圧力７５Ｔｏｒｒ、
成長温度６２５℃で、キャリア濃度１ｘ１０１７ｃｍ
−３、層厚０．３μｍのｎ ―−ＩｎＰよりなるバッファ
層２０２を成長させる。一方、レーザ部２０３にＳｉを
加速電圧７０ｋＶ、ドーズ量５ｘ１０１３ｃｍ−３の条
件でレジストをマスクとして選択イオン注入し、レジス
ト除去後、７００℃でアニールすることにより厚さ０．
３μｍ、キャリア濃度６ｘ１０１７ｃｍ−３のｎ＋層２
０４を形成する。
る。図６及び図７は、本発明の第２の製造方法を説明す
るための説明図である。まず、図６に示すように、キャ
リア濃度１ｘ１０１８ｃｍ−３の面方位が（１００）の
ｎ型ＩｎＰ基板２０１を用意する。そして、ＩｎＰ基板
２０１上にＭＯＶＰＥにより、成長圧力７５Ｔｏｒｒ、
成長温度６２５℃で、キャリア濃度１ｘ１０１７ｃｍ
−３、層厚０．３μｍのｎ ―−ＩｎＰよりなるバッファ
層２０２を成長させる。一方、レーザ部２０３にＳｉを
加速電圧７０ｋＶ、ドーズ量５ｘ１０１３ｃｍ−３の条
件でレジストをマスクとして選択イオン注入し、レジス
ト除去後、７００℃でアニールすることにより厚さ０．
３μｍ、キャリア濃度６ｘ１０１７ｃｍ−３のｎ＋層２
０４を形成する。
【００３１】以下、第１の実施の形態と同様の工程を経
ることにより、図７（ａ）に示すように、ＩｎＰ基板２
０１上に結晶成長層が形成される。
ることにより、図７（ａ）に示すように、ＩｎＰ基板２
０１上に結晶成長層が形成される。
【００３２】図７（ｂ）は、図７（ａ）のＣーＣ線断面
図であり、図７（ｃ）は、図７（ａ）のＤ−Ｄ線断面図
である。図７（ｂ）及び（ｃ）に示すように、レーザ部
２０３の埋め込み層２０６とＩｎＰ基板２０１との間に
はｎ＋層２０４を介してｐｎ接合が形成され、変調器部
２０５の埋め込み層２０７とＩｎＰ基板２０１との間に
はバッファ層２０２を介してｐｉｎ接合が形成される。
図であり、図７（ｃ）は、図７（ａ）のＤ−Ｄ線断面図
である。図７（ｂ）及び（ｃ）に示すように、レーザ部
２０３の埋め込み層２０６とＩｎＰ基板２０１との間に
はｎ＋層２０４を介してｐｎ接合が形成され、変調器部
２０５の埋め込み層２０７とＩｎＰ基板２０１との間に
はバッファ層２０２を介してｐｉｎ接合が形成される。
【００３３】その後、第１の実施の形態と同様の工程を
経て、図５に示す光半導体素子が完成する。
経て、図５に示す光半導体素子が完成する。
【００３４】第２の実施の形態においても第１の実施の
形態と同様に、変調器部の埋め込み層とＩｎＰ基板との
間にはｐｉｎ構造が形成されることから変調器の容量は
低減され高速応答が実現される。
形態と同様に、変調器部の埋め込み層とＩｎＰ基板との
間にはｐｉｎ構造が形成されることから変調器の容量は
低減され高速応答が実現される。
【００３５】一方、レーザ部の埋め込み層とＩｎＰ基板
との間にはｐｎ構造が形成されることからビルトイン電
圧は低下しないため漏れ電流が低減され高光出力特性が
実現される。
との間にはｐｎ構造が形成されることからビルトイン電
圧は低下しないため漏れ電流が低減され高光出力特性が
実現される。
【００３６】本発明者が、上記の実施の形態により製造
された素子を評価したところ、レーザの発振しきい値８
ｍＡ、１００ｍＡでの光出力１５ｍＷ、変調器では２Ｖ
の逆バイアス電圧印加時に１５ｄＢ以上の消光比、２．
５Ｇｂ／ｓ変調での良好なアイ開口が得られた。更に、
２．５Ｇｂ／ｓの変調速度で１２０ｋｍのノーマルファ
イバによる伝送試験においても、ペナルティが１ｄＢ以
下と、良好な結果が得られた。
された素子を評価したところ、レーザの発振しきい値８
ｍＡ、１００ｍＡでの光出力１５ｍＷ、変調器では２Ｖ
の逆バイアス電圧印加時に１５ｄＢ以上の消光比、２．
５Ｇｂ／ｓ変調での良好なアイ開口が得られた。更に、
２．５Ｇｂ／ｓの変調速度で１２０ｋｍのノーマルファ
イバによる伝送試験においても、ペナルティが１ｄＢ以
下と、良好な結果が得られた。
【００３７】本発明は、上記実施の形態に限定されるこ
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。
【００３８】
【発明の効果】本発明によれば、変調器部の高速動作と
レーザ部の高出力動作の両立ができるという効果が得ら
れる
レーザ部の高出力動作の両立ができるという効果が得ら
れる
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る光半導体素子
である変調器集積ＤＦＢレーザの構造を示す斜視図であ
る。
である変調器集積ＤＦＢレーザの構造を示す斜視図であ
る。
【図２】本発明の第１の製造方法を説明するための説明
図である。
図である。
【図３】本発明の第１の製造方法を説明するための説明
図である。
図である。
【図４】本発明の第１の製造方法を説明するための説明
図であり、（ａ）は、ＩｎＰ基板上の結晶成長層を示す
斜視図、（ｂ）は、（ａ）のＡーＡ線断面図、（ｃ）
は、（ａ）のＢ−Ｂ線断面図である。
図であり、（ａ）は、ＩｎＰ基板上の結晶成長層を示す
斜視図、（ｂ）は、（ａ）のＡーＡ線断面図、（ｃ）
は、（ａ）のＢ−Ｂ線断面図である。
【図５】本発明の第２の実施の形態に係る光半導体素子
である変調器集積ＤＦＢレーザの構造を示す斜視図であ
る。
である変調器集積ＤＦＢレーザの構造を示す斜視図であ
る。
【図６】本発明の第２の製造方法を説明するための説明
図である。
図である。
【図７】本発明の第２の製造方法を説明するための説明
図であり、（ａ）はＩｎＰ基板上の結晶成長層を示す斜
視図、（ｂ）は、（ａ）のＣーＣ線断面図、（ｃ）は、
（ａ）のＤ−Ｄ線断面図である。
図であり、（ａ）はＩｎＰ基板上の結晶成長層を示す斜
視図、（ｂ）は、（ａ）のＣーＣ線断面図、（ｃ）は、
（ａ）のＤ−Ｄ線断面図である。
【図８】（ａ）は従来の変調器集積ＤＦＢレーザの構造
を示す斜視図、（ｂ）は（ａ）のＥ−Ｅ線断面図であ
る。
を示す斜視図、（ｂ）は（ａ）のＥ−Ｅ線断面図であ
る。
１０１：ＩｎＰ基板 １０２：変調器部 １０３：ｎ−層 １０４：レーザ部 １０５：回折格子 １０６：成長阻止マスク １０７：導波路メサ １０８：埋め込み層 １０９：キャップ層 １１２：レーザ部の埋め込み層 １１３：ｐｎ接合 １１４：変調器部の埋め込み層 １１５：ｐｉｎ層 １１６：Ｓｉ０2層 １１７：ｐ側電極 １１８：ｎ側電極 １１９：高反射膜 １２０：低反射膜 ２０１：ＩｎＰ基板 ２０２：バッファ層 ２０３：レーザ部 ２０４：ｎ＋層 ２０５：変調器部
Claims (7)
- 【請求項１】変調器部とレーザ部とを有する光半導体素
子において、 前記変調器部は、キャリア濃度が１ｘ１０１７ｃｍ−３
以下の半導体層上に形成され、前記レーザ部は、キャリ
ア濃度が５ｘ１０１７ｃｍ−３以上の半導体層上に形成
されていることを特徴とする光半導体素子。 - 【請求項２】キャリア濃度が５ｘ１０１７ｃｍ−３以上
のｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基板に形成された
変調器部と、前記ｎ型ＩｎＰ基板に形成され、前記変調
器部に隣接して設けられたレーザ部とを有する光半導体
素子において、 前記変調器部は、前記ｎ型ＩｎＰ基板に形成されたキャ
リア濃度が１ｘ１０１ ７ｃｍ−３以下のｎ−層上に形成
されていることを特徴とする光半導体素子。 - 【請求項３】前記ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基
板上の結晶成長層内における変調器部の埋め込み層との
間にｐｉｎ接合が形成され、 前記ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基板上の結晶成
長層内におけるレーザ部の埋め込み層との間にｐｎ接合
が形成されていることを特徴とする請求項２に記載の光
半導体素子。 - 【請求項４】ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基板に
形成された変調器部と、前記ｎ型ＩｎＰ基板に形成さ
れ、前記変調器部に隣接して設けられたレーザ部とを有
する光半導体素子において、 前記光変調部は、前記ｎ型ＩｎＰ基板上に形成されたキ
ャリア濃度が１ｘ１０ １７ｃｍ−３以下のバッファ層上
に形成され、 前記レーザ部は、前記ｎ型ＩｎＰ基板上に形成されたキ
ャリア濃度が５ｘ１０ １７ｃｍ−３以上のｎ＋層上に形
成されていることを特徴とする光半導体素子。 - 【請求項５】前記ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基
板上の結晶成長層内における変調器部の埋め込み層との
間にｐｉｎ接合が形成され、 前記ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基板上の結晶成
長層内におけるレーザ部の埋め込み層との間にｐｎ接合
が形成されていることを特徴とする請求項４に記載の光
半導体素子。 - 【請求項６】ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基板に
形成された変調器部と、前記ｎ型ＩｎＰ基板に形成さ
れ、前記変調器部に隣接して設けられたレーザ部とを有
する光半導体素子の製造方法において、 キャリア濃度が５ｘ１０１７ｃｍ−３以上のｎ型ＩｎＰ
基板上の変調器形成領域にｐ型ドーパントのイオン注入
により、１ｘ１０１７ｃｍ−３以下のｎ−層を形成する
工程を有することを特徴とする光半導体素子の製造方
法。 - 【請求項７】ｎ型ＩｎＰ基板と、そのｎ型ＩｎＰ基板に
形成された変調器部と、前記ｎ型ＩｎＰ基板に形成さ
れ、前記変調器部に隣接して設けられたレーザ部とを有
する光半導体素子の製造方法において、 前記ｎ型ＩｎＰ基板の変調器形成領域にキャリア濃度が
１ｘ１０１７ｃｍ−３以下のＩｎＰバッファ層を形成
し、前記ｎ型ＩｎＰ基板のレーザ部形成領域にｎ型ド―
パントのイオン注入により、５ｘ１０１７ｃｍ−３以上
のｎ＋層を形成する工程を有することを特徴とする光半
導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33007398A JP2000156539A (ja) | 1998-11-20 | 1998-11-20 | 光半導体素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33007398A JP2000156539A (ja) | 1998-11-20 | 1998-11-20 | 光半導体素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000156539A true JP2000156539A (ja) | 2000-06-06 |
Family
ID=18228490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33007398A Pending JP2000156539A (ja) | 1998-11-20 | 1998-11-20 | 光半導体素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000156539A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1372229A1 (en) * | 2002-06-12 | 2003-12-17 | Agilent Technologies Inc., A Delaware Corporation | Integrated semiconductor laser and waveguide device |
| CN106785916A (zh) * | 2017-02-27 | 2017-05-31 | 武汉光迅科技股份有限公司 | 一种电吸收调制激光器及其制造方法 |
-
1998
- 1998-11-20 JP JP33007398A patent/JP2000156539A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1372229A1 (en) * | 2002-06-12 | 2003-12-17 | Agilent Technologies Inc., A Delaware Corporation | Integrated semiconductor laser and waveguide device |
| US6937632B2 (en) | 2002-06-12 | 2005-08-30 | Agilent Technologies, Inc. | Integrated semiconductor laser and waveguide device |
| CN106785916A (zh) * | 2017-02-27 | 2017-05-31 | 武汉光迅科技股份有限公司 | 一种电吸收调制激光器及其制造方法 |
| CN106785916B (zh) * | 2017-02-27 | 2019-07-26 | 武汉光迅科技股份有限公司 | 一种电吸收调制激光器及其制造方法 |
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