JP2000151312A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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Abstract
(57)【要約】
【課題】 利得制御増幅器１２の利得傾度が大の場合や
利得制御電圧範囲が広い場合に、増幅器１２の利得制御
電圧にループ振動が生じるのを抑制すること。 【解決手段】 増幅器１２、Ａ／Ｄ変換器１４、誤差検
出部１６、第１、第２係数器３０、３２、積分器２０、
加算器３８及びＤ／Ａ変換器２２を具備し、誤差検出部
１６でＡ／Ｄ変換器１４の出力信号を基準信号と比較し
て誤差を検出し、第１、第２係数器３０、３２で検出値
に倍率係数ｋ１、ｋ２を掛け、積分器２０で第１係数器
３０の出力値を積分し、加算器３８で積分値に第２係数
器３２の出力値を加算し、Ｄ／Ａ変換器２２で加算値を
アナログ信号に変換し利得制御電圧として増幅器１２へ
出力するので、第２係数器３２の出力値が積分器２０を
介さずに利得制御電圧として増幅器１２へ出力し、増幅
器１２へフィードバックする利得制御電圧の応答速度を
速くしてループ振動が生じるのを抑制する。
利得制御電圧範囲が広い場合に、増幅器１２の利得制御
電圧にループ振動が生じるのを抑制すること。 【解決手段】 増幅器１２、Ａ／Ｄ変換器１４、誤差検
出部１６、第１、第２係数器３０、３２、積分器２０、
加算器３８及びＤ／Ａ変換器２２を具備し、誤差検出部
１６でＡ／Ｄ変換器１４の出力信号を基準信号と比較し
て誤差を検出し、第１、第２係数器３０、３２で検出値
に倍率係数ｋ１、ｋ２を掛け、積分器２０で第１係数器
３０の出力値を積分し、加算器３８で積分値に第２係数
器３２の出力値を加算し、Ｄ／Ａ変換器２２で加算値を
アナログ信号に変換し利得制御電圧として増幅器１２へ
出力するので、第２係数器３２の出力値が積分器２０を
介さずに利得制御電圧として増幅器１２へ出力し、増幅
器１２へフィードバックする利得制御電圧の応答速度を
速くしてループ振動が生じるのを抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログの入力映
像信号を利得制御電圧に応じた増幅度で増幅して出力す
る利得制御増幅器（ゲインコントロールアンプ）を具備
し、入力映像信号のレベルが変動しても常に一定レベル
の映像信号が出力するように利得制御増幅器の増幅度を
制御する自動利得制御回路に関するものである。
像信号を利得制御電圧に応じた増幅度で増幅して出力す
る利得制御増幅器（ゲインコントロールアンプ）を具備
し、入力映像信号のレベルが変動しても常に一定レベル
の映像信号が出力するように利得制御増幅器の増幅度を
制御する自動利得制御回路に関するものである。
【０００２】
【従来の技術】従来の自動利得制御回路は、図３に示す
ように、入力端子１０に入力したアナログの映像信号を
利得制御電圧に応じた増幅度で増幅して出力する利得制
御増幅器１２と、この利得制御増幅器１２の出力側に順
次結合されたＡ／Ｄ（アナログ／ディジタル）変換器１
４、誤差検出部１６、係数器１８、積分器２０及びＤ／
Ａ（ディジタル／アナログ）変換器２２とで構成されて
いた。誤差検出部１６は図４に示すような比較器２４と
検出器２６からなり、比較器２４がＡ／Ｄ変換器１４か
ら出力したディジタルの映像信号Ｖのレベルを基準レベ
ルＶｒと比較して差分（Ｖ−Ｖｒ）を出力し、検出器２
６が映像信号ＶのレベルとＡＧＣ動作レベルＶａの差分
（Ｖ−Ｖａ）に基づいて誤差を検出する。例えば、差分
（Ｖ−Ｖａ）が０より小さいときには０を、差分（Ｖ−
Ｖａ）が０以上のときには映像信号Ｖのレベルと基準レ
ベルＶｒの差分（Ｖ−Ｖｒ）を誤差として出力する。
ように、入力端子１０に入力したアナログの映像信号を
利得制御電圧に応じた増幅度で増幅して出力する利得制
御増幅器１２と、この利得制御増幅器１２の出力側に順
次結合されたＡ／Ｄ（アナログ／ディジタル）変換器１
４、誤差検出部１６、係数器１８、積分器２０及びＤ／
Ａ（ディジタル／アナログ）変換器２２とで構成されて
いた。誤差検出部１６は図４に示すような比較器２４と
検出器２６からなり、比較器２４がＡ／Ｄ変換器１４か
ら出力したディジタルの映像信号Ｖのレベルを基準レベ
ルＶｒと比較して差分（Ｖ−Ｖｒ）を出力し、検出器２
６が映像信号ＶのレベルとＡＧＣ動作レベルＶａの差分
（Ｖ−Ｖａ）に基づいて誤差を検出する。例えば、差分
（Ｖ−Ｖａ）が０より小さいときには０を、差分（Ｖ−
Ｖａ）が０以上のときには映像信号Ｖのレベルと基準レ
ベルＶｒの差分（Ｖ−Ｖｒ）を誤差として出力する。
【０００３】係数器１８は外部から可変可能に設定され
た倍率係数ｋを誤差検出部１６の検出値（すなわち検出
した誤差）に掛けて出力し、積分器２０は係数器１８の
出力値を積分して出力し、Ｄ／Ａ変換器２２は積分器２
０の出力値をアナログ信号（例えば直流電圧レベル）に
変換し、利得制御電圧として利得制御増幅器１２へ出力
することによって、入力端子１０に入力した映像信号の
レベルが変動してもＡ／Ｄ変換器１４から映像処理ブロ
ック２８へ出力する映像信号のレベルが常に所定レベル
となるように制御していた。
た倍率係数ｋを誤差検出部１６の検出値（すなわち検出
した誤差）に掛けて出力し、積分器２０は係数器１８の
出力値を積分して出力し、Ｄ／Ａ変換器２２は積分器２
０の出力値をアナログ信号（例えば直流電圧レベル）に
変換し、利得制御電圧として利得制御増幅器１２へ出力
することによって、入力端子１０に入力した映像信号の
レベルが変動してもＡ／Ｄ変換器１４から映像処理ブロ
ック２８へ出力する映像信号のレベルが常に所定レベル
となるように制御していた。
【０００４】
【発明が解決しようとする課題】しかしながら、図３に
示した従来例では、積分器２０で係数器１８の出力値を
積分して得た値を、Ｄ／Ａ変換器２２でアナログ信号に
変換し、利得制御電圧として利得制御増幅器１２へ出力
していたので、利得制御増幅器１２の性能や自動利得制
御回路の仕様等によって利得制御増幅器１２の利得傾度
が大きくなった場合や利得制御電圧範囲が広くなった場
合に、利得制御電圧にループ振動が生じて利得制御増幅
器１２から出力する映像信号に不要な振動波形が現われ
るという問題点があった。
示した従来例では、積分器２０で係数器１８の出力値を
積分して得た値を、Ｄ／Ａ変換器２２でアナログ信号に
変換し、利得制御電圧として利得制御増幅器１２へ出力
していたので、利得制御増幅器１２の性能や自動利得制
御回路の仕様等によって利得制御増幅器１２の利得傾度
が大きくなった場合や利得制御電圧範囲が広くなった場
合に、利得制御電圧にループ振動が生じて利得制御増幅
器１２から出力する映像信号に不要な振動波形が現われ
るという問題点があった。
【０００５】例えば、利得制御増幅器１２の利得制御電
圧ｖの初期値ｖ１が最適値ｖ２より低めに設定されてい
た場合、利得制御増幅器１２の利得傾度が大きかった
り、利得制御電圧範囲が広いと、利得制御増幅器１２へ
フィードバックする利得制御電圧ｖの時間差によって、
図５に実線で示すように利得制御電圧ｖにループ振動が
生じるという問題点があった。図５において、ｔ１はＡ
ＧＣ動作の開始時刻を表し、ｔ２は利得制御電圧ｖが安
定状態に収束した時刻を表す。
圧ｖの初期値ｖ１が最適値ｖ２より低めに設定されてい
た場合、利得制御増幅器１２の利得傾度が大きかった
り、利得制御電圧範囲が広いと、利得制御増幅器１２へ
フィードバックする利得制御電圧ｖの時間差によって、
図５に実線で示すように利得制御電圧ｖにループ振動が
生じるという問題点があった。図５において、ｔ１はＡ
ＧＣ動作の開始時刻を表し、ｔ２は利得制御電圧ｖが安
定状態に収束した時刻を表す。
【０００６】なお、利得制御増幅器１２の利得傾度と
は、利得制御電圧に対する利得変化（増幅度変化）の割
合を表わす。また、積分器２０からＤ／Ａ変換器２２へ
入力するディジタル値が「００」（１０進数表示の０）
から「ＦＦ」（１０進数表示の２５５）まで変化した場
合に対して、Ｄ／Ａ変換器２２から出力するアナログ値
として次の（１）（２）が考えられる場合、（１）の場
合が（２）の場合より利得制御電圧範囲が広いという。 （１）ディジタル値「００」〜「ＦＦ」の入力に対して
アナログ値０（ｖ）〜５（ｖ）を出力する。 （２）ディジタル値「００」〜「ＦＦ」の入力に対して
アナログ値０（ｖ）〜１（ｖ）を出力する。
は、利得制御電圧に対する利得変化（増幅度変化）の割
合を表わす。また、積分器２０からＤ／Ａ変換器２２へ
入力するディジタル値が「００」（１０進数表示の０）
から「ＦＦ」（１０進数表示の２５５）まで変化した場
合に対して、Ｄ／Ａ変換器２２から出力するアナログ値
として次の（１）（２）が考えられる場合、（１）の場
合が（２）の場合より利得制御電圧範囲が広いという。 （１）ディジタル値「００」〜「ＦＦ」の入力に対して
アナログ値０（ｖ）〜５（ｖ）を出力する。 （２）ディジタル値「００」〜「ＦＦ」の入力に対して
アナログ値０（ｖ）〜１（ｖ）を出力する。
【０００７】本発明は上述の問題点に鑑みなされたもの
で、利得制御増幅器１２の利得傾度が大きい場合や利得
制御電圧範囲が広い場合でも、利得制御電圧にループ振
動が生じるのを抑制し早く安定状態に収束することので
きる自動利得制御回路を提供することを目的とするもの
である。
で、利得制御増幅器１２の利得傾度が大きい場合や利得
制御電圧範囲が広い場合でも、利得制御電圧にループ振
動が生じるのを抑制し早く安定状態に収束することので
きる自動利得制御回路を提供することを目的とするもの
である。
【０００８】
【課題を解決するための手段】発明による自動利得制御
回路は、アナログの入力映像信号を利得制御電圧に応じ
た増幅度で増幅して出力する利得制御増幅器と、この利
得制御増幅器の出力信号をディジタル信号に変換して出
力するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力信号を
基準信号と比較して誤差を検出する誤差検出部と、この
誤差検出部の検出値に倍率係数ｋ１、ｋ２を掛けて出力
する第１、第２係数器と、第１係数器の出力値を積分し
て出力する積分器と、第２係数器の出力値と積分器の出
力値を加算して出力する加算器と、この加算器の出力値
をアナログ信号に変換し利得制御電圧として利得制御増
幅器へ出力するＤ／Ａ変換器とを具備してなることを特
徴とするものである。
回路は、アナログの入力映像信号を利得制御電圧に応じ
た増幅度で増幅して出力する利得制御増幅器と、この利
得制御増幅器の出力信号をディジタル信号に変換して出
力するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力信号を
基準信号と比較して誤差を検出する誤差検出部と、この
誤差検出部の検出値に倍率係数ｋ１、ｋ２を掛けて出力
する第１、第２係数器と、第１係数器の出力値を積分し
て出力する積分器と、第２係数器の出力値と積分器の出
力値を加算して出力する加算器と、この加算器の出力値
をアナログ信号に変換し利得制御電圧として利得制御増
幅器へ出力するＤ／Ａ変換器とを具備してなることを特
徴とするものである。
【０００９】誤差検出部でＡ／Ｄ変換器の出力信号を基
準信号と比較して誤差を検出し、第１、第２係数器で検
出値に倍率係数ｋ１、ｋ２を掛け、積分器で第１係数器
の出力値を積分し、加算器で積分器の積分値と第２係数
器の出力値を加算し、この加算値をアナログ信号に変換
し利得制御電圧として利得制御増幅器へ出力するので、
第２係数器の出力値は積分器を介さずに利得制御電圧と
して利得制御増幅器へ出力する。このため、利得制御増
幅器へフィードバックする利得制御電圧と入力映像信号
との間の時間差が小さくなり、利得制御増幅器へフィー
ドバックする利得制御電圧の応答速度が速くなるので、
利得制御電圧のループ振動を抑制することができる。
準信号と比較して誤差を検出し、第１、第２係数器で検
出値に倍率係数ｋ１、ｋ２を掛け、積分器で第１係数器
の出力値を積分し、加算器で積分器の積分値と第２係数
器の出力値を加算し、この加算値をアナログ信号に変換
し利得制御電圧として利得制御増幅器へ出力するので、
第２係数器の出力値は積分器を介さずに利得制御電圧と
して利得制御増幅器へ出力する。このため、利得制御増
幅器へフィードバックする利得制御電圧と入力映像信号
との間の時間差が小さくなり、利得制御増幅器へフィー
ドバックする利得制御電圧の応答速度が速くなるので、
利得制御電圧のループ振動を抑制することができる。
【００１０】利得制御増幅器へフィードバックする利得
制御電圧の応答速度を可変できるようにするために、第
１、第２係数器の倍率係数ｋ１、ｋ２を外部から可変可
能に設定する。
制御電圧の応答速度を可変できるようにするために、第
１、第２係数器の倍率係数ｋ１、ｋ２を外部から可変可
能に設定する。
【００１１】
【発明の実施の形態】本発明による自動利得制御回路の
一実施形態例を図１を用いて説明する。図１において図
３と同一部分は同一符号とする。図１において、１０は
映像信号の入力端子で、この入力端子１０には利得制御
増幅器１２、Ａ／Ｄ変換器１４及び誤差検出部１６が順
次結合するとともに、前記Ａ／Ｄ変換器１４の出力側に
は映像処理ブロック２８が結合している。
一実施形態例を図１を用いて説明する。図１において図
３と同一部分は同一符号とする。図１において、１０は
映像信号の入力端子で、この入力端子１０には利得制御
増幅器１２、Ａ／Ｄ変換器１４及び誤差検出部１６が順
次結合するとともに、前記Ａ／Ｄ変換器１４の出力側に
は映像処理ブロック２８が結合している。
【００１２】前記誤差検出部１６は、図４に示した従来
例と同様に比較器２４と検出器２６からなり、比較器２
４がＡ／Ｄ変換器１４から出力したディジタルの映像信
号Ｖのレベルを基準レベルＶｒと比較して差分（Ｖ−Ｖ
ｒ）を出力し、検出器２６が映像信号ＶのレベルとＡＧ
Ｃ動作レベルＶａの差分（Ｖ−Ｖａ）に基づいて誤差を
検出する。例えば、差分（Ｖ−Ｖａ）が０より小さいと
きには０を、差分（Ｖ−Ｖａ）が０以上のときには映像
信号Ｖのレベルと基準レベルＶｒの差分（Ｖ−Ｖｒ）を
誤差として出力する。
例と同様に比較器２４と検出器２６からなり、比較器２
４がＡ／Ｄ変換器１４から出力したディジタルの映像信
号Ｖのレベルを基準レベルＶｒと比較して差分（Ｖ−Ｖ
ｒ）を出力し、検出器２６が映像信号ＶのレベルとＡＧ
Ｃ動作レベルＶａの差分（Ｖ−Ｖａ）に基づいて誤差を
検出する。例えば、差分（Ｖ−Ｖａ）が０より小さいと
きには０を、差分（Ｖ−Ｖａ）が０以上のときには映像
信号Ｖのレベルと基準レベルＶｒの差分（Ｖ−Ｖｒ）を
誤差として出力する。
【００１３】前記誤差検出部１６の出力側には、倍率係
数ｋ１、ｋ２を掛けて出力する第１、第２係数器３０、
３２が結合している。この倍率係数ｋ１、ｋ２は、外部
に設けられた係数設定用の入力端子３４、３６に入力す
る係数ｋ１、ｋ２を変えることによって可変することが
できる。倍率係数ｋ１は図３の従来例の係数器１８の倍
率係数ｋ以下の値（ｋ１≦ｋ）に設定される。
数ｋ１、ｋ２を掛けて出力する第１、第２係数器３０、
３２が結合している。この倍率係数ｋ１、ｋ２は、外部
に設けられた係数設定用の入力端子３４、３６に入力す
る係数ｋ１、ｋ２を変えることによって可変することが
できる。倍率係数ｋ１は図３の従来例の係数器１８の倍
率係数ｋ以下の値（ｋ１≦ｋ）に設定される。
【００１４】前記第１係数器３０の出力側には積分器２
０が結合し、この積分器２０は、所定期間ごとに前記第
１係数器３０の出力値を積算し、０のときは予め設定さ
れた電圧を出力し、０より小さいときには設定電圧から
小ささに対応した電圧を減算した電圧を出力し、０より
大きいときには設定電圧に大きさに対応した電圧を加算
した電圧を出力する。
０が結合し、この積分器２０は、所定期間ごとに前記第
１係数器３０の出力値を積算し、０のときは予め設定さ
れた電圧を出力し、０より小さいときには設定電圧から
小ささに対応した電圧を減算した電圧を出力し、０より
大きいときには設定電圧に大きさに対応した電圧を加算
した電圧を出力する。
【００１５】３８は加算器で、この加算器３８は前記第
２係数器３２の出力値と前記積分器２０の積分値を加算
する。前記加算器３８の出力側にはＤ／Ａ変換器２２が
結合し、このＤ／Ａ変換器２２は前記加算器３８の出力
値をアナログ信号（例えば直流電圧レベル）に変換し、
利得制御電圧として前記利得制御増幅器１２へ出力す
る。
２係数器３２の出力値と前記積分器２０の積分値を加算
する。前記加算器３８の出力側にはＤ／Ａ変換器２２が
結合し、このＤ／Ａ変換器２２は前記加算器３８の出力
値をアナログ信号（例えば直流電圧レベル）に変換し、
利得制御電圧として前記利得制御増幅器１２へ出力す
る。
【００１６】つぎに、図１に示した実施形態例の作用を
図２を併用して説明する。 （イ）入力端子１０に入力した映像信号は、利得制御増
幅器１２によって利得制御電圧ｖに応じた増幅度で増幅
され、Ａ／Ｄ変換器１４でディジタル信号に変換され、
映像処理ブロック２８及び誤差検出部１６に入力する。
図２を併用して説明する。 （イ）入力端子１０に入力した映像信号は、利得制御増
幅器１２によって利得制御電圧ｖに応じた増幅度で増幅
され、Ａ／Ｄ変換器１４でディジタル信号に変換され、
映像処理ブロック２８及び誤差検出部１６に入力する。
【００１７】（ロ）誤差検出部１６は、図４に示した従
来例と同様に、比較器２４がＡ／Ｄ変換器１４から出力
したディジタルの映像信号Ｖのレベルを基準レベルＶｒ
と比較して差分（Ｖ−Ｖｒ）を出力し、検出器２６が映
像信号ＶのレベルとＡＧＣ動作レベルＶａの差分（Ｖ−
Ｖａ）に基づいて誤差を検出する。例えば、差分（Ｖ−
Ｖａ）が０より小さいときには０を、差分（Ｖ−Ｖａ）
が０以上のときには映像信号Ｖのレベルと基準レベルＶ
ｒの差分（Ｖ−Ｖｒ）を誤差として出力する。
来例と同様に、比較器２４がＡ／Ｄ変換器１４から出力
したディジタルの映像信号Ｖのレベルを基準レベルＶｒ
と比較して差分（Ｖ−Ｖｒ）を出力し、検出器２６が映
像信号ＶのレベルとＡＧＣ動作レベルＶａの差分（Ｖ−
Ｖａ）に基づいて誤差を検出する。例えば、差分（Ｖ−
Ｖａ）が０より小さいときには０を、差分（Ｖ−Ｖａ）
が０以上のときには映像信号Ｖのレベルと基準レベルＶ
ｒの差分（Ｖ−Ｖｒ）を誤差として出力する。
【００１８】（ハ）第１、第２係数器３０、３２は、誤
差検出部１６の検出値に倍率係数ｋ１、ｋ２を掛けて出
力する。積分器２０は、ＡＧＣ動作開始から第１係数器
３０の出力値を積算し、第１係数器３０の出力が０のと
きは現在の電圧を出力し、第１係数器３０の出力が０よ
り小さいときには現在の電圧から小ささに対応した電圧
を減算して出力し、第１係数器３０の出力が０より大き
いときには現在の電圧に大きさに対応した電圧を加算し
て出力する。
差検出部１６の検出値に倍率係数ｋ１、ｋ２を掛けて出
力する。積分器２０は、ＡＧＣ動作開始から第１係数器
３０の出力値を積算し、第１係数器３０の出力が０のと
きは現在の電圧を出力し、第１係数器３０の出力が０よ
り小さいときには現在の電圧から小ささに対応した電圧
を減算して出力し、第１係数器３０の出力が０より大き
いときには現在の電圧に大きさに対応した電圧を加算し
て出力する。
【００１９】（ニ）加算器３８は積分器２０の積分値と
第２係数器３２の出力値を加算して出力し、Ｄ／Ａ変換
器２２は加算器３８の出力値をアナログ信号に変換し、
利得制御電圧ｖとして利得制御増幅器１２へ出力する。
これによって、入力映像信号のレベルが変動しても常に
一定レベルの映像信号が映像処理ブロック２８へ出力す
るように、利得制御増幅器１２の増幅度が自動的に制御
される。このとき、第２係数器３２の出力値は、積分器
２０を介さずに直接、利得制御増幅器１２へ出力してい
るので、利得制御増幅器１２へフィードバックする利得
制御電圧ｖと入力映像信号との間の時間差を小さくでき
る。このため、図２に実線で示した応答波形のように、
利得制御増幅器１２へフィードバックする利得制御電圧
ｖの応答速度を速くして、利得制御電圧ｖのループ振動
を抑制することができる。すなわち、図２に示すように
ＡＧＣ動作開始時刻ｔ３から安定状態に収束する時刻ｔ
４までの期間（ｔ４−ｔ３）を、従来例の期間（ｔ２−
ｔ１）より短くして利得制御電圧ｖのループ振動を抑制
することができる。また、第１、第２係数器３０、３２
の倍率係数ｋ１、ｋ２を外部から可変可能に設定できる
ので、利得制御増幅器へフィードバックする利得制御電
圧ｖの応答速度を任意に可変することができる。
第２係数器３２の出力値を加算して出力し、Ｄ／Ａ変換
器２２は加算器３８の出力値をアナログ信号に変換し、
利得制御電圧ｖとして利得制御増幅器１２へ出力する。
これによって、入力映像信号のレベルが変動しても常に
一定レベルの映像信号が映像処理ブロック２８へ出力す
るように、利得制御増幅器１２の増幅度が自動的に制御
される。このとき、第２係数器３２の出力値は、積分器
２０を介さずに直接、利得制御増幅器１２へ出力してい
るので、利得制御増幅器１２へフィードバックする利得
制御電圧ｖと入力映像信号との間の時間差を小さくでき
る。このため、図２に実線で示した応答波形のように、
利得制御増幅器１２へフィードバックする利得制御電圧
ｖの応答速度を速くして、利得制御電圧ｖのループ振動
を抑制することができる。すなわち、図２に示すように
ＡＧＣ動作開始時刻ｔ３から安定状態に収束する時刻ｔ
４までの期間（ｔ４−ｔ３）を、従来例の期間（ｔ２−
ｔ１）より短くして利得制御電圧ｖのループ振動を抑制
することができる。また、第１、第２係数器３０、３２
の倍率係数ｋ１、ｋ２を外部から可変可能に設定できる
ので、利得制御増幅器へフィードバックする利得制御電
圧ｖの応答速度を任意に可変することができる。
【００２０】前記実施形態例では、入力映像信号を変更
する場合（例えばＴＶ信号からパソコン信号に変更する
場合、又は逆の場合）や、ＡＧＣ（自動利得制御）の仕
様を変更する場合などに対応して、利得制御増幅器へフ
ィードバックする利得制御電圧の応答速度を可変するた
めに、第１、第２係数器の倍率係数ｋ１、ｋ２を外部か
ら可変設定するように構成したが、本発明はこれに限る
ものでなく、入力映像信号を変更しない場合やＡＧＣの
仕様を変更しない場合などに対応して、利得制御増幅器
へフィードバックする利得制御電圧の応答速度を対応値
に固定するために、第１、第２係数器の倍率係数ｋ１、
ｋ２を固定した場合についても利用することができる。
する場合（例えばＴＶ信号からパソコン信号に変更する
場合、又は逆の場合）や、ＡＧＣ（自動利得制御）の仕
様を変更する場合などに対応して、利得制御増幅器へフ
ィードバックする利得制御電圧の応答速度を可変するた
めに、第１、第２係数器の倍率係数ｋ１、ｋ２を外部か
ら可変設定するように構成したが、本発明はこれに限る
ものでなく、入力映像信号を変更しない場合やＡＧＣの
仕様を変更しない場合などに対応して、利得制御増幅器
へフィードバックする利得制御電圧の応答速度を対応値
に固定するために、第１、第２係数器の倍率係数ｋ１、
ｋ２を固定した場合についても利用することができる。
【００２１】
【発明の効果】発明による自動利得制御回路は、利得制
御増幅器、Ａ／Ｄ変換器、誤差検出部、第１、第２係数
器、積分器、加算器及びＤ／Ａ変換器を具備し、誤差検
出部でＡ／Ｄ変換器の出力信号を基準信号と比較して誤
差を検出し、第１、第２係数器で検出値に倍率係数ｋ
１、ｋ２を掛け、積分器で第１係数器の出力値を積分
し、加算器で積分値に第２係数器の出力値を加算し、Ｄ
／Ａ変換器で加算値をアナログ信号に変換し利得制御電
圧として利得制御増幅器へ出力するので、第２係数器の
出力値が積分器を介さずに利得制御電圧として利得制御
増幅器へ出力し、利得制御増幅器へフィードバックする
利得制御電圧と入力映像信号との間の時間差を小さくし
て利得制御電圧の応答速度を速くすることができる。こ
のため、利得制御増幅器の利得傾度が大きい場合や利得
制御電圧範囲が広い場合でも、利得制御電圧のループ振
動を抑制することができ、利得制御増幅器から出力する
映像信号に現われる不要な振動波形を抑制し早く安定状
態に収束することができる。
御増幅器、Ａ／Ｄ変換器、誤差検出部、第１、第２係数
器、積分器、加算器及びＤ／Ａ変換器を具備し、誤差検
出部でＡ／Ｄ変換器の出力信号を基準信号と比較して誤
差を検出し、第１、第２係数器で検出値に倍率係数ｋ
１、ｋ２を掛け、積分器で第１係数器の出力値を積分
し、加算器で積分値に第２係数器の出力値を加算し、Ｄ
／Ａ変換器で加算値をアナログ信号に変換し利得制御電
圧として利得制御増幅器へ出力するので、第２係数器の
出力値が積分器を介さずに利得制御電圧として利得制御
増幅器へ出力し、利得制御増幅器へフィードバックする
利得制御電圧と入力映像信号との間の時間差を小さくし
て利得制御電圧の応答速度を速くすることができる。こ
のため、利得制御増幅器の利得傾度が大きい場合や利得
制御電圧範囲が広い場合でも、利得制御電圧のループ振
動を抑制することができ、利得制御増幅器から出力する
映像信号に現われる不要な振動波形を抑制し早く安定状
態に収束することができる。
【００２２】第１、第２係数器の倍率係数ｋ１、ｋ２を
外部から可変できるように設定した場合には、利得制御
増幅器へフィードバックする利得制御電圧の応答速度を
可変できる。例えば、第２係数器の倍率係数ｋ２を大き
くするほど、利得制御増幅器へフィードバックする利得
制御電圧の応答速度を速くすることができる。このた
め、入力映像信号の変更（例えばＴＶ信号からパソコン
信号への変更）やＡＧＣの仕様変更に応じて、最適の倍
率係数ｋ１、ｋ２に変更することができ、実用上の効果
が大きい。
外部から可変できるように設定した場合には、利得制御
増幅器へフィードバックする利得制御電圧の応答速度を
可変できる。例えば、第２係数器の倍率係数ｋ２を大き
くするほど、利得制御増幅器へフィードバックする利得
制御電圧の応答速度を速くすることができる。このた
め、入力映像信号の変更（例えばＴＶ信号からパソコン
信号への変更）やＡＧＣの仕様変更に応じて、最適の倍
率係数ｋ１、ｋ２に変更することができ、実用上の効果
が大きい。
【図１】本発明による自動利得制御回路の一実施形態例
を示すブロック図である。
を示すブロック図である。
【図２】図１の利得制御増幅器１２へフィードバックす
る利得制御電圧ｖの応答波形を示す波形図である。
る利得制御電圧ｖの応答波形を示す波形図である。
【図３】従来例を示すブロック図である。
【図４】図１、図３の誤差検出部の具体例を示すブロッ
ク図である。
ク図である。
【図５】図３の利得制御増幅器１２へフィードバックす
る利得制御電圧ｖの応答波形を示す波形図である。
る利得制御電圧ｖの応答波形を示す波形図である。
１０…映像信号の入力端子、 １２…利得制御増幅器、
１４…Ａ／Ｄ変換器、 １６…誤差検出部、 １８…
係数器、 ２０…積分器、 ２２…Ｄ／Ａ変換器、 ２
４…比較器、 ２６…検出器、 ２８…映像処理ブロッ
ク、 ３０…第１係数器、 ３２…第２係数器、 ３
４、３６…倍率係数ｋ１、ｋ２の入力端子、 ３８…加
算器、 ｋ１、ｋ２…第１、第２係数器３０、３２の倍
率係数、ｔ１、ｔ３…ＡＧＣ動作開始時刻、 ｔ２、ｔ
４…利得制御電圧ｖが安定状態に収束した時刻、 ｖ…
利得制御電圧、 ｖ１…利得制御電圧ｖの初期設定値、
ｖ２…利得制御電圧ｖの最適値。
１４…Ａ／Ｄ変換器、 １６…誤差検出部、 １８…
係数器、 ２０…積分器、 ２２…Ｄ／Ａ変換器、 ２
４…比較器、 ２６…検出器、 ２８…映像処理ブロッ
ク、 ３０…第１係数器、 ３２…第２係数器、 ３
４、３６…倍率係数ｋ１、ｋ２の入力端子、 ３８…加
算器、 ｋ１、ｋ２…第１、第２係数器３０、３２の倍
率係数、ｔ１、ｔ３…ＡＧＣ動作開始時刻、 ｔ２、ｔ
４…利得制御電圧ｖが安定状態に収束した時刻、 ｖ…
利得制御電圧、 ｖ１…利得制御電圧ｖの初期設定値、
ｖ２…利得制御電圧ｖの最適値。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野寺 純一 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内 Ｆターム(参考） 5J100 JA01 KA05 LA00 LA09 LA11 QA01 SA03
Claims (2)
- 【請求項１】アナログの入力映像信号を利得制御電圧に
応じた増幅度で増幅して出力する利得制御増幅器と、こ
の利得制御増幅器の出力信号をディジタル信号に変換し
て出力するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力信
号を基準信号と比較して誤差を検出する誤差検出部と、
この誤差検出部の検出値に倍率係数ｋ１、ｋ２を掛けて
出力する第１、第２係数器と、前記第１係数器の出力値
を積分して出力する積分器と、前記第２係数器の出力値
と前記積分器の出力値を加算して出力する加算器と、こ
の加算器の出力値をアナログ信号に変換し利得制御電圧
として前記利得制御増幅器へ出力するＤ／Ａ変換器とを
具備してなることを特徴とする自動利得制御回路。 - 【請求項２】第１、第２係数器の倍率係数ｋ１、ｋ２を
外部から可変可能に設定してなる請求項１記載の自動利
得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10320785A JP2000151312A (ja) | 1998-11-11 | 1998-11-11 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10320785A JP2000151312A (ja) | 1998-11-11 | 1998-11-11 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000151312A true JP2000151312A (ja) | 2000-05-30 |
Family
ID=18125224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10320785A Pending JP2000151312A (ja) | 1998-11-11 | 1998-11-11 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000151312A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100617166B1 (ko) | 2004-11-23 | 2006-08-31 | 엘지전자 주식회사 | 이동형 방송 수신기에서의 자동이득 제어 장치 및 방법 |
-
1998
- 1998-11-11 JP JP10320785A patent/JP2000151312A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100617166B1 (ko) | 2004-11-23 | 2006-08-31 | 엘지전자 주식회사 | 이동형 방송 수신기에서의 자동이득 제어 장치 및 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040930 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061024 |