JP2000150777A - 複合半導体装置およびその製造方法 - Google Patents

複合半導体装置およびその製造方法

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Abstract

(57)【要約】 【目的】半導体ウエハの状態で検査した際に選別できな
かった不良品を、複合半導体装置として組立てる以前に
１００％の定格電流検査により排除できるようにする。 【解決手段】単位絶縁基板９に、所定の回路を構成する
最小単位の半導体チップを搭載した単位組立体８に所定
の電気的検査を実施した後に、良品の単位組立体８のみ
複数個放熱板上に搭載した後、それらの単位組立体８と
外部導出端子１４を電気的に接続して所定の回路を構成
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は複合導体装置およびその
製造方法に関するものである。
【０００２】
【従来の技術】従来のこの種の複合半導体装置を模式的
に図５および図６に示す。
【０００３】図５は複合半導体装置の絶縁ケースを取り
除いた状態の平面図、図６は同じくその横断面図であ
る。これらの図において、放熱板１上には絶縁基板２が
搭載され、この絶縁基板２上に所定の導体パターン３が
形成されている。その中央部の導体パターン３上には複
数の半導体チップ４が搭載・固着されている。また、例
えば前記半導体チップ４がＩＧＢＴチップであれば、エ
ミッタＥとなる導体パターン３ｂおよびゲートＧとなる
導体パターン３ｃと表面電極とがそれぞれボンディング
ワイヤ５により結線さてている。
【０００４】上記の放熱板１の外周には両端開口の絶縁
ケース６が被せられ、上端開口部には図示を省略した蓋
体が嵌め込まれる。また、必要に応じ絶縁ケース６の内
部には封止用樹脂が充填・硬化され目的とする複合半導
体装置を完成させている。
【０００５】ところで、従来では図５および図６の複合
半導体装置に組立てる前に、図７に示す半導体ウエハ７
の状態で半導体素子１個分の領域７ａ,７ｂ…７ｎ毎に
電気的特性を検査し、その後個々に分割して良品のみを
絶縁基板２上に搭載するようにしている。
【０００６】しかしながら、上記のように半導体ウエハ
７の状態では、複合半導体装置として実際に使用する条
件では検査することができない。例えば、定格３０Ａの
流せる半導体素子でも半導体ウエハ７の状態では放熱等
の問題で３０Ａも通流させることはできない。通常は、
定格の約１０％の条件で試験している。
【０００７】そこで、従来では複合半導体装置として図
５および図６のように組立てた後に、個々の半導体素子
に定格の約１００％の電流を流して試験している。この
時、仮に６個中１個が不良品となった場合には、すでに
組立てた複合半導体装置全体を不良品とするか、あるい
は不良品の半導体チップ４のみを絶縁基板２から取り外
さなければならない。
【０００８】しかしながら、不良品の半導体チップ４を
取り外すにしても半導体チップ４が絶縁基板２に半田固
着されているので、放熱板１自体を熱板等の上に載せて
再加熱したり、また、不良品を取り外した後、別の半導
体チップを新たに半田付けしなければならない。他方、
半導体ウエハ７の状態で不良品を選別できれば、上記の
ような余分な工程は不要となるが、上記した通り通流し
得る検査電流等の関係で困難であった。
【０００９】
【発明が解決しようとする課題】絶縁基板２上に搭載・
固着させた複数の半導体チップ４のうち、１個でも不良
品が出ると、かかる不良品を取り替えるのに多大の工数
がかかっていた。他の良品の半導体チップ４も含めて複
合半導体装置全体を不良品とすると複合半導体装置の製
造コストの上昇させてしまう。
【００１０】
【発明の目的】本発明は上記のような課題を解決すため
になされたもので、半導体ウエハの状態で検査した際に
選別できなかった不良品を、複合半導体装置として組立
てる以前に、１００％の定格電流検査により排除できる
ようにし、後においての交換作業、複合半導体装置とし
て組立後の全体の廃棄ということをなくし、組立工数の
削減および製造コストの低減を実現できる複合半導体装
置およびその製造方法を提供することを目的とするもの
である。
【００１１】
【課題を解決するための手段】第1の発明は、単位絶縁
基板に、所定の回路を構成する最小単位の半導体チップ
を搭載した単位組立体に所定の電気的検査を実施した後
に、良品の単位組立体のみ複数個放熱板上に搭載した
後、それらの単位組立体と外部導出端子とを電気的に接
続して所定の回路を構成したことを特徴と複合半導体装
置の製造方法である。
【００１２】第２の発明は、単位絶縁基板上面に半導体
チップを搭載する第１の導体パターンと、前記半導体チ
ップ上面の電極と外部導出端子の一方端とを結線するた
めの中継となる第２および第３の導体パターンとから成
り、前記第１の導体パターン上に半導体チップを搭載
後、該半導体チップ上面の電極と前記第２および第３の
導体パターン間をボンディングワイヤにて結線して成る
複数の単位組立体から構成されることを特徴とする複合
半導体装置である。
【００１３】第３の発明は、絶縁ケースと一体成形さ
れ、該外部導出端子の一方端は、上記単位組立体の近傍
まで延在し、該外部導出端子の他方端は、前記絶縁ケー
スの外部に導出されると共に、前記絶縁ケースの底面は
前記単位組立体を位置決め固定するための複数の貫通孔
が設けられていることを特徴とする前記複合半導体装置
用絶縁ケースである。
【００１４】
【実施例】以下に本発明の一実施例を、図を参照して説
明する。まず、図７に示した半導体ウエハ７の状態で各
半導体素子を従来と同様に定格電流の１０％程度の電流
を通流して検査を実施する。そして、良品の半導体チッ
プのみを使用し、単位組立体を構成する。
【００１５】すなわち、図３は本発明に係る単位組立体
の平面図であるが、この単位組立体８は、単位絶縁基板
９を有する。この単位絶縁基板９には、例えばＩＧＢＴ
チップ１０とダイオードチップ１１を搭載・固着するた
めの導体パターン１２ａと、上記チップ１０のエミッタ
電極および上記チップ１１のアノード電極から引き出さ
れるボンディングワイヤを接続する導体パターン１２ｂ
と、上記チップ１０のゲート電極から引き出されるボン
ディングワイヤを接続する導体パターン１２ｃとがその
表面に形成されている。
【００１６】上記のＩＧＢＴチップ１０およびダイオー
ドチップ１１は、絶縁基板９の導体パターン１２ａ上に
半田固着され、導体パターン１２ｂ,１２ｃと各表面電
極とがボンディングワイヤ１３により結線されている。
【００１７】次に、上記単位組立体８の状態で導体パタ
ーン１２ａ,１２ｂ，１２ｃ間で電気的特性検査が実施
する。この際、単位組立体８を図示を省略した放熱板上
に載せ、上記の導体パターン１２ａ,１２ｂ，１２ｃ上
に検査用の電極を押し当てて検査することにより、定格
の１００％の電流条件で良品、不良品を選別することが
できる。
【００１８】次に、上記の検査で良品とされた単位組立
体８のみを図１および図２示す放熱板１３上に半田固着
させる。その場合、図示を省略した治具を用いて所定の
位置に各単位組立体８を位置決めする。また、他の位置
決め方法として外部導出端子１４がインサートモールド
された絶縁ケース１５を放熱板１３の外周に被せ、図４
に示すように絶縁ケース１５の底面１６に設けた段付き
の貫通孔１７に単位組立体８を嵌め込み位置決め固定す
るようにしても良い。上記の絶縁ケース１５と放熱板１
８とは接着剤により固定する。なお、絶縁ケース１５と
放熱板１８とは最初から一体的にモールドしたものでも
良い。
【００１９】次に、図１に示すように単位組立体８の各
導体パターン１２ｂ，１２ｃと、絶縁ケース１５にイン
サートモールドされた外部導出端子１４の他方端１４ａ
とをボンディングワイヤ１３にて結線する。
【００２０】なお、図１および図２の実施例で示した絶
縁ケース１５は、放熱板を一体的にモールドしていない
タイプのものであり、外部導出端子１４は絶縁ケース１
５の四方の側壁から上方に立ち上がるようにインサート
モールドされている。
【００２１】また、例えば図示左右の外部導出端子１４
は、他方端１４ａを介して単位組立体８の所定位置の導
体パターン１２ｂと接続されることによりエミッタ
（Ｅ）端子となる。図示上部の外部導出端子１４は、他
方端１４ｂを介して単位組立体８の導体パターン１２ａ
と接続されることによりコレクタ（Ｃ）端子となる。さ
らに図示下部の外部導出端子１４は、他方端１４ｃを介
して単位組立体８の所定の導体パターン１２ｃに接続さ
れゲート（Ｇ）端子となる。
【００２２】以上の結線を終了した後、絶縁ケース１５
の上端開口部には図示を省略した蓋体が被せられ、必要
に応じて絶縁ケース１５の内部には封止樹脂が充填・硬
化されて目的とする複合半導体装置を完成させる。上記
の場合、単位組立体８の状態で定格１００％の条件で電
気的特性検査を行うこたができ、この検査で良品となっ
たもののみ複合半導体装置に使用できるため、該複合半
導体装置に組立後に単位組立体の交換作業あるいは複合
半導体装置全体の廃棄を余儀なくされるというような無
駄がなくなる。
【００２３】
【発明の効果】本発明は、上記のように、定格１００％
の条件で電気的特性検査が可能なように、複合半導体装
置を製造途上で、単位組立体を介在させるようにしたの
で、半導体ウエハの状態で検査した際に選別できなかっ
た不良品を、複合半導体装置として完成する以前の単位
組立体の段階で排除することができる。そのため、複合
半導体装置の組立てには良品のみの単位組立体を用いる
ことができ、従来ように複合半導体装置して組立後に半
導体チップを交換する、あるいは複合半導体装置全体を
廃棄するというこがなくなり、組立工数の削減および製
造コストの低減を実現できる。
【図面の簡単な説明】
【図１】本発明の複合半導体装置の平面図である。
【図２】上記複合半導体装置の横断面図である。
【図３】本発明の複合半導体装置に使用する単位組立体
の平面図である。
【図４】本発明の複合半導体装置に使用する絶縁ケース
の断面図である。
【図５】従来の複合半導体装置の平面図である。
【図６】上記従来の複合半導体装置の横断面図である。
【図７】個々の半導体チップに切断する以前の半導体ウ
エハの状態の平面図である。
【符号の説明】
８ 単位組立体 ９ 単位絶縁基板 １０ ＩＧＢＴチップ １１ ダイオードチップ １３ ボンディングワイヤ １２ａ 導体パターン １２ｂ 導体パターン １２ｃ 導体パターン １４ 外部導出端子 １５ 絶縁ケース １６ 底面 １７ 貫通孔 １８ 放熱板

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】単位絶縁基板に、所定の回路を構成する最
    小単位の半導体チップを搭載した単位組立体に所定の電
    気的検査を実施した後に、良品の単位組立体のみ複数個
    放熱板上に搭載した後、それらの単位組立体と外部導出
    端子とを電気的に接続して所定の回路を構成したことを
    特徴とする複合半導体装置の製造方法。
  2. 【請求項２】単位絶縁基板上面に半導体チップを搭載す
    る第１の導体パターンと、前記半導体チップ上面の電極
    と外部導出端子とを結線するための中継となる第２およ
    び第３の導体パターンとから成り、前記第１の導体パタ
    ーン上に半導体チップを搭載後、該半導体チップ上面の
    電極と前記第２および第３の導体パターン間をボンディ
    ングワイヤにて結線して成る複数の単位組立体から構成
    されることを特徴とする複合半導体装置。
  3. 【請求項３】外部導出端子は、絶縁ケースと一体成形さ
    れ、該外部導出端子の一方端は、上記単位組立体の近傍
    まで延在し、該外部導出端子の他方端は、前記絶縁ケー
    スの外部に導出されると共に、前記絶縁ケースの底面
    は、前記単位組立体を位置決め固定するための複数の貫
    通孔が設けられていることを特徴とする前記複合半導体
    装置用絶縁ケース。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013172134A (ja) * 2012-02-23 2013-09-02 Sumitomo Electric Ind Ltd 半導体モジュールの製造方法及び半導体モジュールの製造装置
JP2014179547A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 半導体モジュール及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0774306A (ja) * 1993-09-03 1995-03-17 Toshiba Corp 半導体装置
JPH09213878A (ja) * 1996-01-29 1997-08-15 Toshiba Corp 半導体装置
JPH10289917A (ja) * 1997-04-14 1998-10-27 Hitachi Ltd 電力用半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0774306A (ja) * 1993-09-03 1995-03-17 Toshiba Corp 半導体装置
JPH09213878A (ja) * 1996-01-29 1997-08-15 Toshiba Corp 半導体装置
JPH10289917A (ja) * 1997-04-14 1998-10-27 Hitachi Ltd 電力用半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013172134A (ja) * 2012-02-23 2013-09-02 Sumitomo Electric Ind Ltd 半導体モジュールの製造方法及び半導体モジュールの製造装置
JP2014179547A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 半導体モジュール及びその製造方法

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