JP2000148585A - データ処理装置、方法及びコンピュータ読み取り可能な記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】 プロセッサのキャッシュメモリを効率的に使
用できるようにする。 【解決手段】 主記憶部１０４は命令等の制御情報やデ
ータが記憶され、必要に応じて命令キャッシュメモリ１
０２に制御情報を、データキャッシュメモリ１０５にデ
ータをそれぞれメモリインタフェース１０３を介して供
給する。通常の処理では、プロセッサ演算部１００は、
プロセッサ制御部１０１からの制御情報により制御され
てデータキャッシュメモリからのデータを処理する。メ
モリインタフェースに外部から映像・音声データが入力
されると、データキャッシュメモリの所定のエリアに映
像・音声データであることを示すタグデータが記憶さ
れ、プロセッサ演算部はそのタグデータを参照し、その
属性に応じた処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、音声・映像データ
等の処理を行うプロセッサに用いて好適なデータ処理装
置、方法及びそれらに用いられるコンピュータ読み取り
可能な記憶媒体に関するものである。

【０００２】

【従来の技術】従来より、プロセッサの規模拡大・処理
性能向上を背景として、プロセッサを主要処理手段とす
るコンピュータを用いて音声・映像信号を処理したり、
また、音声・映像データ処理を主体とするＶＴＲ等の機
器においても、情報信号を扱うための主要構成処理要素
にプロセッサアーキテクチャを採用しているものがあ
る。

【０００３】これらに用いられるプロセッサは、拡大し
たプロセッサのビット長と繰り返し同一演算が多いとい
う音声・映像情報処理の性質を利用して、例えば６４ｂ
ｉｔをデータ長として扱うプロセッサにおいては、これ
を８ｂｉｔ長のデータの８個組、１６ｂｉｔ長のデータ
４個組として扱い、１命令で８・４演算を並列で行うこ
とを実現している。上記並列処理機能を有するプロセッ
サでは、例えば同じ加算命令でも６４ｂｉｔ，１６ｂｉ
ｔ４並列加算、８ｂｉｔ８並列加算等の異なる命令を有
している。

【０００４】また、プロセッサの高速化技術としてメモ
リを階層化している。即ち、プロセッサの演算部と制御
部に近いレベルには、小規模・高速のメモリを配し、遠
いレベルには、大規模・高速でないメモリを配し、演算
部・制御部に近いレベルにあるメモリが遠いレベルにあ
るメモリの部分集合となるようにメモリシステムを構成
している。これにより、データ処理における局所参照
性、即ち、一旦参照されたデータはその後すぐに参照さ
れる確率が高い、参照されたデータの近傍のデータも参
照される確率が高いという性質を利用し、ハードウェア
規模・製造コストを削減したメモリ参照の高速化を実現
している。

【０００５】上記演算部・制御部に近いレベルにあるメ
モリは、一般にキャッシュメモリと呼ばれている。キャ
ッシュメモリを有するシステムでは、より大容量のメモ
リから小容量のメモリヘのアドレスのマッピングが行わ
れるため、小容量のメモリ（キャッシュメモリ）システ
ムには、大容量メモリのどの部分がマッピングされてい
るのかを識別するための情報（アドレスタグ）を記憶す
る手段とその識別手段とが備えられている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のプロセッサでは、上記並列処理等による命令数が増
加するという問題があった。命令数の増大は、命令デコ
ードに要する時間の増大を招く可能性があり、プロセッ
サを駆動するクロックの周波数を低下させ、処理能力の
低下を招く危険がある。また、命令数の増加は、命令語
長の増加を招く可能性があり、この場合、特にメモリ容
量を小さく抑える必要のある用途には上記プロセッサを
適用し難いという問題があった。

【０００７】また、映像・音声等の信号処理では、他の
一般的なデータ処理に比べてはるかにデータの参照が時
問的にも空間的にも規則的に行われるため、外部からの
信号データの取り込み、処理、処理されたデータの出力
などの一連の信号処理を、同期信号等によりデータのま
とまりを識別することにより、上記キャッシュメモリ相
当の小規模メモリのみでも処理が可能である場合があ
る。しかしながら、このような処理を行っている場合、
キャッシュメモリのアドレスタグを記憶する部分が有効
利用されないという問題があった。

【０００８】本発明は、上記の問題を解決するために成
されたもので、メモリを効率的に用いてデータ処理を行
うことができるようにすることを目的としている。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるデータ処理装置においては、制御情
報に応じてデータを処理するデータ処理手段と、上記制
御情報及びデータを記憶する第１の記憶手段と、上記第
１の記憶手段と共通の記憶空間を構成し、上記第１の記
憶手段から上記制御情報を供給される第２の記憶手段
と、上記第２の記憶手段から上記制御情報を得て上記デ
ータ処理手段を制御する制御手段と、上記第１、第２の
記憶手段と共通の記憶空間を構成し、第１のモードでは
上記データ処理手段にデータを供給すると共に処理され
たデータを入力し、第２のモードでは上記データの供給
及び入力と共にデータの属性を示す属性データを記憶す
るエリアが形成される第３の記憶手段と、上記第１の記
憶手段と第２、第３の記憶手段との間に介在して上記デ
ータ、制御情報等の授受を調停する調停手段とを設けて
いる。

【００１０】また、本発明によるデータ処理方法におい
ては、制御情報及びデータを記憶する第１の記憶手段
と、上記第１の記憶手段から上記制御情報を供給される
第２の記憶手段と、第３の記憶手段とを共通の記憶空間
に構成し、上記第３の記憶手段に対して、第１のモード
ではデータ処理手段にデータを供給すると共に処理され
たデータを入力し、第２のモードでは上記データの供給
及び入力と共にデータの属性を示す属性データを記憶す
るエリアを形成する手順と、上記第２の記憶手段から上
記制御情報を得て上記データ処理手段を制御する制御手
順と、上記データ処理手段を用いて上記制御情報に応じ
て上記データを処理する処理手順と、上記第１の記憶手
段と第２、第３の記憶手段との間における上記データ、
制御情報等の授受を調停する調停手順とを設けている。

【００１１】さらに、本発明による記憶媒体において
は、制御情報及びデータを記憶する第１の記憶手段と、
上記第１の記憶手段から上記制御情報を供給される第２
の記憶手段と共通の記憶空間を構成する第３の記憶手段
に対して、第１のモードではデータ処理手段にデータを
供給すると共に処理されたデータを入力し、第２のモー
ドでは上記データの供給及び入力と共にデータの属性を
示す属性データを記憶するエリアを形成する処理と、上
記第２の記憶手段から上記制御情報を得て上記データ処
理手段を制御する制御処理と、上記データ処理手段を用
いて上記制御情報に応じて上記データを処理するデータ
処理と、上記第１の記憶手段と第２、第３の記憶手段と
の間における上記データ、制御情報等の授受を調停する
調停処理とを実行するためのプログラムを記憶してい
る。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
と共に説明する。図１は本発明の実施の形態によるプロ
セッサの全体の構成を示すブロック図、図２は上記プロ
セッサにおけるデータキャッシュメモリの構成を示すブ
ロック図である。

【００１３】図１において、本プロセッサは、データを
命令等の制御情報に応じて演算処理するプロセッサ演算
部（Ｐｒｏｃ）１００、命令等の制御情報によりプロセ
ッサ演算部１００を制御するプロセッサ制御部（ｃｏｎ
ｔｒｏｌ）１０１、命令を記憶する命令キャッシュメモ
リ（Ｉｃａｃｈｅ）１０２、制御情報、処理すべきデー
タ、処理されたデータ等を記憶する主記憶部（ＭＥＭ）
１０４、後述する２つのモードで動作するデータキャッ
シュメモリ（Ｄｃａｃｈｅ）１０５及び主記憶部１０４
と各メモリ１０２、１０５とのデータや制御情報等の授
受を制御するメモリインタフェース（Ｍ＿ＩＦ）１０３
からなる。

【００１４】命令キャッシュメモリ１０２とデータキャ
ッシュメモリ１０５は、主記憶部１０４の一部として構
成される。即ち、主記憶部１０４、命令キャッシュメモ
リ１０２、データキャッシュメモリ１０５は、全体とし
て一つの記憶空間を構成している。また、命令キャッシ
ュメモリ１０２とデータキャッシュメモリ１０５は、高
速メモリで構成される。

【００１５】データキャッシュメモリ１０５は、プロセ
ッサ演算部１００に処理すべきデータを供給したり、処
理されたデータを入力するモード（キャッシュメモリモ
ード）と、上記データの供給及び入力と共に、データの
種類（属性）を示すタグデータを所定のエリアに記憶す
るモード（タグメモリモード）との２つのモードで動作
する。上記タグメモリモードは、本実施の形態では、上
記属性が映像・音声データのとき設定される。

【００１６】次に図１の詳細な構成及び動作について説
明する。まず、制御機構について説明する。プロセッサ
制御部（ｃｏｎｔｒｏｌ）１０１が出力するプログラム
アドレスｃＡＤＲＯは、命令キャッシュメモリ（Ｉｃａ
ｃｈｅ）１０２のアドレス入力ｉＡＤＲＩへ供給され、
命令キャッシュメモリ１０２の動作に従い、その命令出
力ｉＤＯから命令入力ＩＩに命令が供給される。

【００１７】命令キャッシュメモリ１０２内にプロセッ
サ制御部１０１が要求したアドレス命令が存在していれ
ば、命令キャッシュメモリは当該アドレス命令を出力
し、ｉＭ／Ｓ信号からｈｉｔを表す状態を出力する。

【００１８】命令キャッシュメモリ内に上記要求したア
ドレス命令が存在しないときは、命令キャッシュメモリ
は、ｉＭ／Ｓ信号からｍｉｓｓを表す情報をプロセッサ
制御部に出力すると共に、メモリインタフェース（ＭＥ
Ｍ）１０３に対して、当該命令アドレスｉＡＤＲＯ、当
該アドレス命令要求ｉＲ＿ＲＥＱを出力して、メモリイ
ンタフェース１０３を経由して主記憶部（ＭＥＭ）１０
４から命令を取り出す。

【００１９】取り出された命令は命令キャッシュメモリ
１０２に書き込まれると共に、プロセッサ制御部１０１
に出力される。これと同時にｉＭ／ Ｓ信号がｈｉｔを
表す状態に変化する。プロセッサ制御部は、ｉＭ／ Ｓ
信号がｍｉｓｓを表す状態の間は動作を停止しており、
当該命令が供給された後、動作を再開する。

【００２０】次に、上記キャッシュメモリモード時の動
作について説明する。プロセッサ制御部１０１は、ｃＤ
Ｉに入力される要求に基づいてｃｎｔｓから制御信号を
出力し、プロセッサ演算部１００は、上記制御信号に従
ってデータキャッシュメモリ（Ｄｃａｃｈｅ）１０５と
データの授受及び演算を行う。データのアクセスは、プ
ロセッサ演算部１００のアドレス出力ｐＡＤＲＯがアド
レス入力ｄＡＤＲＩに供給されることにより行われる。

【００２１】そして、データキャッシュメモリ内に上記
アクセスしたアドレスデータが存在していれば、ｄＭ／
Ｓ信号出力からｈｉｔを表す信号が出力される。これに
応じて、書き込み／読み出し制御信号ｐＷＲ→ｄＷＲＩ
が授受されて、当該アドレスデータがデータ出力ｄＤＯ
から読み出されて入力ｐＤＩへ供給される。また、デー
タ出力ｐＤＯから出力されたデータは、データ入力ｄＤ
Ｉからデータキャッシュメモリに書き込まれ、上記命令
に応じた処理が実行されていく。

【００２２】データキャッシュメモリ内にプロセッサ演
算部がアクセスしようとするアドレスのデータが存在し
ないときは、データキャッシュメモリは、ｄＭ／Ｓ信号
からｍｉｓｓを表す状態を出力すると共に、メモリイン
タフェース１０３に当該データアドレスｄＡＤＲＯ、当
該アドレスデータ要求ｄＲ＿ＲＥＱを出力し、これはメ
モリインタフェースを経由して主記憶部１０４のデータ
をアクセスする。

【００２３】また、データキャッシュメモリ内の当該ア
ドレスデータが記憶される部分に、既に他のデータが記
憶されている場合は、主記憶部１０４のデータアクセス
に先立ってアドレス出力ｄＡＤＲＯ、書き込み制御信号
ｄＷＲ、ライトバック要求信号ＷＢ＿ＲＥＱによって、
上記他のデータをメモリインタフェース１０３のアドレ
ス出力ｍＡＤＲＯ、データ出力ｍＤＯ、書き込み制御信
号ｍＷＲを介して主記憶部１０４に退避させる。

【００２４】次に、上記データタグモード時の動作につ
いて説明する。上述のように、データキャッシュメモリ
１０５は、本プロセッサの記憶空間の一部にマッピング
され、データタグを記憶するエリアを有する主記憶部の
一部として動作する。

【００２５】プロセッサがデータタグモードの時、デー
タキャッシュメモリ１０５が、プロセッサ演算部１００
から出力されたアドレスが上記データタグエリアを有す
る領域であることを検出すると、データキャッシュメモ
リは、そのアドレスのデータ及びタグの読み出し／書き
込みを、書き込み制御信号ｐＷＲの制御に従って行い、
ｐＤＩ←ｄＩＤＯ、ｐＤＯ→ｄＤＩ、ｐＴＩ←ｄＴＯ、
ｐＴＯ→ｄＴＩ間でデータ及びデータタグの授受を行
う。

【００２６】ブロック演算部１００から出力されたアド
レスが上記エリアにない場合は、データキャッシュメモ
リ１０５は、アドレス、書き込み制御信号をメモリイン
ターフェース１０４ヘバイパスし、読み出し時はｒｅｆ
ｉｌｌ要求ｄＲ＿ＲＥＱ、書き込み時はライトバック要
求信号ＷＢ＿ＲＥＱを出力して、主記憶部１０４へのデ
ータ授受を行う。

【００２７】次に、メモリインタフェース１０４につい
て説明する。メモリインタフェース１０４は、データキ
ャッシュメモリ１０５のリフィル・ライトバック、命令
キャッシュメモリ１０２のリフィル要求を調停して、キ
ャッシュアクセスがミスしたとき、主記憶部とデータキ
ャッシュメモリ、命令キャッシュメモリ間のデータ・命
令の授受を行う。

【００２８】命令キャッシュメモリへのデータ参照でミ
スが発生したときは、主記憶部は、命令キャッシュメモ
リのｉＲ＿ＲＥＱよりリフィル要求をｆｉＲ＿ＲＥＱで
受ける。また、データキャッシュメモリへのデータアク
セスでリードミスが発生したときは、主記憶部は、デー
タキャッシュメモリのｄＲ＿ＲＥＱよりリフィル要求を
ｆｄＲ＿ＲＥＱで受ける。

【００２９】データキャッシュメモリへのデータアクセ
スでリードミスが発生し、上記リフイル要求に先立って
データキャッシュメモリ内の他の有効データを主記憶部
に退避させる必要があるときは、主記憶部は、データキ
ャッシュメモリのｄＷＢ＿ＲＥＱよりライトバック信号
ｆｄＷＢ＿ＲＥＱで受ける。

【００３０】データキャッシュメモリへのデータアクセ
スでライトミスが発生し、データキャッシュメモリ内の
他の有効データを主記憶部に退避させるとき、主記憶部
は、データキャッシュメモリのｄＷＢ＿ＲＥＱよりライ
トバック信号をｆｄＷＢ＿ＲＥＱで受ける。

【００３１】主記憶部は、上記命令リフィル要求、デー
タリフィル要求、データライトバック要求を調停し、上
記要求に従った読み出し・書き込み動作を、メモリアド
レス出力ｍＡＤＲＯ、メモリデータ出力ｍＤＯ、メモリ
データ入力ｍＤＩ、メモリ書き込み制御ｍＷＲを主記憶
部に供給することにより行う。

【００３２】命令キャッシュメモリのレフイル要求、デ
ータキャッシュメモリのレフイル要求及びデータキャッ
シュメモリのライトバック要求に基づく処理が終了する
と、主記憶部はｆｉＲ＿ＡＣＫ、ｆｄＲ＿ＡＣＫ、ｆＷ
Ｂ＿ＡＣＫを要求処理が終了したことを示す状態にす
る。

【００３３】上記状態をｉＲ＿ＡＣＫ、ｄＲ＿ＡＣＫ、
ｄＷＢ＿ＡＣＫで通知された命令キャッシュメモリ及び
データキャッシュメモリは、読み出し時は、要求データ
を取り込み、ｉＭ／Ｓ、ｄＭ／Ｓ信号をｈｉｔを表す状
態にする。書き込み時は、ｉＭ／Ｓ、ｄＭ／Ｓ信号をｈ
ｉｔを表す状態に更新してプロセッサ制御部１０１、プ
ロセッサ演算部１００に通知する。

【００３４】次に、タグつきデータの取り込みについて
説明する。本プロセッサにおいて、プロセッサ外とのデ
ータ授受は、メモリインタフェース１０３においてメモ
リマップドＩ／Ｏによって実現されており、特定アドレ
スには入出力手段がマッピングされており、当該アドレ
スに対して読み出し・書き込みを実行することによっ
て、プロセッサ外部とのデータ授受が行われるようにな
されている。

【００３５】本実施の形態においては、当該アドレスに
音声信号データ入力ＡｕＤ＿Ｉ、音声信号データ出力Ａ
ＵＤ＿Ｏ、ビデオ信号データ入力ＶＩＤ＿Ｉ、ビデオ信
号データ出力ＶＩＤ＿Ｏが接続されており、音声信号・
映像信号を外部から取り込んで処理し、出力することが
可能になっている。

【００３６】通常の用途では、映像信号データは８ｂｉ
ｔ、音声信号データは１６ｂｉｔ等で標本化・量子化さ
れる場合が多く、一方、プロセッサは３２・６４ｂｉｔ
などのデータ長を有するものが多い。６４ｂｉｔ長であ
る場合は、音声信号４データ・映像信号８データをまと
めて扱うと、データ転送・処理の並列化が可能で高速な
処理が可能となる。

【００３７】そこで、メモリインタフェース１０３は、
上記データを上記例のように複数のデータを一括して、
データキャッシュメモリとプロセッサ演算部との間の授
受を行うように調停する。また、データタグモードにお
いては、上記複数種類のデータが含まれるデータに、デ
ータの種類を表すタグを付加してｆＴＯから、ｄＴＩ及
びｐＴＩに送出する。このとき付加されるタグＡＴＩ、
ＶＴＩは、予め設定された値を付加してもよいし、プロ
グラム上で定めた値を付加することも可能である。

【００３８】このようにして付加されたタグは、プロセ
ッサ演算部１００の演算時に参照される。またデータタ
グモードにおいては、データキャッシュメモリ１０５の
タグを記憶する部分に記憶される。

【００３９】次に、データ処理について説明する。デー
タ演算は命令に基づいてプロセッサ制御部１０１の制御
に従い、プロセッサ演算部１００が行うが、データタグ
モード時には、同一命令であってもタグ入力ｐＴＩの値
によって演算が次のように異なった形態で実行される。

【００４０】一例として、プロセッサ演算部がプロセッ
サ制御部により加算を行うように制御された場合、その
タグ値により演算を下記のように行う。 タグ値００：６４ｂｉｔ全加算 タグ値０１：８並列８ｂｉｔ符号無し全加算 タグ値１０：４並列１６ｂｉｔ符号有り全加算 タグ値１１：８並列８ｂｉｔ符号無し半加算

【００４１】次に、データキャッシュモードについて図
２と共に説明する。図２において、データ読み出し時に
は、プロセッサ演算部１００から供給されたアドレスの
うち：上位アドレスｄＡＤＲＩ：ｕｐＡがメモリ部（Ｄ
ＣＣｏｒｅ）に供給されており、下位アドレスｄＡＤＲ
Ｉ：ｌｏｗＢが比較器（ｃｏｍｐａｒａｔｅｒ）一方の
入力に供給されている。

【００４２】上記比較器の他方の入力には、上記メモリ
部のタグ出力が供給されており、比較器からは、メモリ
部のデータが当該アドレスのデータであるか否かの判別
情報が出力され、メモリ部の当該アドレスの情報が有効
であるか否かを表す情報ＶＯと合わせ、メモリ部の内容
がヒットしたか否かを表す状態であるｄＭ／Ｓが出力さ
れる。これと同時にメモリ部のデータもＤＯより出力さ
れており、プロセッサ演算部はｄＭ／Ｓの状態に応じて
ヒットしていればデータを取り込む。

【００４３】プロセッサ演算部から供給されたアドレス
がヒットしてなく、ＶＯから無効を表す情報が出力され
ているときは、キャッシュ制御部（ＤＣｃｎｔ）は選択
器（ｓｅｌ＿ＡＯ）を介してアドレス信号ｄＡＤＲＯに
ｄＡＤＲＩを供給し、レフィル要求信号ｄＲ＿ＲＥＱを
出力して、メモリインタフェース経由でｄｆＤＩより当
該データを主記憶部から得、選択器（ｓｅｌ＿ＤＩ）を
介してメモリ部へ書き込みヒット状態に移行する。

【００４４】プロセッサ演算部から供給されたアドレス
がヒットしてなく、ＶＯから有効を表す情報が出力され
ているとき、キャッシュ制御部（ＤＣｃｎｔ）の制御に
より、選択器はメモリ部内のデータの退避を行ってか
ら、当該データを主記憶部より得る。即ち、選択器（ｓ
ｅｌ＿ＡＯ）を介して上位アドレスｄＡＤＲＩから得ら
れるアドレスを、下位アドレスとしてタグ出力ＴＯより
供給される。

【００４５】アドレスをｄＡＤＲＯへ供給してＷＢ＿Ｒ
ＥＱを出力し、メモリインタフェースにメモリ部の内容
を主記憶部に退避する処理を行う。ＷＢ＿ＡＣＫを受け
て退避が終了したことを判別すると、ｄＲ＿ＲＥＱを出
力してメモリインタフェースで当該データを主記憶部か
ら得、選択器（ｓｅｌ＿ＤＩ）を介してメモリ部へ書き
込みヒット状態に移行する。

【００４６】次に、データ書き込み時には、読み出し時
と同一の方法でメモリ部のデータのヒットを判別し、ヒ
ット時はプロセッサ出力ｐＤＯのデータを選択器（ｓｅ
ｌ＿ＤＩ）を介してメモリ部に書き込む。

【００４７】プロセッサ演算部から供給されたアドレス
がヒットしてなく、ＶＯから無効を表す状態が出力され
ているときは、プロセッサ出力ｐＤＯのデータを選択器
（ｓｅｌ＿ＤＩ）を介してメモリ部に書き込むと同時に
データの有効を表す状態をメモリＶＩ入力を介して書き
込む。

【００４８】プロセッサ演算部から供給されたアドレス
がヒットしてなく、ＶＯから有効を表す状態が出力され
ているときは、上記読み出し時と同様に、メモリ部内の
データを退避させた後、当該データとタグを書き込む。

【００４９】次に、タグメモリモードについて図２と共
に説明する。タグメモリモード時、メモリ部は主記憶部
の部分集合としてではなく、データタグ記憶エリアを有
する主記憶部の一部として動作する。

【００５０】従って、メモリ部には、アドレスの下位ｄ
ＡＤＲＩ：ｌｏｗＢが選択器（ｓｅｌ＿ＡＯ）を介して
供給されており、アドレスの上位を供給されたデコーダ
（Ａｄｒｅｓｓ Ｄｅｃｏｄｅｒ）により、タグメモリ
または上記主記憶部等をアクセスしているかが判別され
る。

【００５１】タグ入力ＴＩには、選択器（ｓｅｌ＿Ｔ
Ｉ）を介して、下位アドレスｄＡＤＲＩ：ｌｏｗＡ、メ
モリインタフェースからのデータタグ入力ｄｆＴＩ、プ
ロセッサ演算ぶからのデータタグ入力ｄＴＩが供給され
ており、タグメモリモード時には、ｄｆＴＩ又はｄＴＩ
を選択し、外部データの取り込み、演算結果の書き込み
時に、上記データのビット数等を表すタグデータを書き
込む。

【００５２】データ入力ＤＩには、プロセッサ演算部か
らの入力ｄＤＩとメモリインタフェースからの入力ｄｆ
ＤＩが選択器（ｓｅｌ＿ＤＩ）を介して接続されてお
り、上記と同じ動作時にデータを書き込む。また、タグ
出力ＴＯはプロセッサ演算部ヘのタグ出力ｄＴＯに供給
されており、プロセッサ演算部がデータを要求した際に
データと共にデータタグをプロセッサに供給するように
なっている。

【００５３】プロセッサ演算部ヘの演算出力ｄＤＯに
は、メモリ部出力ＤＯとメモリインタフェースデータ入
力ｄｆＤＩが選択器（ｓｅｌ＿ＤＯ）を介して供給され
るようになっており、アクセスされるアドレスに対応し
たメモリがアドレスデコーダによって選択されるように
なされている。

【００５４】同様にメモリインタフェースの出力任ｄｆ
ＤＯには、メモリ部出力とプロセッサ演算部からのｄＤ
Ｉが接続されており、主記憶部、前記メモリマップドＩ
／Ｏへの出力を選択できるようになされている。

【００５５】次に、以上に述べたことをさらに概略的に
説明する。まず、プロセッサ全体のキャッシュモード動
作概要を説明する。プロセッサコント制御部から命令キ
ャッシュメモリに命令アドレスが供給されており、当該
キャッシュメモリ内に当該アドレス情報が存在し、キャ
ッシュメモリにおける記憶部の一部のキャッシュの当該
アドレスの内容が有効であるか否かを表す情報が有効で
あることを表していれば、当該アドレス命令がプロセッ
サ制御部に供給される。

【００５６】当該アドレス情報が命令キャッシュメモリ
内に存在していない時は、命令キャッシュメモリはプロ
セッサ制御部に、当該アドレス情報が命令キャッシュメ
モリ内に存在していないことを通知し、メモリインタフ
ェースに当該アドレスとキャッシュリフィル要求を出力
する。メモリインタフェースを経て得られた当該命令
は、命令キャッシュメモリ、プロセッサ制御部に供給さ
れる。

【００５７】また、命令が命令キャッシュメモリに書き
込まれる際にキャッシュメモリにおける記憶部の一部の
キャッシュの当該アドレスの内容が有効であるか否かを
表す情報をキャッシュが有効であることを表す情報にす
る。

【００５８】プロセッサ演算部からデータキャッシュメ
モリにデータアドレスが供給されており、当該キャッシ
ュメモリ内に当該アドレス情報が存在し、上記記憶部の
一部のキャッシュの当該アドレスの内容が有効であるか
否かを表す部分の情報が有効であることを表していれ
ば、当該アドレスデータのリード又はライト動作が行わ
れる。

【００５９】当該アドレス情報がデータキャッシュメモ
リ内に存在していない時又は上記記憶部の一部のキャッ
シュの当該アドレスの内容が有効であるか否かを表す情
報が無効であることを表していれば、データキャッシュ
メモリは、プロセッサ演算部に当該アドレス情報がデー
タキャッシュメモリ内に存在していないことを通知し、
メモリインタフェースに、リード動作時は当該アドレス
とキャッシュリフィル要求を出力する。

【００６０】また、データキャッシュメモリ内に当該ア
ドレスに相当する部分に他の有効データがある場合は、
有効データとアドレスタグもメモリインタフェースに出
力される。メモリインタフェースを経て得られた当該ア
ドレスデータは、データキャッシュメモリ、プロセッサ
演算部に供給される。

【００６１】また、データがデータキャッシュメモリに
書き込まれる際にデータキャッシュメモリにおける記憶
部の一部のキャッシュの当該アドレスの有効・無効を表
す情報を有効を表す情報にする。

【００６２】ライト動作時は、データキャッシュメモリ
内に当該アドレスデータがある場合は、当該アドレスデ
ータをデータキャッシュメモリ内に、既存のマッピング
データがない場合は、当該データとアドレスタグ情報を
書き込み有効・無効を表す情報を有効を表す情報に書き
換える。

【００６３】データキャッシュメモリ内に有効な既存の
マッピングデータがある場合は、ライトバック要求とキ
ャッシュメモリ内にある既存データと既存データのアド
レスをメモリインタフェースに出力した後、当該データ
とアドレス情報をデータキャッシュメモリに書き込む。

【００６４】メモリインタフェースは、命令キャッシュ
メモリからのリフィル要求とデータキャッシュメモリか
らのレフィル・ライトバック要求を調停して、メインメ
モリに対してアドレス・読み出し／書き込み信号を出力
して命令・データの授受を行う。レフィル要求の場合
は、当該命令・データをキャッシュメモリに出力し、ラ
イトバック動作の場合は、当該命令・データをメインメ
モリヘ書き込む。

【００６５】次に、プロセッサ全体のタグメモリモード
動作概要を説明する。プロセッサの動作モードがタグメ
モリモードになると、データキャッシュメモリは、キャ
ッシュメモリではなく、主記憶部空間上の予め定められ
たアドレスにマッピングされたデータタグ情報エリアも
有する記憶メモリとして動作する。

【００６６】映像・音声データの入出力は、メモリ空間
上の予め定められたアドレスにマッピングされ、当該ア
ドレスヘプロセッサがロード・ストア命令を実行するこ
と、あるいはプロセッサを介さないデータの直接転送
（いわゆるＤＭＡ）によってプロセッサのメモリインタ
フェースを経由してプロセッサ内外と授受されるように
なっている。

【００６７】メモリインタフェースでは、上記アドレス
にマッピングされた入力データに特定のタグを付加する
手段を有しており、ロードされたデータのアドレスによ
って定めれられたタグを、タグ出力を経由してロードデ
ータと共に出力する。また、データタグモードでは、上
記データに付加されたタグデータを、キャッシュモード
におけるアドレスタグエリアに書き込むようになってい
る。

【００６８】次に、キャッシュモード・タグメモリモー
ドの遷移を説明する。上記のように、データキャッシュ
メモリをデータキャッシュメモリとして使用するか、デ
ータタグメモリとして使用するかの切り替えは、次のい
ずれか又はその組み合わせによって行われる。

【００６９】１．命令 メモリの用途の切り替えを行う専用の命令を備え当該命
令の実行により、当該メモリのアドレス入力、データ入
出力を切り替える。 ２．割り込み プロセッサ外部からの割り込み信号に応じて当該メモリ
のアドレス入力、データ出力を切り替える。 ３．ＤＭＡ要求 当該プロセッサヘ上記映像・音声信号等の供給の開始を
示す信号等が得られるとき、当該信号に応じて当該メモ
リのアドレス入力、データ入出力を切り替える。

【００７０】次に、映像・音声データの処理について説
明する。プロセッサ演算部では、命令をデコードして得
られた制御信号に従い演算を実行するが、演算のデータ
語長・並列実行をタグを参照して決定する。これによっ
て、例えば６４ｂｉｔ単一、３２ｂｉｔ２並列、１６ｂ
ｉｔ４並列、８ｂｉｔ８並列等のデータのタイプに適応
した演算が、適応した並列度で同一の演算命令で実行さ
れる。

【００７１】次に本発明による記憶媒体について説明す
る。図１の実施の形態によるプロセッサやＣＰＵ、メモ
リ等からなるコンピュータシステムを構成する場合、上
記メモリは本発明による記憶媒体を構成する。この記憶
媒体には、前述した動作を実行するためのプログラムが
記憶される。

【００７２】また、この記憶媒体としては、ＲＯＭ、Ｒ
ＡＭ等の半導体メモリ、光ディスク、光磁気ディスク、
磁気記憶媒体等を用いてよく、これらをＣＤ−ＲＯＭ、
ＦＤ、磁気カード、磁気テープ、不揮発性メモリカード
等に構成して用いてよい。

【００７３】従って、この記憶媒体を上記実施の形態に
よるシステム以外の他のシステムあるいは装置で用い、
そのシステムあるいはコンピュータがこの記憶媒体に格
納されたプログラムコードを読み出し、実行することに
よっても、上記実施の形態と同等の機能を実現できると
共に、同等の効果を得ることができ、本発明の目的を達
成することができる。

【００７４】また、コンピュータ上で稼働しているＯＳ
等が処理の一部又は全部を行う場合、あるいは記憶媒体
から読み出されたプログラムコードが、コンピュータに
挿入された拡張機能ボードやコンピュータに接続された
拡張機能ユニットに備わるメモリに書き込まれた後、そ
のプログラムコードの指示に基づいて、上記拡張機能ボ
ードや拡張機能ユニットに備わるＣＰＵ等が処理の一部
又は全部を行う場合にも、上記実施の形態と同等の機能
を実現できると共に、同等の効果を得ることができ、本
発明の目的を達成することができる。

【００７５】

【発明の効果】以上説明したように、本発明によれば、
信号処理のデータ参照の高い規則性を利用して、キャッ
シュメモリとタグメモリとを共有化したことにより、デ
ータに属性データ（タグ）を付加し、このタグを参照し
て演算処理を施すことにより、処理するデータの種類に
適した異なる演算を同一命令で高速に実行するプロセッ
サ等において、少ないハードウェア資源で効率的に信号
処理を行うことができるという効果が得られる。

【００７６】また、映像・音声データを処理する場合
は、その属性データに基づいて並列処理することによ
り、特に有効である。

【図面の簡単な説明】

【図１】本発明によるプロセッサの実施の形態を示すブ
ロック図である。

【図２】データキャッシュメモリの構成を示すブロック
図である。

【符号の説明】

１００ プロセッサ演算部 １０１ プロセッサ制御部 １０２ 命令キャッシュメモリ １０３ メモリインタフェース １０４ 主記憶部 １０５ データキャッシュメモリ ＤＣＣｏｒｅ データキャッシュメモリのメモリ部

Claims (21)

【特許請求の範囲】
1. 【請求項１】 制御情報に応じてデータを処理するデー
   タ処理手段と、 上記制御情報及びデータを記憶する第１の記憶手段と、 上記第１の記憶手段と共通の記憶空間を構成し、上記第
   １の記憶手段から上記制御情報を供給される第２の記憶
   手段と、 上記第２の記憶手段から上記制御情報を得て上記データ
   処理手段を制御する制御手段と、 上記第１、第２の記憶手段と共通の記憶空間を構成し、
   第１のモードでは上記データ処理手段にデータを供給す
   ると共に処理されたデータを入力し、第２のモードでは
   上記データの供給及び入力と共にデータの属性を示す属
   性データを記憶するエリアが形成される第３の記憶手段
   と、 上記第１の記憶手段と第２、第３の記憶手段との間に介
   在して上記データ、制御情報等の授受を調停する調停手
   段とを備えたデータ処理装置。
2. 【請求項２】 上記調停手段は、外部から処理すべきデ
   ータを入力する入力手段を有し、所定のデータが入力さ
   れたとき上記第２のモードを設定して上記エリアに上記
   所定のデータの属性データを記憶させることを特徴とす
   る請求項１記載のデータ処理装置。
3. 【請求項３】 上記データ処理手段は、上記属性データ
   を参照しその属性データに応じた処理を行うことを特徴
   とする請求項１又は２記載のデータ処理装置。
4. 【請求項４】 上記第１のモードでは、上記エリアに上
   記第１の記憶手段のどのアドレスのデータがマッピング
   されているかを示す情報を記憶することを特徴とする請
   求項１又は２記載のデータ処理装置。
5. 【請求項５】 上記第２、第３の記憶手段は、高速メモ
   リで構成されることを特徴とする請求項１記載のデータ
   処理装置。
6. 【請求項６】 上記所定のデータは、映像データ、音声
   データの少なくとも一方であることを特徴とする請求項
   ２記載のデータ処理装置。
7. 【請求項７】 上記データ処理手段は、上記所定データ
   が入力されたときは並列処理を行うことを特徴とする請
   求項２又は６記載のデータ処理装置。
8. 【請求項８】 制御情報及びデータを記憶する第１の記
   憶手段と、上記第１の記憶手段から上記制御情報を供給
   される第２の記憶手段と、第３の記憶手段とを共通の記
   憶空間に構成し、 上記第３の記憶手段に対して、第１のモードではデータ
   処理手段にデータを供給すると共に処理されたデータを
   入力し、第２のモードでは上記データの供給及び入力と
   共にデータの属性を示す属性データを記憶するエリアを
   形成する手順と、 上記第２の記憶手段から上記制御情報を得て上記データ
   処理手段を制御する制御手順と、 上記データ処理手段を用いて上記制御情報に応じて上記
   データを処理する処理手順と、 上記第１の記憶手段と第２、第３の記憶手段との間にお
   ける上記データ、制御情報等の授受を調停する調停手順
   とを備えたデータ処理方法。
9. 【請求項９】 外部から処理すべきデータを入力する入
   力手順と、所定のデータが入力されたとき上記第２のモ
   ードを設定して上記エリアに上記所定のデータの属性デ
   ータを記憶させる手順とを設けたことを特徴とする請求
   項８記載のデータ処理方法。
10. 【請求項１０】 上記データ処理手順は、上記属性デー
    タを参照しその属性データに応じた処理を行うことを特
    徴とする請求項８又は９記載のデータ処理方法。
11. 【請求項１１】 上記第１のモードにおいて、上記エリ
    アに上記第１の記憶手段のどのアドレスのデータがマッ
    ピングされているかを示す情報を記憶する手順を設けた
    ことを特徴とする請求項８又は９記載のデータ処理方
    法。
12. 【請求項１２】 上記第２、第３の記憶手段を、高速メ
    モリで構成することを特徴とする請求項８記載のデータ
    処理方法。
13. 【請求項１３】 上記所定のデータは、映像データ、音
    声データの少なくとも一方であることを特徴とする請求
    項９記載のデータ処理方法。
14. 【請求項１４】 上記データ処理手順は、上記所定デー
    タが入力されたときは並列処理を行うことを特徴とする
    請求項８又は１３記載のデータ処理方法。
15. 【請求項１５】 制御情報及びデータを記憶する第１の
    記憶手段及び上記第１の記憶手段から上記制御情報を供
    給される第２の記憶手段と共通の記憶空間を構成する第
    ３の記憶手段に対して、第１のモードではデータ処理手
    段にデータを供給すると共に処理されたデータを入力
    し、第２のモードでは上記データの供給及び入力と共に
    データの属性を示す属性データを記憶するエリアを形成
    する処理と、 上記第２の記憶手段から上記制御情報を得て上記データ
    処理手段を制御する制御処理と、 上記データ処理手段を用いて上記制御情報に応じて上記
    データを処理するデータ処理と、 上記第１の記憶手段と第２、第３の記憶手段との間にお
    ける上記データ、制御情報等の授受を調停する調停処理
    とを実行するためのプログラムを記憶したコンピュータ
    読み取り可能な記憶媒体。
16. 【請求項１６】 外部から処理すべきデータを入力する
    入力処理と、所定のデータが入力されたとき上記第２の
    モードを設定して上記エリアに上記所定のデータの属性
    データを記憶させる処理とを上記プログラムに設けたこ
    とを特徴とする請求項１５記載のコンピュータ読み取り
    可能な記憶媒体。
17. 【請求項１７】 上記データ処理は、上記属性データを
    参照しその属性データに応じた処理を行うことを特徴と
    する請求項１５又は１６記載のコンピュータ読み取り可
    能な記憶媒体。
18. 【請求項１８】 上記第１のモードにおいて、上記エリ
    アに上記第１の記憶手段のどのアドレスのデータがマッ
    ピングされているかを示す情報を記憶する処理を上記プ
    ログラムに設けたことを特徴とする請求項１５又は１６
    記載のコンピュータ読み取り可能な記憶媒体。
19. 【請求項１９】 上記第２、第３の記憶手段は、高速メ
    モリで構成されていることを特徴とする請求項１５記載
    のコンピュータ読み取り可能な記憶媒体。
20. 【請求項２０】 上記所定のデータは、映像データ、音
    声データの少なくとも一方であることを特徴とする請求
    項１６記載のコンピュータ読み取り可能な記憶媒体。
21. 【請求項２１】 上記データ処理は、上記所定データが
    入力されたときは並列処理を行うことを特徴とする請求
    項１５又は２０記載のコンピュータ読み取り可能な記憶
    媒体。