JP2000115682A - 記憶装置および記憶方法 - Google Patents

Abstract

(57)【要約】 【課題】 装置の大型化を極力避けて、画像を構成する
画素の並べ替えを迅速に行う。 【解決手段】 列デコーダ３Ｃ₁乃至３Ｃ₄において、列
アドレスＷがデコードされるとともに、ローテーション
回路１４１において、メモリセルアレイ５に書き込む画
素の並びがローテーションされ、そのローテーション結
果が、列アドレスＷのデコード結果にしたがい、メモリ
セルアレイ５に書き込まれる。そして、列デコーダ１０
３Ｃ₁乃至１０３Ｃ₄において、列アドレスＲが、書き込
み時における列アドレスＷのデコード結果とは異なるデ
コード結果にデコードされ、そのデコード結果にしたが
い、メモリセルアレイ５に記憶された画素が読み出さ
れ、その読み出された画素の並びが、ローテーション回
路１４２においてローテーションされて出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶装置および記
憶方法に関し、特に、例えば、ラインスキャン順に入力
される画素を、所定の順序で出力することなどができる
ようにする記憶装置および記憶方法に関する。

【０００２】

【従来の技術】例えば、ディジタル画像データを、衛星
回線やインターネットその他の通信ネットワークを介し
て送信（通信）する場合、およびディジタルＶＴＲ（Vi
deo Tape Record）やＤＶＤ（Digital Versatile Dis
c）などの記録メディアに記録する場合においては、ノ
イズ対策や、ネットワーク上のセキュリティ、著作権や
放映権の保護等の観点から、画像データに対して、シャ
ッフリング（またはスクランブル）を施すことが多い。
そして、シャッフリングは、簡単にいえば、画像を構成
するラインスキャン順の画素を並べ替えることで行われ
る。

【０００３】また、例えば、画像の符号化／復号等につ
いての規格であるＭＰＥＧ（MovingPicture Experts Gr
oup）における動き検出においては、処理対象となって
いる現フレームの８画素×８画素のブロックと、その現
フレームに対して参照フレームとなる、時間的に先行
（過去）または後行（未来）するフレームの所定のサー
チ範囲との間のブロックマッチングが行われるが、この
場合、１フレームである参照フレームから、サーチ範囲
を検出する必要がある。そして、１フレームから、サー
チ範囲を検出する場合において、画像がラインスキャン
順に供給されてメモリに記憶されるときには、例えば、
そのメモリから、サーチ範囲の縦の画素数に等しい数の
ラインを読み出し、その読み出したラインを垂直方向に
切っていくことで、サーチ範囲の横の画素数に等しい数
の画素を取り出す必要がある。従って、サーチ範囲の検
出は、水平方向順に並ぶ画素で構成される参照フレーム
の複数ラインを、垂直方向順に並ぶ画素で構成される画
像に変換することで、即ち、参照フレームの複数ライン
を構成するラインスキャン順の画素を並べ替えることで
行われる。

【０００４】さらに、例えば、画像を９０度回転させる
ことは、水平方向順に並ぶ画素で構成される画像を、垂
直方向順に並ぶ画素で構成される画像に変換することで
行うことができるから、やはり、画像を構成するライン
スキャン順の画素を並べ替えることで行われる。

【０００５】従って、画像を構成する画素を並べ替える
技術は、各種の画像処理において用いられる。

【０００６】図２７は、水平方向順に並ぶ画素で構成さ
れる画像を、垂直方向順に並ぶ画素で構成される画像に
変換するための、従来の画素の並べ替え装置の一例の構
成を示している。

【０００７】処理の対象となるディジタル画像データ
は、例えば、ラインスキャン順に、４画素単位で、パラ
レルデータとして、パラレル／シリアル変換回路３０１
に供給される。パラレル／シリアル変換回路３０１で
は、そこに供給される４画素のパラレルデータが、シリ
アルデータに変換され、１ライン分の記憶容量を有する
ラインメモリ３０２乃至３０５に順次供給される。

【０００８】即ち、ラインメモリ３０２では、パラレル
／シリアル変換回路３０１からの画素が記憶される。そ
して、ラインメモリ３０２に記憶された画素は、パラレ
ル／シリアル変換回路３０１から、新たに画素が供給さ
れるごとに、右にシフトされていき、ある画素に注目し
た場合に、その注目画素が、ラインメモリ３０２に供給
されてから、１ライン分の画素が供給されると、注目画
素は、ラインメモリ３０２から出力され、後段のライン
メモリ３０３に供給される。

【０００９】ラインメモリ３０３においても、ラインメ
モリ３０２における場合と同様に、ラインメモリ３０２
から供給された画素が１ライン分だけ遅延され、後段の
ラインメモリ３０４に供給される。以下、同様にして、
ラインメモリ３０４、３０５それぞれにおいて、画素デ
ータは、１ライン分ずつ遅延されていく。

【００１０】従って、ラインメモリ３０２乃至３０５か
らは、ある連続する４ラインに注目した場合に、その４
ラインの同一列の画素が、パラレルに出力され、これに
より、図２７の並べ替え装置では、水平（行または横）
方向順に並ぶ画素で構成される画像の４ライン分が、垂
直（列または縦）方向順に並ぶ画素で構成される画像に
変換される。

【００１１】

【発明が解決しようとする課題】以上のように、従来に
おいては、画像を構成する画素を並べ替える場合に、画
素を並べ替えようとするラインの数に対応する数のライ
ンメモリが必要となる。そして、ラインメモリには、処
理対象の画像を構成する１ライン分の記憶容量が必要と
されることから、処理対象の画像が、例えば、ＨＤＴＶ
（High Density Television）などで用いられる高精細
なものである場合には、大きな記憶容量のラインメモリ
が必要となる。

【００１２】さらに、ラインメモリは、一般に、ＳＲＡ
Ｍ（Static RAM(Random Access Memory)）で構成され
る。ＳＲＡＭは、同一容量の、例えばＤＲＡＭ（Dynami
c RAM）などと比較して、約１０乃至２０倍程度のチッ
プサイズとなるから、装置のＬＳＩ（Large Scale Inte
gration）化を図る場合に、ラインメモリを使用するこ
とは、チップサイズの増大を招くことになる。

【００１３】一方、画像を構成する画素を並べ替える技
術としては、図２７に示したように、バッファとしての
ラインメモリを用いて、画素の並べ替えを行う方法の
他、例えば、画像を記憶させるフレームメモリを用意
し、そのフレームメモリに画像を書き込むときの書き込
みアドレス、またはそのフレームメモリに記憶させた画
像を読み出すときの読み出しアドレスのうちのいずれか
一方をスクランブル（シャッフリング）する方法があ
る。そして、書き込みアドレスまたは読み出しアドレス
をスクランブルする方法としては、スクランブルしたア
ドレスを記憶させたアドレス変換用のメモリを用意し、
そのアドレス変換用のメモリに、書き込みアドレスまた
は読み出しアドレスを与えて、スクランブルしたアドレ
スを読み出す方法があるが、この方法では、フレームメ
モリにアクセスする時間の他に、アドレス変換用のメモ
リにアクセスする時間を要するため、処理が遅延するこ
とになる。

【００１４】本発明は、このような状況に鑑みてなされ
たものであり、装置の大型化を極力避けて、画素等の並
べ替えを迅速に行うことができるようにするものであ
る。

【００１５】

【課題を解決するための手段】本発明の記憶装置は、第
１および第２のアドレスによって指定される記憶単位を
有する記憶手段と、第１のアドレスをデコードし、記憶
手段に供給する第１のデコード手段と、第２のアドレス
をデコードし、記憶手段に供給する第２のデコード手段
と、記憶手段に書き込むデータをローテーションし、そ
のローテーション結果を、第１および第２のデコード手
段によるデコード結果にしたがい、記憶手段に書き込む
書き込み用ローテーション手段と、第２のアドレスをデ
コードし、記憶手段に供給する、第２のデコード手段と
は異なるデコード結果を出力する第３のデコード手段
と、第１および第３のデコード手段によるデコード結果
にしたがい、記憶手段に記憶されたデータを読み出し、
そのデータをローテーションして出力する読み出し用ロ
ーテーション手段とを備えることを特徴とする。

【００１６】本発明の記憶方法は、第１のアドレスをデ
コードし、記憶手段に供給する第１のデコードステップ
と、第２のアドレスをデコードし、記憶手段に供給する
第２のデコードステップと、記憶手段に書き込むデータ
をローテーションし、そのローテーション結果を、第１
および第２のデコードステップにおけるデコード結果に
したがい、記憶手段に書き込む書き込み用ローテーショ
ンステップと、第２のアドレスをデコードし、記憶手段
に供給する、第２のデコードステップにおけるデコード
結果とは異なるデコード結果を出力する第３のデコード
ステップと、第１および第３のデコードステップにおけ
るデコード結果にしたがい、記憶手段に記憶されたデー
タを読み出し、そのデータをローテーションして出力す
る読み出し用ローテーションステップとを備えることを
特徴とする。

【００１７】本発明の記憶装置においては、記憶手段
は、第１および第２のアドレスによって指定される記憶
単位を有している。第１のデコード手段は、第１のアド
レスをデコードし、記憶手段に供給するようになされて
いる。第２のデコード手段は、第２のアドレスをデコー
ドし、記憶手段に供給するようになされている。書き込
み用ローテーション手段は、記憶手段に書き込むデータ
をローテーションし、そのローテーション結果を、第１
および第２のデコード手段によるデコード結果にしたが
い、記憶手段に書き込むようになされている。第３のデ
コード手段は、第２のアドレスをデコードし、記憶手段
に供給するようになされており、第２のデコード手段と
は異なるデコード結果を出力するようになされている。
読み出し用ローテーション手段は、第１および第３のデ
コード手段によるデコード結果にしたがい、記憶手段に
記憶されたデータを読み出し、そのデータをローテーシ
ョンして出力するようになされている。

【００１８】本発明の記憶方法においては、第１のデコ
ードステップにおいて、第１のアドレスをデコードし、
記憶手段に供給し、第２のデコードステップにおいて、
第２のアドレスをデコードし、記憶手段に供給し、書き
込み用ローテーションステップにおいて、記憶手段に書
き込むデータをローテーションし、そのローテーション
結果を、第１および第２のデコードステップにおけるデ
コード結果にしたがい、記憶手段に書き込み、第３のデ
コードステップにおいて、第２のアドレスをデコード
し、第２のデコードステップにおけるデコード結果とは
異なるデコード結果を記憶手段に供給し、読み出し用ロ
ーテーションステップにおいて、第１および第３のデコ
ードステップにおけるデコード結果にしたがい、記憶手
段に記憶されたデータを読み出し、そのデータをローテ
ーションして出力するようになされている。

【００１９】

【発明の実施の形態】以下に、本発明の実施の形態を説
明するが、その前段階の準備として、データの読み出し
と書き込みとが、別々のタイミングで行われるＤＲＡＭ
チップと、データの読み出しと書き込みとを、同時のタ
イミングで行うことができるＤＲＡＭチップとについて
説明する。

【００２０】図１は、データの読み出しと書き込みと
が、別々のタイミングで行われるＤＲＡＭチップの構成
例を示している。

【００２１】このＤＲＡＭチップには、メモリセルを特
定するためのアドレスとしての行アドレスおよび列アド
レス、行アドレスの入力タイミングに同期したＲＡＳ
（RowAddress Strobe）信号、列アドレスの入力タイミ
ングに同期したＣＡＳ（ColumnAddress Strobe）信号、
電源として用いられる電圧ＶＤＤおよびＶ_SS、並びに読
み出しと書き込みとのいずれを行うかを表すライトイネ
ーブル信号ＷＥなどが供給されるようになされている。

【００２２】バッファ１Ｒには、ＲＡＳ信号が供給され
るようになされており、バッファ１Ｒは、ＲＡＳ信号に
同期して、行アドレスラッチ回路２Ｒに対し、ＤＲＡＭ
チップに供給されるアドレスの一部を、行アドレスとし
てラッチするための同期信号を出力するようになされて
いる。さらに、バッファ１Ｒは、ＲＡＳ信号に基づき、
ＥＱＹＥ信号を生成し、ＡＮＤゲート９の一方の入力端
子に供給するようになされている。即ち、ＲＡＳ信号
は、いわゆるチップイネーブル信号としての性質も有し
ており、バッファ１Ｒは、そのチップイネーブル信号に
基づき、例えば、ＤＲＡＭチップが不活性状態にあると
きにＨレベルとなり、活性状態にあるときにＬレベルと
なるＥＱＹＥ信号を生成するようになされている。

【００２３】バッファ１Ｃには、ＣＡＳ信号が供給され
るようになされており、バッファ１Ｃは、ＣＡＳ信号に
同期して、列アドレスラッチ回路２Ｒに対し、ＤＲＡＭ
チップに供給されるアドレスの一部を列アドレスとして
ラッチするための同期信号を出力するようになされてい
る。さらに、バッファ１Ｃは、ＣＡＳ信号に基づいて、
出力バッファ１１がデータをラッチして出力するタイミ
ングを制御するＤ_out制御信号を生成し、出力バッファ
１１に供給するようになされている。即ち、ＣＡＳ信号
は、いわゆるアウトプットイネーブル信号の性質も有し
ており、バッファ１Ｃは、そのアウトプットイネーブル
信号に基づき、出力バッファ１１におけるデータのラッ
チを制御するＤ_out制御信号を生成するようになされて
いる。

【００２４】行アドレスラッチ回路２Ｒは、バッファ１
Ｒからの同期信号に同期して、ＤＲＡＭチップに供給さ
れるアドレスの一部を行アドレスとしてラッチし、行デ
コーダ３Ｒに供給するようになされている。また、行ア
ドレスラッチ回路２Ｒは、行アドレスのラッチを完了す
ると、その完了を表すラッチ完了信号ＬＣＨを、列アド
レスラッチ回路２Ｃに供給するようになされている。

【００２５】列アドレスラッチ回路２Ｃは、バッファ１
Ｃからの同期信号、および行アドレスラッチ回路２Ｒか
らのラッチ完了信号ＬＣＨに同期して、ＤＲＡＭチップ
に供給されるアドレスの一部を列アドレスとしてラッチ
し、列デコーダ３ＣおよびＡＴＤ（Address Transit De
tector）回路８に供給するようになされている。

【００２６】行デコーダ３Ｒ（第１のデコード手段）ま
たは列デコーダ３Ｃ（第２のデコード手段）は、行アド
レスラッチ回路２Ｒまたは列アドレスラッチ回路３Ｃか
らの行アドレスをデコードし、そのデコード結果に基づ
いて、行ドライバ４Ｒまたは列ドライバ４Ｃを、それぞ
れ制御するようになされている。

【００２７】行ドライバ４Ｒは、行デコーダ３Ｒからの
制御にしたがって、メモリセルアレイ５の中に行方向に
配置されたワード線ＷＬを駆動し、これにより、データ
を読み書きする対象の行のメモリセル（記憶単位）を指
定するようになされている。

【００２８】列ドライバ４Ｃは、列デコーダ３Ｃからの
制御にしたがって、カラムスイッチ７_iを制御し、これ
により、ＳＡ（センスアンプ）６_iを介して、メモリセ
ルアレイ５の中に列方向に配置されたビット線ＢＬまた
は！ＢＬを、データバスＤまたは！Ｄに、それぞれ接続
して、メモリセルに対するデータの読み書きが可能な状
態とするようになされている。

【００２９】ここで、図１等において、バー（￣）を付
したＢＬ等は、ＢＬ等の反転を表すが、本明細書中で
は、そのようなバー（￣）を付したＢＬ等を、ＢＬの前
に！マークを付した！ＢＬ等と記述する。

【００３０】メモリセルアレイ５（記憶手段）は、メモ
リセルが、行方向と列方向それぞれに配置されて構成さ
れており、各メモリセルは、その行または列の位置をそ
れぞれ特定するための行アドレスまたは列アドレスによ
って特定されるようになされている。即ち、メモリセル
アレイ５は、行方向または列方向に、それぞれ、Ｎまた
はＭ個のメモリセルが配置されて構成されている。さら
に、メモリセルアレイ５は、行方向にＭ本のワード線Ｗ
Ｌを有しているとともに、列方向にＮ本（組）のビット
線ＢＬおよび！ＢＬを有しており、各メモリセルは、ワ
ード線ＷＬとビット線ＢＬおよび！ＢＬとの交点に対応
している。そして、行ドライバ４Ｒによって駆動される
ワード線ＷＬと、列ドライバ４Ｃによって、データバス
Ｄおよび！Ｄに接続されるビット線ＢＬおよび！ＢＬと
の交点に対応するメモリセルが、データを読み書きする
対象とされる。

【００３１】センスアンプ群６は、メモリセルアレイ５
の行方向に配列されたメモリセルの数（メモリセルの列
数）と同一の数のＳＡ６₁乃至６_Nから構成されており、
ＳＡ６_i（ｉ＝１，２，・・・，Ｎ）は、データの読み
出し対象のメモリセルから読み出されたデータを増幅、
ラッチし、カラムスイッチ７_iを介して、データバスＤ
および！Ｄ上に出力するようになされている。

【００３２】カラムスイッチ７_iは、ＳＡ６_iと同一の数
だけ設けられており、列ドライバ４Ｃにおいて、列デコ
ーダ３Ｃにおける列アドレスのデコード結果に基づき、
そのオン／オフが制御されるようになされている。即
ち、カラムスイッチ７_iは、オン状態になることによ
り、データバスＤおよび！Ｄと、センスアンプ６_iに接
続されたビット線ＢＬおよび！ＢＬとを電気的に接続
し、そのビット線ＢＬおよび！ＢＬ上にあるメモリセル
に対して、データの読み書きが可能な状態とするように
なされている。

【００３３】なお、上述したことから、図１のＤＲＡＭ
チップには、Ｎ個のＳＡ６₁乃至６_N、およびＮ個のカラ
ムスイッチ７₁乃至７_Nが設けられているが、図が煩雑に
なるのを避けるため、１のＳＡ６_i、および１のカラム
スイッチ７_iだけを図示してある。

【００３４】ＡＴＤ回路８は、列アドレスラッチ回路２
Ｃの出力に基づいて、例えば、列アドレスが遷移する
（切り替わる）間においてＨレベルとなり、他の場合に
おいてＬレベルとなるＡＴＤ信号を生成し、ＡＮＤゲー
ト９の他方の入力端子に供給するようになされている。

【００３５】ＡＮＤゲート９は、バッファ１ＲからのＥ
ＱＹＥ信号と、ＡＴＤ回路８からのＡＴＤ信号の論理積
をとり、データバスＤおよび！Ｄをショートするための
ショート信号ＣＹを、列ドライバ４Ｃに供給するように
なされている。

【００３６】ここで、上述したように、ＥＱＹＥ信号
は、ＤＲＡＭチップが不活性状態のときのみＨレベルと
なり、ＡＴＤ信号は、列アドレスの遷移時にのみＨレベ
ルとなるから、ショート信号ＣＹは、ＤＲＡＭチップが
不活性状態で、かつ列アドレスの遷移時にのみＨレベル
となり、他の場合にはＬレベルとなる。そして、列ドラ
イバ４Ｃは、このようなショート信号ＣＹがＨレベルに
なっているときに、データバスＤおよび！Ｄをショート
することで、そのデータバスＤおよび！Ｄ上にのってい
るデータを消去する。このようにすることにより、メモ
リセルアレイ５に対するデータの読み書きの高速化を図
ることができる。

【００３７】ＭＡ（メインアンプ）１０は、データバス
Ｄおよび！Ｄに接続されており、メモリセルアレイ５か
ら読み出され、データバスＤおよび！Ｄ上に出力された
データを増幅して、出力バッファ１１に供給するように
なされている。出力バッファ１１は、バッファ１Ｃから
のＤ_out制御信号にしたがって、ＭＡ１０からのデータ
をラッチし、出力端子Ｄ_outから出力するようになされ
ている。

【００３８】入力バッファ１２は、入力端子Ｄ_inに接続
されており、その入力端子Ｄ_inから入力される書き込み
対象のデータをラッチし、記録アンプ１３に供給するよ
うになされている。記録アンプ１３は、入力バッファ１
２からのデータを増幅し、データバスＤおよび！Ｄ上に
出力するようになされている。

【００３９】次に、図２は、図１のメモリセルアレイ
５，ＳＡ６_i、およびカラムスイッチ７_iの構成例を示し
ている。

【００４０】ビット線イコライズ信号線は、メモリセル
アレイ５に対するデータの読み書きを行うときにＬレベ
ルにされ、他の場合にはＬレベルにされているビット線
イコライズ信号が供給されるようになされており、この
ビットイコライズ信号線には、ＦＥＴ（ＮチャネルＦＥ
Ｔ）２１乃至２３のゲートが接続されている。そして、
ＦＥＴ２１および２２のドレインは、電圧ＶＤＤの１／
２の電圧が供給されている１／２ＶＤＤ線に接続されて
おり、ＦＥＴ２１または２２のソースは、ＦＥＴ２３の
ドレインまたはソースにそれぞれ接続されている。ま
た、ＦＥＴ２１のソースとＦＥＴ２３のドレインとの接
続点は、ビット線ＢＬの一端に接続されており、ＦＥＴ
２２のソースとＦＥＴ２３のソースとの接続点は、ビッ
ト線！ＢＬの一端に接続されている。

【００４１】なお、ビット線イコライズ信号線および１
／２ＶＤＤ線は、メモリセルアレイ５において行方向に
配置されており、また、３つのＦＥＴ２１乃至２３でな
る回路は、メモリセルアレイ５を構成する行方向のメモ
リセルの数と同一の数だけ設けられている。

【００４２】ビット線ＢＬには、さらに、ＦＥＴ（Ｎチ
ャネルＦＥＴ）２４のドレインが接続されており、その
ソースには、一端が接地されたコンデンサ２５の他端が
接続されている。そして、ＦＥＴ２４のゲートは、ワー
ド線ＷＬに接続されている。ここで、以上のＦＥＴ２４
およびコンデンサ２５が、１のメモリセルを構成してお
り、メモリセルアレイ５では、このように構成されるメ
モリセルが、列方向にＭ個、行方向にＮ個、それぞれ配
置されている。なお、このＦＥＴ２４およびコンデンサ
２５によるメモリセルは、一般的な、ＤＲＡＭのメモリ
セルの構成と同様である。

【００４３】ビット線ＢＬには、また、ＦＥＴ（Ｐチャ
ネルＦＥＴ）２６のドレインも接続されており、ビット
線ＢＬとＦＥＴ２６のドレインとの接続点は、ＦＥＴ
（ＮチャネルＦＥＴ）２７のドレインおよびＦＥＴ（Ｐ
チャネルＦＥＴ）２８のゲートと接続されている。ま
た、ＦＥＴ２７のゲートは、ＦＥＴ２６のゲートと接続
されている。

【００４４】ＦＥＴ２８のドレインは、ビット線！Ｂ
Ｌ，ＦＥＴ（ＮチャネルＦＥＴ）２９のドレイン、およ
びＦＥＴ２６のゲートとＦＥＴ２７のゲートとの接続点
に接続されている。さらに、ＦＥＴ２８および２９のゲ
ートどうしが接続されており、そのゲートどうしの接続
点は、ＦＥＴ２６および２７のドレインどうしの接続点
とも接続されている。そして、ＦＥＴ２６および２８の
ソースは、センスアンプＨ信号線に、ＦＥＴ２７および
２９のソースは、センスアンプＬ信号線に、それぞれ接
続されている。

【００４５】ここで、以上のＦＥＴ２６乃至２９が、１
のＳＡ６_iを構成しており、上述したように、このよう
に構成されるＳＡ６_iが、メモリセルアレイ５を構成す
る行方向のメモリセルの数と同一の数だけ設けられてい
る。

【００４６】なお、センスアンプＨ信号線およびセンス
アンプＬ信号線は、メモリセルアレイ５における行方向
と平行に配置されている。そして、センスアンプＨ信号
線またはセンスアンプＬ信号線には、ＳＡ６_iを駆動す
るための所定のＨレベルまたはＬレベルの信号としての
センスアンプＨ信号またはセンスアンプＬ信号が、それ
ぞれ供給されるようになされている。

【００４７】ビット線ＢＬまたは！ＢＬの他端には、Ｆ
ＥＴ（ＮチャネルＦＥＴ）３０または３１のドレイン
が、それぞれ接続されている。また、ＦＥＴ３０または
３１のソースは、データバスＤまたは！Ｄに、それぞれ
接続されている。そして、ＦＥＴ３０および３１のゲー
トどうしが接続されており、その接続点は、列デコード
線ＹＬに接続されている。

【００４８】ここで、以上のＦＥＴ３０および３１が、
１のカラムスイッチ７_iを構成しており、上述したよう
に、このように構成されるカラムスイッチ７_iが、メモ
リセルアレイ５を構成する行方向のメモリセルの数と同
一の数だけ設けられている。

【００４９】また、列デコード線ＹＬは、列ドライバ４
Ｃによって駆動されるようになされており、これによ
り、カラムスイッチ７_iとしてのＦＥＴ３０および３１
のゲートにＨまたはＬレベルが印加され、ＦＥＴ３０お
よび３１がオンまたはオフし、ビット線ＢＬ，！ＢＬ
と、データバスＤ，！Ｄとの電気的な接続状態が制御さ
れるようになされている。

【００５０】次に、図３のタイミングチャートを参照し
て、図２のメモリセルアレイ５，ＳＡ６_i、およびカラ
ムスイッチ７_iの動作について説明する。なお、ここで
は、図２に示したＦＥＴ２４およびコンデンサ２５から
なるメモリセルを対象に、データの読み書きが行われる
ものとする。

【００５１】データの読み出し時および書き込み時にお
いては、図３（Ａ）に示すように、ビット線イコライズ
信号がＨレベルからＬレベルにされる。これにより、Ｆ
ＥＴ２１乃至２３は、オン状態からオフ状態となり、ビ
ット線ＢＬおよび！ＢＬは、電圧ＶＤＤの１／２の電圧
を供給する１／２ＶＤＤ線から電気的に切り離される。

【００５２】その後、ＦＥＴ２４およびコンデンサ２５
でなるメモリセルの行アドレスが行デコーダ３Ｒに与え
られると、列デコーダ３Ｒは、その行アドレスをデコー
ドし、さらに、そのデコード結果にしたがって、ＦＥＴ
２４およびコンデンサ２５でなるメモリセルの行のワー
ド線ＷＬ、即ち、ＦＥＴ２４のゲートに接続されたワー
ド線ＷＬを、図３（Ｂ）に示すように、ＬレベルからＨ
レベルにする。これにより、ＦＥＴ２４は、オフ状態か
らオン状態となり、そのソースに接続されたコンデンサ
２５は、ビット線ＢＬと電気的に接続される。

【００５３】さらに、センスアンプＨ信号は、図３
（Ｃ）に示すように、ＬレベルからＨレベルにされ、セ
ンスアンプＬ信号は、図３（Ｄ）に示すように、Ｈレベ
ルからＬレベルにされる。これにより、ＳＡ６_iが動作
状態となる。

【００５４】ＳＡ６_iが動作状態となると、ビット線Ｂ
Ｌ上に現れるコンデンサ２５の電圧が差動増幅されてラ
ッチされる。その結果、図３（Ｅ）に示すように、ビッ
ト線ＢＬの電圧は、ＶＤＤ／２から、ＨまたはＬレベル
のうちの一方に、ビット線！ＢＬの電圧は、ＶＤＤ／２
から他方に、それぞれ変化する。

【００５５】即ち、ビット線ＢＬおよび！ＢＬの電位
は、ビット線イコライズ信号がＨレベルの状態では、Ｆ
ＥＴ２１乃至２３がオン状態になっているから、１／２
ＶＤＤ線上の電圧ＶＤＤ／２となっている。そして、ビ
ット線イコライズ信号がＨレベルからＬレベルとなる
と、ＦＥＴ２１乃至２３がオン状態からオフ状態とな
り、ビット線ＢＬおよび！ＢＬは、１／２ＶＤＤ線から
切り離されるが、ビット線ＢＬおよび！ＢＬの容量によ
って、しばらくは、ＶＤＤ／２の電位に保持されたまま
となる。さらに、ワード線ＷＬがＬレベルからＨレベル
になると、ビット線ＢＬとコンデンサ２５とが接続さ
れ、ビット線ＢＬの電位は、電圧ＶＤＤ／２から、コン
デンサ２５にチャージされている電荷の分だけ変化す
る。そして、ＳＡ６_iが動作状態となると、ＳＡ６_iにお
いて、ビット線ＢＬの電位の変化分が差動増幅される。
即ち、ＳＡ６_iでは、コンデンサ２５の電圧が、電圧Ｖ
ＤＤ／２を基準電圧として差動増幅される。

【００５６】その後、図３（Ｆ）に示すように、ＦＥＴ
２４およびコンデンサ２５でなるメモリセルの列アドレ
スが列デコーダ３Ｃに与えられると、列デコーダ３Ｃ
は、その列アドレスをデコードし、さらに、そのデコー
ド結果にしたがって、ＦＥＴ２４およびコンデンサ２５
でなるメモリセルの列のカラムスイッチ７_iを、オフ状
態からオン状態にするように、列ドライバ４Ｃを制御す
る。列ドライバ４Ｃは、この制御にしたがい、カラムス
イッチ７_iに接続された列デコード線ＹＬを、図３
（Ｇ）に示すように、ＬレベルからＨレベルにする。

【００５７】列デコード線ＹＬ上のＨレベルは、カラム
スイッチ７_iとしてのＦＥＴ３０および３１のゲートに
印加される。これにより、ＦＥＴ３０および３１は、オ
フ状態からオン状態になり、ビット線ＢＬはデータバス
Ｄと、ビット線！ＢＬはデータバス！Ｄと、それぞれ、
電気的に接続される。

【００５８】データの読み出し時においては、上述のよ
うにして、ビット線ＢＬおよび！ＢＬとデータバスＤお
よび！Ｄとが接続されることにより、ＳＡ６_iで差動増
幅されたコンデンサ２５の電圧、即ち、ＦＥＴ２４およ
びコンデンサ２５でなるメモリセルに記憶されていたデ
ータが、図３（Ｈ）に示すように、データバスＤおよび
！Ｄ上に出力される（データバスＤには、メモリセルに
記憶されていたデータが、データバス！Ｄには、メモリ
セルに記憶されていたデータの反転が、それぞれ出力さ
れる）。

【００５９】一方、データの書き込み時においては、上
述のようにして、ビット線ＢＬおよび！ＢＬとデータバ
スＤおよび！Ｄとが接続された後、図３（Ｉ）に示すよ
うに、書き込み対象のデータが、データバスＤ上に出力
される。そして、その書き込み対象のデータに対応する
電荷が、ビット線ＢＬおよびＦＥＴ２４を介して、コン
デンサ２５にチャージされ、これにより、書き込み対象
のデータが、ＦＥＴ２４およびコンデンサ２５でなるメ
モリセルに記憶される。

【００６０】次に、図１のＤＲＡＭチップの動作につい
て説明する。

【００６１】ＤＲＡＭチップには、データを読み書きす
るメモリセルを特定するためのアドレス、ＲＡＳ信号、
ＣＡＳ信号等が入力され、アドレスが、行アドレスラッ
チ回路２Ｒおよび列アドレスラッチ回路２Ｃに供給され
るとともに、ＲＡＳ信号またはＣＡＳ信号が、バッファ
１Ｒまたは１Ｃにそれぞれ供給される。

【００６２】バッファ１Ｒまたは１Ｃでは、ＲＡＳ信号
またはＣＡＳ信号に基づいて、所定の同期信号が生成さ
れ、行アドレスラッチ回路２Ｒまたは列アドレスラッチ
回路２Ｃにそれぞれ供給される。行アドレスラッチ回路
２Ｒは、バッファ１Ｒからの同期信号に同期して、そこ
に供給されるアドレスを、行アドレスとしてラッチし、
行デコーダ３Ｒに出力する。また、列アドレスラッチ回
路２Ｃは、バッファ１Ｃからの同期信号に同期して、そ
こに供給されるアドレスを、列アドレスとしてラッチ
し、列デコーダ３ＣおよびＡＴＤ回路８に供給する。

【００６３】ここで、ＡＴＤ回路８に供給された列アド
レスは、上述したようなＡＴＤ信号とされ、さらに、Ａ
ＮＤゲート９を介することで、ショート信号ＣＹとされ
る。そして、このショート信号ＣＹは、上述したよう
に、列ドライバ４Ｃに対して、データバスＤおよび！Ｄ
をショートするタイミングを指示する信号として与えら
れる。

【００６４】データの読み出し時においては、以上のよ
うにして行デコーダ３Ｒに与えられる行アドレスと、列
デコーダ３Ｃに与えられる列アドレスとによって特定さ
れるメモリセルから、図２および図３で説明したように
して、データが読み出され、そのデータが、データバス
Ｄおよび！Ｄ上に出力される（但し、データバス！Ｄ上
には、メモリセルから読み出されたデータの反転が出力
される）。

【００６５】データバスＤおよび！Ｄ上に出力されたデ
ータは、ＭＡ１０で増幅され、出力バッファ１１に供給
される。また、出力バッファ１１には、上述したよう
に、バッファ１Ｃにおいて生成されたＤ_out制御信号が
供給されるようになされており、出力バッファ１１で
は、そのＤ_out制御信号にしたがって、ＭＡ１０からの
データがラッチされ、出力端子Ｄ_outから出力される。

【００６６】一方、データの書き込み時においては、入
力端子Ｄ_inに書き込み対象のデータが入力され、入力バ
ッファ１２でラッチされる。入力バッファ１２でラッチ
されたデータは、記録アンプ１３で増幅され、データバ
スＤおよび！Ｄ上に出力される。そして、このデータバ
スＤおよび！Ｄ上のデータは、上述したようにして行デ
コーダ３Ｒに与えられる行アドレスと、列デコーダ３Ｃ
に与えられる列アドレスとによって特定されるメモリセ
ルに、図２および図３で説明したようにして書き込まれ
る。

【００６７】なお、図１のＤＲＡＭチップでは、行デコ
ーダ３Ｒに与えられる行アドレスと、列デコーダ３Ｃに
与えられる列アドレスとの１組によって、一度には、１
のメモリセル（または、あるワード線上の、複数のメモ
リセルでなる１セットのメモリセル群）しか指定するこ
とができないから、データの読み出しと書き込みとは、
別々のタイミングでしか行うことができない。即ち、デ
ータの読み出しと書き込みとを、同時に行うことはでき
ない。

【００６８】次に、図４は、データの書き込みと読み出
しとを同時に行うことができるＤＲＡＭチップの一実施
の形態の構成例を示している。なお、図中、図１におけ
る場合と対応する部分には、同一の符号を付してあり、
以下では、その説明は、適宜省略する。

【００６９】図４のＤＲＡＭチップにおいては、列アド
レスラッチ回路２Ｃ、列デコーダ３Ｃ、列ドライバ４
Ｃ、カラムスイッチ７_i，ＡＴＤ回路８，ＡＮＤゲート
９と並列に、それぞれと同様に構成される列アドレスラ
ッチ回路１０２Ｃ、列デコーダ１０３Ｃ（第３のデコー
ド手段）、列ドライバ１０４Ｃ、カラムスイッチ１０７
_i，ＡＴＤ回路１０８，ＡＮＤゲート１０９がさらに設
けられている。

【００７０】従って、図４の実施の形態では、列アドレ
スラッチ回路、列デコーダ、列ドライバ、カラムスイッ
チ，ＡＴＤ回路，ＡＮＤゲートそれぞれが２つずつ設け
られており、これに対応して、データバスも、カラムス
イッチ７_iと接続されるデータバスＤ_Wおよび！Ｄ_Wの他
に、カラムスイッチ１０７_iと接続されるデータバスＤ_R
および！Ｄ_Rが設けられている。

【００７１】ここで、図４のデータバスＤ_Wおよび！Ｄ_W
は、図１のデータバスＤおよび！Ｄに対応するものであ
るが、データバスＤ_Rおよび！Ｄ_Rと区別するために、図
４では、データバスＤ_Wおよび！Ｄ_Wと記述してある。

【００７２】図４のＤＲＡＭチップでは、例えば、列ア
ドレスラッチ回路２Ｃ、列デコーダ３Ｃ、列ドライバ４
Ｃ、カラムスイッチ７_i，ＡＴＤ回路８，ＡＮＤゲート
９を、データの書き込み用のものとし、列アドレスラッ
チ回路１０２Ｃ、列デコーダ１０３Ｃ、列ドライバ１０
４Ｃ、カラムスイッチ１０７_i，ＡＴＤ回路１０８，Ａ
ＮＤゲート１０９を、データの読み出し用のものとし
て、それぞれ使用することで、ある行の、異なる列のメ
モリセル（または、ある行の複数のメモリセルでなる１
のメモリセル群と、他の１のメモリセル群）に対して、
データの読み出しと書き込みとを同時に行うことができ
るようになされている。

【００７３】即ち、行アドレスラッチ回路２Ｒには、デ
ータの読み書きを同時に行うメモリセルの行の行アドレ
スが供給されてラッチされる。行アドレスラッチ回路２
Ｒでラッチされた行アドレスは、行デコーダ３Ｒに供給
される。

【００７４】また、列アドレスラッチ回路２Ｃには、デ
ータの書き込みを行うメモリセルの列の列アドレスＷが
供給されてラッチされる。さらに、列アドレスラッチ回
路１０２Ｃには、データの読み出しを行うメモリセルの
列の列アドレスＲが供給されてラッチされる。列アドレ
スラッチ回路２Ｃまたは１０２Ｃでラッチされた列アド
レスＷまたはＲは、それぞれ列デコーダ３Ｃまたは１０
３Ｃに供給される。

【００７５】ここで、列アドレスラッチ回路２Ｃでラッ
チされた列アドレスＷは、図１における場合と同様に、
ＡＴＤ回路８にも供給され、列ドライバ４Ｃに対して、
データバスＤ_Wおよび！Ｄ_Wをショートするタイミングを
指示する信号として与えられる。同様に、列アドレスラ
ッチ回路１０２Ｃでラッチされた列アドレスＲは、ＡＴ
Ｄ回路１０８にも供給され、列ドライバ１０４Ｃに対し
て、データバスＤ_Rおよび！Ｄ_Rをショートするタイミン
グを指示する信号として与えられる。

【００７６】一方、入力端子Ｄ_inには、書き込み対象の
データが入力され、入力バッファ１２でラッチされる。
入力バッファ１２でラッチされたデータは、記録アンプ
１３で増幅され、データバスＤ_Wおよび！Ｄ_W上に出力さ
れる。そして、このデータバスＤ_Wおよび！Ｄ_W上のデー
タは、行デコーダ３Ｒに与えられる行アドレスと、列デ
コーダ３Ｃに与えられる列アドレスＷとによって特定さ
れるメモリセルに、図２および図３で説明したようにし
て書き込まれる。

【００７７】さらに、行デコーダ３Ｒに与えられる行ア
ドレスと、列デコーダ１０３Ｃに与えられる列アドレス
Ｒとによって特定されるメモリセルから、図２および図
３で説明した場合と同様にして、データが読み出され、
そのデータが、データバスＤ _Rおよび！Ｄ_R上に出力され
る（但し、データバス！Ｄ_R上には、メモリセルから読
み出されたデータの反転が出力される）。

【００７８】データバスＤ_Rおよび！Ｄ_R上に出力された
データは、ＭＡ１０で増幅され、出力バッファ１１に供
給される。また、出力バッファ１１には、バッファ１Ｃ
において生成されたＤ_out制御信号が供給されるように
なされており、出力バッファ１１では、そのＤ_out制御
信号にしたがって、ＭＡ１０からのデータがラッチさ
れ、出力端子Ｄ_outから出力される。

【００７９】以上のようにして、ある行アドレスと列ア
ドレスＷとで特定されるメモリセルへのデータの書き込
みと、その行アドレスと他の列アドレスＲとで特定され
るメモリセルへのデータの読み出しとが同時に行われ
る。

【００８０】次に、図５は、図４のメモリセルアレイ
５，ＳＡ６_i、カラムスイッチ７_i、およびカラムスイッ
チ１０７_iの構成例を示している。なお、図中、図２に
おける場合と対応する部分については、同一の符号を付
してある。即ち、図５の回路は、カラムスイッチ１０７
_iが新たに設けられている他は、図２における場合と同
様に構成されている。

【００８１】カラムスイッチ１０７_iは、カラムスイッ
チ７_iに対して並列に設けられている。

【００８２】即ち、カラムスイッチ１０７_iは、ＦＥＴ
（ＮチャネルＦＥＴ）４１乃至４４で構成されている。
ＦＥＴ４１のゲートは、ビット線ＢＬに接続されてお
り、そのソースは、ＦＥＴ４２のドレインと接続されて
いる。ＦＥＴ４２のソースは、データバスＤ_Rに接続さ
れており、そのゲートは、ＦＥＴ４４のゲートと接続さ
れている。また、ＦＥＴ４１のドレインは、ＦＥＴ４３
のドレインと接続されており、そのドレインどうしの接
続点は接地されている。さらに、ＦＥＴ４３のゲート
は、ビット線！ＢＬに接続されており、そのソースは、
ＦＥＴ４４のドレインと接続されている。ＦＥＴ４４の
ソースは、データバス！Ｄ_Rに接続されている。そし
て、ＦＥＴ４２および４４のゲートどうしの接続点は、
列デコード線ＹＬＲに接続されている。

【００８３】列デコード線ＹＬＲは、列ドライバ１０４
Ｃによって駆動されるようになされており、これによ
り、カラムスイッチ１０７_iを構成するＦＥＴ４２およ
び４４がオン／オフする。そして、ＦＥＴ４２および４
４がオン状態とされた場合には、データバスＤ_Rには、
ＦＥＴ４１および４２を介して、ビット線ＢＬ上の電圧
（ＳＡ６_iにおいて、コンデンサ２５の電圧が差動増幅
されてラッチされたもの）が出力され、データバス！Ｄ
_Rには、ＦＥＴ４３および４４を介して、ビット線！Ｂ
Ｌ上の電圧が出力される。

【００８４】なお、図５では、図２における列デコード
線ＹＬを、列デコード線ＹＬＷと記述してある。

【００８５】次に、その動作について説明する。

【００８６】いま、行デコーダ３Ｒに対して、メモリセ
ルアレイ５の第ｍ行のメモリセルの行アドレスｍが与え
られ（但し、ｍは１乃至Ｍの範囲の整数値）、列デコー
ダ３Ｃまたは１０３Ｃに対して、メモリセルアレイ５の
第ｎ１または第ｎ２列のメモリセルの列アドレスｎ１ま
たはｎ２がそれぞれ与えられたとする（但し、ｎ１，ｎ
２は、１乃至Ｎの範囲の整数値で、ｎ１≠ｎ２）。

【００８７】この場合、図３で説明した場合と同様に、
ビット線イコライズ信号がＨレベルからＬレベルにされ
（図３（Ａ））、行ドライバ４Ｒによって、第ｍ行のワ
ード線ＷＬがＬレベルからＨレベルにされる（図３
（Ｂ））（第ｍ行のメモリセルが指定される）。さら
に、センスアンプＨ信号が、ＬレベルからＨレベルにさ
れ（図３（Ｃ））、センスアンプＬ信号が、Ｈレベルか
らＬレベルにされる（図３（Ｄ））。これにより、ＳＡ
６₁乃至６_Nが動作状態となる。

【００８８】ＳＡ６₁乃至６_Nが動作状態となると、それ
ぞれにおいて、ビット線ＢＬ上に現れる、行アドレスｍ
によって指定される第ｍ行のメモリセルを構成するコン
デンサ２５の電圧が差動増幅されてラッチされる。その
結果、図３（Ｅ）に示したように、ビット線ＢＬの電圧
は、ＶＤＤ／２から、ＨまたはＬレベルのうちの一方
に、ビット線！ＢＬの電圧は、ＶＤＤ／２から他方に、
それぞれ変化する。

【００８９】そして、列ドライバ４Ｃは、第ｎ１列のカ
ラムスイッチ７_n1に接続された列デコード線ＹＬＷを、
図３（Ｇ）に示したように、ＬレベルからＨレベルに
し、これにより、第ｎ１列のカラムスイッチ７_n1は、オ
フ状態からオン状態にされる。従って、第ｎ１列のビッ
ト線ＢＬおよび！ＢＬは、データバスＤ_Wおよび！Ｄ
_Wと、電気的に接続される。

【００９０】その後、書き込み対象のデータが、入力バ
ッファ１２および記録アンプ１３を介して、データバス
Ｄ_Wおよび！Ｄ_W上に出力されると、その書き込み対象の
データに対応する電荷が、第ｎ１列のビット線ＢＬおよ
びＦＥＴ２４を介して、コンデンサ２５にチャージさ
れ、これにより、書き込み対象のデータが、ＦＥＴ２４
およびコンデンサ２５でなる、第ｍ行第ｎ１列のメモリ
セルに記憶される。

【００９１】一方、列ドライバ１０４Ｃは、第ｎ２列の
カラムスイッチ１０７_n2に接続された列デコード線ＹＬ
Ｒを、図３（Ｇ）に示したように、ＬレベルからＨレベ
ルにし、これにより、第ｎ２列のカラムスイッチ１０７
_n2は、オフ状態からオン状態にされる。従って、第ｎ２
列のビット線ＢＬおよび！ＢＬは、データバスＤ_Rおよ
び！Ｄ_Rと、電気的に接続される。

【００９２】このように、第ｎ２列のビット線ＢＬおよ
び！ＢＬとデータバスＤ_Rおよび！Ｄ_Rとが接続されるこ
とにより、第ｎ２列のＳＡ６_n2で差動増幅されたコンデ
ンサ２５の電圧、即ち、ＦＥＴ２４およびコンデンサ２
５でなる、第ｍ行第ｎ２列のメモリセルに記憶されてい
たデータが、データバスＤ_Rおよび！Ｄ_R上に出力される
（データバスＤ_Rには、メモリセルに記憶されていたデ
ータが、データバス！Ｄ_Rには、メモリセルに記憶され
ていたデータの反転が、それぞれ出力される）。このデ
ータバスＤ_Rおよび！Ｄ_R上のデータは、ＭＡ１０および
出力バッファ１１を介して出力される。

【００９３】以上のようにして、第ｍ行第ｎ１列のメモ
リセルへのデータの書き込みと、第ｍ行第ｎ２列のメモ
リセルからのデータの読み出しとが同時に行われる。

【００９４】即ち、図４のＤＲＡＭチップでは、第ｍ行
第ｎ列のメモリセルを、データの読み書きが可能な状態
にするための２つのカラムスイッチ７_iおよび１０７
_iが、並列に配置されているので、ある第ｍ行のメモリ
セルの中の、第ｎ１列にあるものと、第ｎ２列にあるも
のとのうちの、いずれか一方に、データの書き込みを行
い、他方から、データの読み出しを行うことができる。

【００９５】次に、図４のＤＲＡＭチップでは、カラム
スイッチ７_iをオン／オフするための列デコーダ３Ｃお
よび列ドライバ４Ｃと、カラムスイッチ１０７_iをオン
／オフするための列デコーダ１０３Ｃおよび列ドライバ
１０４Ｃとが設けられており、これを利用することで、
ＤＲＡＭチップにおいて、データのシャッフリングを行
うことが可能となる。

【００９６】即ち、図６は、データのシャッフリングを
行うシャッフリング装置に適用可能なＤＲＡＭチップの
一実施の形態の構成例を示している。なお、図中、図４
における場合と対応する部分については、同一の符号を
付してある。即ち、図６のＤＲＡＭチップは、列アドレ
スラッチ回路２Ｃまたは１１３Ｃそれぞれに替えて、ラ
イトアドレスカウンタ１１２Ｃまたはリードアドレスカ
ウンタ１１３Ｃが設けられている他は、図４における場
合と同様に構成されている。

【００９７】ライトアドレスカウンタ１１２Ｃには、ラ
イトパルスが供給されるようになされており、ライトア
ドレスカウンタ１１２Ｃは、バッファ１Ｃからの同期信
号、および行アドレスラッチ回路２Ｒからのラッチ完了
信号ＬＣＨに同期しながら、かつライトパルスをカウン
トすることで、例えば、８ビットのカウント値を１ずつ
インクリメントしていく。そして、その８ビットのカウ
ント値を、ライトアドレスとしての列アドレスＷとして
出力するようになされている。

【００９８】リードアドレスカウンタ１１３Ｃには、リ
ードパルスが供給されるようになされており、リードア
ドレスカウンタ１１３Ｃは、バッファ１Ｃからの同期信
号、および行アドレスラッチ回路２Ｒからのラッチ完了
信号ＬＣＨに同期しながら、かつリードパルスをカウン
トすることで、例えば、８ビットのカウント値を１ずつ
インクリメントしていく。そして、その８ビットのカウ
ント値を、リードアドレスとしての列アドレスＲとして
出力するようになされている。

【００９９】ここで、上述したように、列アドレスＷま
たはＲは、列デコーダ３Ｃまたは１０３Ｃにそれぞれ供
給されるようになされているが、列デコーダ３Ｃおよび
１０３Ｃの構成が完全に同一であり、従って、列デコー
ダ３Ｃと１０３Ｃとにおけるデコード結果が同一のもの
となるようになされている場合には、図４で説明したよ
うな、データの書き込みと読み出しとを同時に行うこと
ができるＤＲＡＭチップを実現することができる。

【０１００】これに対して、図６のＤＲＡＭチップで
は、列デコーダ３Ｃと１０３Ｃとにおけるデコード結果
が異なるものとなるようになされている。

【０１０１】即ち、例えば、いま、列アドレスＷ，Ｒ
が、８ビットであるとすると（従って、説明を簡単にす
るために、１の列アドレスを、１列のメモリセルに対応
させると、メモリセルアレイの列数Ｎは２５６（＝
２⁸））、列デコーダ３Ｃは、例えば、図７（Ａ）に示
すように、列アドレスＷが、０，１，２，・・・，２５
５（＝２⁸−１）のとき、そのデコード結果として、列
ドライバ４Ｃに、カラムスイッチ７₁，７₂，７₃，・・
・，７₂₅₆をオンにさせるようになされている。また、
列デコーダ１０３Ｃは、例えば、図７（Ｂ）に示すよう
に、列アドレスＲが、０，１，２，・・・，２５５のと
き、そのデコード結果として、列ドライバ１０４Ｃに、
カラムスイッチ１０７₂₅₆，１０７₂₅₅，１０７₂₅₄，・
・・，１０７₀をオンにさせるようになされている。

【０１０２】なお、列デコーダ３Ｃと１０３Ｃとにおけ
るデコード結果は、８ビットで表現されるアドレスの少
なくとも一部について異なれば良く、８ビットで表現さ
れるアドレスのすべてについて異なる必要はない。即
ち、列デコーダ３Ｃと１０３Ｃとにおけるデコード結果
は、８ビットで表現されるあるアドレスＡが入力された
ときに同一であっても、他のアドレスＢが入力されたと
きに異なれば良い。

【０１０３】以上のように、列デコーダ３Ｃと１０３Ｃ
とにおけるデコード結果が異なるものとなるようになさ
れている結果、図６のＤＲＡＭチップでは、高速なシャ
ッフリングを行うことができる。

【０１０４】即ち、図８は、図６のＤＲＡＭチップを利
用したシャッフリング装置の一実施の形態の構成例を示
している。

【０１０５】ＤＲＡＭチップ１２１は、図６のＤＲＡＭ
チップと同様に構成され、そこには、ライトアドレス制
御信号およびリードアドレス制御信号が供給されるよう
になされている。なお、図８のＤＲＡＭチップ１２１の
入出力端子（Ｉ／Ｏ）は、図６の入力端子Ｄ_inおよび出
力端子Ｄ_outに対応している。

【０１０６】Ｉ／Ｏセレクタ１２２は、そこに入力され
るシャッフリング対象のディジタル画像データを、ＤＲ
ＡＭチップ１２１の入出力端子に供給するとともに、Ｄ
ＲＡＭチップ１２１の入出力端子から供給されるシャッ
フリングデータ（シャッフリングされた画像データ）を
出力するようになされている。

【０１０７】以上のように構成されるシャッフリング装
置では、まず最初に、ライトアドレス制御信号が、ＤＲ
ＡＭチップ１２１に供給されるととともに、シャッフリ
ング対象の画像データが、Ｉ／Ｏセレクタ１２２に供給
される。

【０１０８】Ｉ／Ｏセレクタ１２２は、そこに供給され
る画像データを、順次、ＤＲＡＭチップ１２１の入出力
端子に出力する。ＤＲＡＭチップ１２１では、Ｉ／Ｏセ
レクタ１２２からの画像データが、入力端子Ｄ_in、入力
バッファ１２、および記録アンプ１３を介して、データ
バスＤ_W上に出力される。

【０１０９】また、ライトアドレス制御信号は、行アド
レスとライトパルスから構成されており、ＤＲＡＭチッ
プ１２１（図６）において、行アドレスは、行アドレス
ラッチ回路２Ｒに、ライトパルスは、ライトアドレスカ
ウンタ１１２Ｃに、それぞれ供給される。

【０１１０】行アドレスラッチ回路２Ｒは、そこに供給
される行アドレスをラッチし、行デコーダ３Ｒに出力す
る。行デコーダ３Ｒは、行アドレスラッチ回路２Ｒから
の行アドレスをデコードし、そのデコード結果にしたが
って、行ドライバ４Ｒを制御する。これにより、メモリ
セルアレイ５の、対応する行のワード線ＷＬ（図５）が
Ｈレベルにされる。

【０１１１】一方、ライトアドレスカウンタ１１２Ｃ
は、ライトパルスをカウントし、そのカウント値を、列
アドレスＷとして、列デコーダ３Ｃに出力する。列デコ
ーダ３Ｃは、ライトアドレスカウンタ１１２Ｃからの列
アドレスＷをデコードし、そのデコード結果にしたがっ
て、列ドライバ４Ｃを制御する。これにより、対応する
カラムスイッチ７_iがオンにされ、メモリセルアレイ５
の、対応する列のビット線ＢＬおよび！ＢＬが、データ
バスＤ_Wおよび！Ｄ_Wと接続される。

【０１１２】その結果、Ｈレベルにされたワード線ＷＬ
の行の、データバスＤ_Wおよび！Ｄ_Wと接続されたビット
線ＢＬおよび！ＢＬの列にあるメモリセルに、データバ
スＤ_W上に出力された画像データが書き込まれる。

【０１１３】そして、例えば、１フレーム（あるいは、
１フィールド）の画像データの書き込みが終了すると、
リードアドレス制御信号が、ＤＲＡＭチップ１２１に供
給される。

【０１１４】リードアドレス制御信号は、行アドレスと
リードパルスから構成されており、ＤＲＡＭチップ１２
１（図６）において、行アドレスは、行アドレスラッチ
回路２Ｒに、リードパルスは、リードアドレスカウンタ
１１３Ｃに、それぞれ供給される。

【０１１５】行アドレスラッチ回路２Ｒ、行デコーダ３
Ｒ、および行ドライバ４Ｒでは、画像データをメモリセ
ルアレイ５に書き込んだ場合と同様の処理が行われ、こ
れにより、メモリセルアレイ５の、対応する行のワード
線ＷＬ（図５）がＨレベルにされる。なお、リードアド
レス制御信号に含まれる行アドレスは、ライトアドレス
制御信号に含まれる行アドレスと異なっていても良い
し、同一であっても良い。

【０１１６】一方、リードアドレスカウンタ１１３Ｃ
は、リードパルスをカウントし、そのカウント値を、列
アドレスＲとして、列デコーダ１０４Ｃに出力する。列
デコーダ１０４Ｃは、リードアドレスカウンタ１１３Ｃ
からの列アドレスＲをデコードし、そのデコード結果に
したがって、列ドライバ１０４Ｃを制御する。これによ
り、対応するカラムスイッチ１０７_iがオンにされ、メ
モリセルアレイ５の、対応する列のビット線ＢＬおよび
！ＢＬが、データバスＤ_Wおよび！Ｄ_Wと接続される。

【０１１７】その結果、Ｈレベルにされたワード線ＷＬ
の行の、データバスＤ_Wおよび！Ｄ_Wと接続されたビット
線ＢＬおよび！ＢＬの列にあるメモリセルに記憶された
画像データが読み出され、データバスＤ_Wおよび！Ｄ_W上
に出力される。

【０１１８】データバスＤ_W（！Ｄ_W）上に出力された画
像データは、ＭＡ１０、出力バッファ１１、および出力
端子Ｄ_outを介して、Ｉ／Ｏセレクタ１２２に供給され
る。Ｉ／Ｏセレクタ１２２は、以上のようにしてＤＲＡ
Ｍチップ１２１から供給される画像データを出力する。

【０１１９】なお、メモリセル５に記憶された１フレー
ムの画像データの読み出しは、例えば、垂直ブランキン
グ期間内に行われ、次のフレームの画像データの供給が
開始されると、上述した、ＤＲＡＭチップ１２１への画
像データの書き込みが、再び行われる。

【０１２０】上述したように、列デコーダ３Ｃと１０３
Ｃとにおけるデコード結果が異なるものとなるようにな
されているため、画像データがＤＲＡＭチップ１２１に
書き込まれるアドレスの順番と、画像データがＤＲＡＭ
チップから読み出されるアドレスの順番も異なるものと
なり、その結果、前述したようなアドレス変換用のメモ
リを設けることことなく、Ｉ／Ｏセレクタ１２２から
は、シャッフリングされた画像データ（シャッフリング
データ）が出力される。従って、アドレス変換用のメモ
リへのアクセスによる処理の遅延がないため、画像のシ
ャッフリングを、高速に行うことができる。

【０１２１】さらに、図８のシャッフリング装置を構成
するＤＲＡＭチップ１２１（図６）では、図１に示した
ＤＲＡＭチップに比較して、列デコーダ３Ｃおよび列ド
ライバ４Ｃ等の他に、列デコーダ１０３Ｃおよび列ドラ
イバ１０４Ｃが必要となるが、図２７における場合のよ
うに、ラインメモリは必要ないため、シャッフリング装
置をＬＳＩ（Large Scale Integration）化する場合
に、図２７における場合に比較して、チップサイズを小
さくすることができる。

【０１２２】なお、画像データのシャッフリングは、単
純には、画像データを書き込むときと読み出すときのア
ドレスの順番を異なるものにすれば良く、それ以外の制
約は特にない。従って、画像データの書き込み時におい
ては、画像データを、ラインスキャン順に対応するアド
レスに書き込む必要はない。

【０１２３】次に、列デコーダ３Ｃと１０３Ｃとにおけ
るデコード結果を異なるものとすることは、例えば、列
デコーダ３Ｃと列デコーダ４Ｃとの間のコンタクト（結
線）と、列デコーダ１０３Ｃと列デコーダ１０４Ｃとの
間のコンタクトとを異なるものとすることで実現するこ
とができる。

【０１２４】ところで、列デコーダ３Ｃと列デコーダ４
Ｃとの間のコンタクトと、列デコーダ１０３Ｃと列デコ
ーダ１０４Ｃとの間のコンタクトとを異なるものとする
ことにより、列デコーダ３Ｃと１０３Ｃとにおけるデコ
ード結果が異なるものとなるようにした場合において
は、シャッフリングのパターンを変更するときに、列デ
コーダ３Ｃと列デコーダ４Ｃとの間のコンタクトや、列
デコーダ１０３Ｃと列デコーダ１０４Ｃとの間のコンタ
クトを変更する必要があり、面倒である。

【０１２５】そこで、図９は、データのシャッフリング
を行うシャッフリング装置に適用可能なＤＲＡＭチップ
の他の一実施の形態の構成例を示している。なお、図
中、図６における場合と対応する部分については、同一
の符号を付してある。即ち、図９のＤＲＡＭチップは、
列デコーダ１０３Ｃに替えて、列デコーダ１３１Ｃが設
けられている他は、図６における場合と同様に構成され
ている。

【０１２６】列デコーダ１３１Ｃ（第３のデコード手
段）は、そのデコード結果をプログラマブルに変更する
ことができるものとなっており、例えば、その記憶内容
によって記憶内容を読み出す検索動作を行うことができ
るＣＡＭ（Content Addressable Memory）（連想メモ
リ）で構成されている。即ち、２^Kが、メモリセルアレ
イ５の列数Ｎに等しい場合には、列アドレスＷ，Ｒは、
Ｋビットで与えられるが（但し、１の列アドレスに、あ
る１列のメモリセルが対応するものとする）、この場
合、列デコーダ１３１Ｃは、行方向にＮ（＝２^K）個、
列方向にＫ個のＣＡＭセルが配置されて構成される。な
お、図９において、列デコーダ１３１Ｃには、端子ＣＥ
_CAM，ＷＥ_CAM，Ｄ_CAM，ＡＤＤ_CAMが設けられているが、
端子ＣＥ_CAMまたはＷＥ_CAMは、列デコーダ１３１Ｃを構
成するＣＡＭに対して、チップイネーブル信号またはラ
イトイネーブル信号を供給するための端子である。ま
た、端子Ｄ_CAMは、列デコーダ１３１Ｃを構成するＣＡ
Ｍに対して書き込むデータを供給するための端子であ
り、端子ＡＤＤ_CAMは、端子Ｄ_CAMから供給されるデータ
を書き込むアドレスを供給するための端子である。

【０１２７】図１０は、Ｋ＝８の場合（列アドレスＷ，
Ｒが８ビットで与えられる場合）の列デコーダ１３１Ｃ
の構成例を示している。

【０１２８】同図に示すように、列デコーダ１３１は、
行方向に２５６（＝２⁸）個、列方向に８個のＣＡＭセ
ルが配置されて構成されている。

【０１２９】第ｉ行ｊ列に配置されたＣＡＭセルｉ＿ｊ
のマッチ線、ワード線、検索イネーブル線は、その上に
配置されたＣＡＭセルｉ−１＿ｊのマッチ線、ワード
線、検索イネーブル線とそれぞれ接続されている他、そ
の下に配置されたＣＡＭセルｉ＋１＿ｊのマッチ線、ワ
ード線、検索イネーブル線ともそれぞれ接続されている
（但し、ｉ＝１，２，・・・，Ｋ：ｊ＝１，２，・・
・，Ｎ）。

【０１３０】そして、第１行第ｊ列に配置されたＣＡＭ
セル１＿ｊのマッチ線Ｍ＃ｊは、列ドライバ１０４Ｃ
の、カラムスイッチ１０７_jのオン／オフを制御する部
分（図５における列デコード線ＹＬＲに相当する部分）
に結線されている。また、第８行ｊ列に配置されたＣＡ
Ｍセル８＿ｊの検索イネーブル線どうしが接続されてお
り、これが、検索イネーブル線Ｓとされている。さら
に、第８行ｊ列に配置されたＣＡＭセル８＿ｊのワード
線は、ワード線ＷＬ＃ｊとされている。

【０１３１】また、第ｉ行ｊ列に配置されたＣＡＭセル
ｉ＿ｊのビット線は、その左に配置されたＣＡＭセルｉ
＿ｊ−１のビット線と接続されている他、その右に配置
されたＣＡＭセルｉ＿ｊ＋１のビット線とも接続されて
いる。なお、第ｉ行第１列のＣＡＭセルｉ＿１の正論理
または負論理のビット線は、それぞれ、ビット線ＢＬ＃
ｉまたは！ＢＬ＃ｉとされている。

【０１３２】次に、図１１は、図１０のＣＡＭセルｉ＿
ｊの構成例を示している。

【０１３３】ＦＥＴ（ＰチャネルＦＥＴ）５１のソース
には、所定のＨレベルが印加されており、そのゲート
は、ＦＥＴ（ＮチャネルＦＥＴ）５３のゲートと接続さ
れている。また、ＦＥＴ５１のドレインは、ＦＥＴ（Ｎ
チャネルＦＥＴ）５２のソースと接続されている。そし
て、ＦＥＴ５２のゲートは、ワード線ＷＬ＃ｊと接続さ
れており、そのドレインは、ビット線ＢＬ＃ｉと接続さ
れている。

【０１３４】ＦＥＴ５３のドレインは、ＦＥＴ５１のド
レインとＦＥＴ５２のソースとの接続点に接続されてお
り、そのソースには、所定のＬレベルが印加されてい
る。

【０１３５】ＦＥＴ（ＰチャネルＦＥＴ）５４のソース
には、所定のＨレベルが供給されており、そのゲート
は、ＦＥＴ５１のドレインとＦＥＴ５２のソースとの接
続点に接続されている。また、ＦＥＴ５４のドレイン
は、ＦＥＴ５１および５３のゲートどうしの接続点に接
続されている。さらに、ＦＥＴ５４のドレインは、ＦＥ
Ｔ（ＮチャネルＦＥＴ）５５のソース、およびＦＥＴ
（ＮチャネルＦＥＴ）５６のドレインとも接続されてい
る。

【０１３６】ＦＥＴ５５のゲートは、ワード線ＷＬ＃ｊ
と接続されており、そのドレインは、ビット線！ＢＬ＃
ｉと接続されている。ＦＥＴ５６のゲートは、ＦＥＴ５
４のゲートと接続されており、そのソースには、所定の
Ｌレベルが印加されている。

【０１３７】ここで、以上のＦＥＴ５１乃至５６が、一
般的なメモリセルを構成しており、その構成は、いわゆ
る６トランジスタのＣＭＯＳ（Complementary Metal Ox
ideSemiconductor）型のＳＲＡＭ（Static RAM）のメモ
リセルと、基本的に同一である。

【０１３８】ＦＥＴ（ＮチャネルＦＥＴ）５７のソース
は、ビット線ＢＬ＃ｉに接続されており、そのゲート
は、検索イネーブル線Ｓに接続されている。また、ＦＥ
Ｔ５７のドレインは、ＦＥＴ（ＮチャネルＦＥＴ）５８
のソースに接続されている。ＦＥＴ５８のゲートは、Ｆ
ＥＴ５６のゲートに接続されており、そのドレインは、
ＦＥＴ（ＮチャネルＦＥＴ）５９のドレインに接続され
ている。そして、ＦＥＴ５８および５９のドレインどう
しの接続点は、マッチ線Ｍ＃ｊに接続されている。

【０１３９】ＦＥＴ５９のゲートは、ＦＥＴ５３のゲー
トに接続されており、そのソースは、ＦＥＴ（Ｎチャネ
ルＦＥＴ）６０のドレインに接続されている。ＦＥＴ６
０のゲートは、検索イネーブル線Ｓに接続されており、
そのソースは、ビット線！ＢＬ＃ｉに接続されている。

【０１４０】次に、その動作について説明する。

【０１４１】まず、データの書き込み時においては、ワ
ード線ＷＬ＃ｊがＬレベルからＨレベルにされる。これ
によりＦＥＴ５２および５５のゲートには、Ｈレベルが
印加され、ＦＥＴ５２および５５は、オン状態になる。
そして、ＦＥＴ５２または５５がオンになることによ
り、ビット線ＢＬ＃ｉまたは！ＢＬ＃ｉが、ＦＥＴ５４
または５１のゲートと、それぞれ接続される（電気的に
接続される）。

【０１４２】いま、書き込み対象のデータとして、ビッ
ト線ＢＬ＃ｉ上に、１としてのＨレベルが出力されたと
すると、ビット線！ＢＬ＃ｉ上には、その反転である０
としてのＬレベルが出力される。

【０１４３】ビット線ＢＬ＃ｉ上のＨレベルが、オン状
態のＦＥＴ５２を介して、ＦＥＴ５４のゲートに印加さ
れ、これにより、ＦＥＴ５４はオフ状態になる。また、
ＦＥＴ５４のゲートは、ＦＥＴ５６のゲートに接続され
ており、従って、ビット線ＢＬ＃ｉ上のＨレベルは、Ｆ
ＥＴ５６のゲートにも印加される。これにより、ＦＥＴ
５６はオン状態になる。

【０１４４】一方、ビット線！ＢＬ＃ｉ上のＬレベル
は、オン状態のＦＥＴ５５を介して、ＦＥＴ５１のゲー
トに印加され、これにより、ＦＥＴ５１はオン状態にな
る。また、ＦＥＴ５１のゲートは、ＦＥＴ５３のゲート
に接続されており、従って、ビット線！ＢＬ＃ｉ上のＬ
レベルは、ＦＥＴ５３のゲートにも印加される。これに
より、ＦＥＴ５３はオフ状態になる。

【０１４５】その後、ワード線ＷＬ＃ｊがＨレベルから
Ｌレベルにされると、ＦＥＴ５２および５５のゲートに
は、Ｌレベルが印加され、ＦＥＴ５２および５５は、オ
フ状態になり、ＦＥＴ５１および５３のゲートは、ビッ
ト線！ＢＬ＃ｉから、ＦＥＴ５４および５６のゲート
は、ビット線ＢＬ＃ｉから、それぞれ切り離される。

【０１４６】このとき、上述したように、ＦＥＴ５１は
オン状態に、ＦＥＴ５３はオフ状態に、ＦＥＴ５４はオ
フ状態に、ＦＥＴ５６はオン状態に、それぞれなってい
るから、ＦＥＴ５１および５３のドレインどうしの接続
点はＨレベルになっており、ＦＥＴ５４および５６のド
レインどうしの接続点はＬレベルになっている。従っ
て、ＦＥＴ５１および５３のドレインどうしの接続点に
接続されているＦＥＴ５１および５３のゲートには、Ｈ
レベルが印加され、ＦＥＴ５４および５６のゲートに
は、Ｌレベルが印加されるから、書き込み対象のデータ
が１であった場合には、ＦＥＴ５１はオン状態に、ＦＥ
Ｔ５３はオフ状態に、ＦＥＴ５４はオフ状態に、ＦＥＴ
５６はオン状態に、それぞれ維持され、これにより書き
込み対象のデータである１が記憶される。

【０１４７】なお、逆に、書き込み対象のデータが０で
あった場合（書き込み対象のデータとして、ビット線Ｂ
Ｌ＃ｉ上に、０としてのＬレベルが出力された場合）に
は、ＦＥＴ５１および５３のゲートには、Ｈレベルが、
ＦＥＴ５４および５６のゲートには、Ｌレベルが、それ
ぞれ印加され、これにより、ＦＥＴ５１はオフ状態に、
ＦＥＴ５３はオン状態に、ＦＥＴ５４はオン状態に、Ｆ
ＥＴ５６はオフ状態に、それぞれ維持され、書き込み対
象のデータである０が記憶される。

【０１４８】次に、データの読み出しについてである
が、この場合も、ワード線ＷＬ＃ｊがＬレベルからＨレ
ベルにされる。これによりＦＥＴ５２および５５のゲー
トには、Ｈレベルが印加され、ＦＥＴ５２および５５
は、オン状態になる。そして、ＦＥＴ５２または５５が
オンになることにより、ビット線ＢＬ＃ｉまたは！ＢＬ
＃ｉが、ＦＥＴ５４または５１のゲートと、それぞれ接
続される（電気的に接続される）。

【０１４９】書き込まれたデータが１であった場合、上
述したように、ＦＥＴ５４のゲートにはＨレベルが印加
されており、従って、ビット線ＢＬ＃ｉ上には、このＨ
レベルが、読み出したデータとして出力される（ビット
線！ＢＬ＃ｉ上には、ＦＥＴ５１に印加されているＬレ
ベルが出力される）。一方、書き込まれたデータが０で
あった場合、上述したように、ＦＥＴ５４のゲートには
Ｌレベルが印加されており、従って、ビット線ＢＬ＃ｉ
上には、このＬレベルが、読み出したデータとして出力
される（ビット線！ＢＬ＃ｉ上には、ＦＥＴ５１に印加
されているＨレベルが出力される）。

【０１５０】次に、検索動作について説明する。

【０１５１】検索動作時においては、ワード線ＷＬ＃ｊ
はＬレベルのままとされ、検索イネーブル線Ｓおよびマ
ッチ線Ｍ＃ｊがＬレベルからＨレベルにされる。

【０１５２】また、ビット線ＢＬ＃ｉおよび！ＢＬ＃ｉ
が、検索するデータに対応するレベルにされる。即ち、
１（Ｈレベル）を検索する場合には、ビット線ＢＬ＃ｉ
または！ＢＬ＃ｉは、それぞれＨレベルまたはＬレベル
とされ、０（Ｌレベル）を検索する場合には、ビット線
ＢＬ＃ｉまたは！ＢＬ＃ｉは、それぞれＬレベルまたは
Ｈレベルとされる。

【０１５３】なお、検索を行わないＣＡＭセルのビット
線ＢＬ＃ｉおよび！ＢＬ＃ｉは、いずれもＨレベルにさ
れる。

【０１５４】例えば、いま、ＣＡＭセルｉ＿ｊに１が記
憶されているとすると、上述したように、ＦＥＴ５３ま
たは５６のゲートは、それぞれＬレベルまたはＨレベル
になっている。従って、ＦＥＴ５３または５６のゲート
と接続されているＦＥＴ５９または５８のゲートには、
ＬレベルまたはＨレベルがそれぞれ印加され、これによ
り、ＦＥＴ５９または５８は、オフまたはオン状態にな
っている。

【０１５５】また、検索イネーブル線ＳはＨレベルとさ
れるから、ＦＥＴ５７および６０のゲートには、Ｈレベ
ルが印加され、これにより、ＦＥＴ５７および６０はオ
ン状態となる。従って、ＣＡＭセルに１が記憶されてい
る場合には、ＦＥＴ５７乃至６０のうち、ＦＥＴ５７，
５８，６０がオン状態となり、ＦＥＴ５９がオフ状態と
なることにより、マッチ線Ｍ＃ｊは、オン状態となって
いるＦＥＴ５８および５７を介して、ビット線ＢＬ＃ｉ
と接続される。

【０１５６】そして、いま、検索するデータが、例え
ば、１であった場合には、上述したように、ビット線Ｂ
Ｌ＃ｉはＨレベルとされるから、そのようなＨレベルの
ビット線ＢＬ＃ｉと、Ｈレベルのマッチ線Ｍ＃ｊとの間
には電流が流れず、その結果、マッチ線Ｍ＃ｊは、Ｈレ
ベルに維持される。

【０１５７】また、検索するデータが、例えば、０であ
った場合には、上述したように、ビット線ＢＬ＃ｉはＬ
レベルとされるから、そのようなＬレベルのビット線Ｂ
Ｌ＃ｉと、Ｈレベルのマッチ線Ｍ＃ｊとの間に電流が流
れ、その結果、マッチ線Ｍ＃ｊは、ビット線ＢＬ＃ｉの
レベルであるＬレベルに引き落とされる。

【０１５８】一方、ＣＡＭセルｉ＿ｊに０が記憶されて
いるとすると、上述したように、ＦＥＴ５３または５６
のゲートは、それぞれＨレベルまたはＬレベルになって
いる。従って、ＦＥＴ５３または５６のゲートと接続さ
れているＦＥＴ５９または５８のゲートには、Ｈレベル
またはＬレベルがそれぞれ印加され、これにより、ＦＥ
Ｔ５９または５８は、オンまたはオフ状態になってい
る。

【０１５９】また、検索イネーブル線ＳはＨレベルとさ
れるから、ＦＥＴ５７および６０のゲートには、Ｈレベ
ルが印加され、これにより、ＦＥＴ５７および６０はオ
ン状態となる。従って、ＣＡＭセルに０が記憶されてい
る場合には、ＦＥＴ５７乃至６０のうち、ＦＥＴ５７，
５９，６０がオン状態となり、ＦＥＴ５８がオフ状態と
なることにより、マッチ線Ｍ＃ｊは、オン状態となって
いるＦＥＴ５９および６０を介して、ビット線！ＢＬ＃
ｉと接続される。

【０１６０】そして、いま、検索するデータが、例え
ば、１であった場合には、上述したように、ビット線！
ＢＬ＃ｉはＬレベルとされるから、そのようなＬレベル
のビット線！ＢＬ＃ｉと、Ｈレベルのマッチ線Ｍ＃ｊと
の間に電流が流れ、その結果、マッチ線Ｍ＃ｊは、ビッ
ト線！ＢＬ＃ｉのレベルであるＬレベルに引き落とされ
る。

【０１６１】また、検索するデータが、例えば、０であ
った場合には、上述したように、ビット線！ＢＬ＃ｉは
Ｈレベルとされるから、そのようなＨレベルのビット線
！ＢＬ＃ｉと、Ｈレベルのマッチ線Ｍ＃ｊとの間には電
流が流れず、その結果、マッチ線Ｍ＃ｊは、Ｈレベルに
維持される。

【０１６２】従って、検索するデータと、ＣＡＭセルｉ
＿ｊに記憶されているデータとが一致している場合に
は、マッチ線Ｍ＃ｊは、Ｈレベルに維持され、一致して
いない場合には、マッチ線Ｍ＃ｊは、ＨレベルからＬレ
ベルにされる。

【０１６３】その結果、図１０においては、ある第Ｊ列
に注目した場合に、その第Ｊ列に配置されたＣＡＭセル
ｉ＿Ｊのマッチ線Ｍ＃Ｊは、相互に接続されているか
ら、その第Ｊ列に配置されたすべてのＣＡＭセル１＿Ｊ
乃至８＿Ｊにおいて、それぞれの記憶値と、ビット線Ｂ
Ｌ１乃至ＢＬ８それぞれに入力されたデータとが一致し
た場合にのみ、マッチ線Ｍ＃ＪのレベルはＨレベルに維
持され、ＣＡＭセル１＿Ｊ乃至８＿Ｊそれぞれの記憶値
と、ビット線ＢＬ１乃至ＢＬ８それぞれに入力されたデ
ータとの組み合わせのうち、１つでも一致しないものが
あれば、マッチ線Ｍ＃ＪのレベルはＨレベルからＬレベ
ルにされることになる。

【０１６４】従って、図１０の列デコーダ１３１Ｃで
は、ＣＡＭセル１＿Ｊ乃至８＿Ｊそれぞれに所定の値を
記憶させておくことにより、その８つの記憶値でなる８
ビットに一致する列アドレスＲがビット線ＢＬ１乃至Ｂ
Ｌ８上に供給されたときにのみ、そのデコード結果とし
て、カラムスイッチ１０７_Jをオン状態にすることが可
能となる。即ち、ＣＡＭセル１＿Ｊ乃至８＿Ｊそれぞれ
に記憶させておく値によって、列アドレスＲのデコード
結果をプログラマブルに変更することができる。その結
果、シャッフリングのパターンを、容易に変更すること
が可能となる。

【０１６５】次に、図１０の列デコーダ１３１Ｃの動作
について説明する。

【０１６６】図９のＤＲＡＭチップを用いて、画像デー
タなどのシャッフリングを初めて行う場合、あるいは、
シャッフリングのパターンを変更したい場合には、列デ
コーダ１３１Ｃを構成するＣＡＭセル１＿１乃至８＿２
５６のプログラムを行う（ＣＡＭセル１＿１乃至８＿２
５６それぞれにデータを記憶させ、あるいは、それぞれ
の記憶値を変更する）。

【０１６７】即ち、まず最初に、ビット線ＢＬ１および
！ＢＬ１乃至ＢＬ８乃至！ＢＬ８、検索イネーブル線
Ｓ、並びにワード線ＷＬ１乃至ＷＬ２５６をＬレベルに
する。

【０１６８】そして、ワード線ＷＬ１乃至ＷＬ２５６の
うち、例えば、ワード線ＷＬ１だけをＬレベルからＨレ
ベルにし、ビット線ＢＬ１乃至ＢＬ８を、カラムスイッ
チ１０７₁をオン状態にするときに入力する列アドレス
Ｒに対応するレベルにする。即ち、例えば、カラムスイ
ッチ１０７₁をオン状態にするときに入力する列アドレ
スＲを、その最下位ビットから、Ｂ１，Ｂ２，Ｂ３，Ｂ
４，Ｂ５，Ｂ６，Ｂ７，Ｂ８とする場合には、ビット線
ＢＬ１乃至ＢＬ８を、ビットＢ１乃至Ｂ８それぞれに対
応するレベルにする。これにより、ＣＡＭセル１＿１乃
至８＿１には、上述したようにして、ビットＢ１乃至Ｂ
８がそれぞれ記憶される。

【０１６９】次に、ワード線ＷＬ１乃至ＷＬ２５６のう
ち、例えば、ワード線ＷＬ２だけをＬレベルからＨレベ
ルにし、ビット線ＢＬ１乃至ＢＬ８を、カラムスイッチ
１０７₂をオン状態にするときに入力する列アドレスＲ
に対応するレベルにする。即ち、例えば、カラムスイッ
チ１０７₂をオン状態にするときに入力する列アドレス
Ｒを、その最下位ビットから、Ｂ１’，Ｂ２’，Ｂ
３’，Ｂ４’，Ｂ５’，Ｂ６’，Ｂ７’，Ｂ８’とする
場合には、ビット線ＢＬ１乃至ＢＬ８を、ビットＢ１’
乃至Ｂ８’それぞれに対応するレベルにする。これによ
り、ＣＡＭセル１＿１乃至８＿１には、上述したように
して、ビットＢ１’乃至Ｂ８’がそれぞれ記憶される。

【０１７０】以下、同様の処理を、他のワード線ＷＬ３
乃至ＷＬ２５６それぞれだけを、順次、ＬレベルからＨ
レベルにして行い、各列ごとのＣＡＭセルに、データを
記憶させていく。

【０１７１】なお、各列のＣＡＭセルに記憶させる８ビ
ットのデータは、任意の２列に注目した場合に、異なる
値になっている必要がある。これは、記憶されている８
ビットのデータが一致している列が存在すると、メモリ
セルアレイ５を構成するメモリセルの多重選択が行わ
れ、誤動作する場合があるからである。

【０１７２】以上のようにして、ＣＡＭセル１＿１乃至
８＿２５６にデータを記憶させた後は、次のようにし
て、列アドレスＲのデコード処理をすることができる。

【０１７３】即ち、デコード処理を行う場合において
は、検索イネーブル線Ｓ、マッチ線Ｍ１乃至Ｍ２５６、
ワード線ＷＬ１乃至ＷＬ８がＨレベルにされる。そし
て、リードアドレスカウンタ１１３Ｃ（図９）から供給
される列アドレスＲを構成する各ビットのうちの最下位
ビットから最上位ビットそれぞれが、ビット線ＢＬ１乃
至ＢＬ８に与えられる。ここで、マッチ線Ｍ１乃至Ｍ２
５６をＨレベルにする処理は、例えば、列ドライバ１０
４Ｃによって行われる。

【０１７４】いま、例えば、リードアドレスカウンタ１
１３Ｃから与えられた列アドレスＲが、その最下位ビッ
トから、ｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，ｂ７，
ｂ８であり、第Ｊ列のＣＡＭセル１＿Ｊ乃至８＿Ｊに、
データｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，ｂ７，ｂ
８と一致するデータが記憶されているとともに、他の列
のＣＡＭセルには一致しないデータが記憶されていると
すると、マッチ線Ｍ＃ＪのみがＨレベルに維持され、他
のマッチ線はＬレベルになる。これにより、列ドライバ
１０４Ｃにおいて、カラムスイッチ１０７_Jのみがオン
にされ、メモリセルアレイ５（図９）を構成する第Ｊ列
のメモリセルからのデータの読み出しが行われる。

【０１７５】次に、例えば、図６のＤＲＡＭチップは、
デコード結果が異なる２つの列デコーダ３Ｃと１０３Ｃ
を有しているが、この構成を利用することで、画像を構
成する画素の順序を任意に並べ替えることが可能とな
る。

【０１７６】即ち、図１２は、画像を構成する画素の順
序を任意の順序に並べ替える並べ替え装置に適用可能な
ＤＲＡＭチップの一実施の形態の構成例を示している。
なお、図中、図６における場合と対応する部分について
は、同一の符号を付してある。即ち、図１２のＤＲＡＭ
チップは、ローテーション回路１４１および１４２が新
たに設けられている他は、図６のＤＲＡＭチップと基本
的に同様に構成されている。

【０１７７】但し、図１２においては、バッファ１Ｒ，
１Ｃ、行アドレスラッチ回路２Ｒ、行デコーダ３Ｒ、行
デコーダ４Ｒ、列ドライバ４Ｃ、センスアンプ群６，Ａ
ＴＤ回路８，ＡＮＤゲート９，ＭＡ１０、出力バッファ
１１、入力バッファ１２、記録アンプ１３、列ドライバ
１０４Ｃ、ＡＴＤ回路１０８，ＡＮＤゲート１０９、ラ
イトアドレスカウンタ１１２Ｃ、およびリードアドレス
カウンタ１１３Ｃの図示は省略してある。

【０１７８】また、図１２では、図６のデータバスＤ_W
が、４本のライトバスＤ_W1，Ｄ_W2，Ｄ_W3，Ｄ_W4として示
されており、図６のデータバスＤ_Rも、４本のリードバ
スＤ_{R 1}，Ｄ_R2，Ｄ_R3，Ｄ_R4として示されている。そし
て、ライトバスＤ_W1の一端はカラムスイッチ７₁乃至７₄
に、ライトバスＤ_W2の一端はカラムスイッチ７₅乃至７₈
に、ライトバスＤ_W3の一端はカラムスイッチ７₉乃至７
₁₂に、ライトバスＤ_W4の一端はカラムスイッチ７₁₃乃至
７₁₆に、それぞれ接続されており、いずれの他端も、ロ
ーテンション回路１４１に接続されている。一方、リー
ドバスＤ_R1の一端はカラムスイッチ１０７₁乃至１０７₄
に、リードバスＤ_R2の一端はカラムスイッチ１０７₅乃
至１０７₈に、リードバスＤ_R3の一端はカラムスイッチ
１０７₉乃至１０７₁₂に、リードバスＤ_R4の一端はカラ
ムスイッチ１０７₁₃乃至１０７₁₆に、それぞれ接続され
ており、いずれの他端も、ローテンション回路１４２に
接続されている。

【０１７９】さらに、図１２では、図６の列デコーダ３
Ｃが、４つの列デコーダ３Ｃ₁，３Ｃ₂，３Ｃ₃，３Ｃ₄と
して示されており、図６の列デコーダ１０３Ｃも、４つ
の列デコーダ１０３Ｃ₁，１０３Ｃ₂，１０３Ｃ₃，１０
３Ｃ₄として示されている。そして、列デコーダ３Ｃ₁は
カラムスイッチ７₁乃至７₄を、列デコーダ３Ｃ₂はカラ
ムスイッチ７₅乃至７₈を、列デコーダ３Ｃ₃はカラムス
イッチ７₉乃至７₁₂を、列デコーダ３Ｃ₄はカラムスイッ
チ７₁₃乃至７₁₆を、それぞれ制御するようになされてお
り、列デコーダ１０３Ｃ₁はカラムスイッチ１０７₁乃至
１０７₄を、列デコーダ１０３Ｃ₂はカラムスイッチ１０
７₅乃至１０７₈を、列デコーダ１０３Ｃ₃はカラムスイ
ッチ１０７₉乃至１０７₁₂を、列デコーダ１０３Ｃ₄はカ
ラムスイッチ１０７₁₃乃至１０７₁₆を、それぞれ制御す
るようになされている。

【０１８０】即ち、列デコーダ３Ｃ₁は、そこに列アド
レスＷとして０，３，２，１が供給されたときのみ、カ
ラムスイッチ７₁乃至７₄をそれぞれオンにし、ライトバ
スＤ_W1と、メモリセルアレイ５のメモリセル群５₁乃至
５₄それぞれとを接続するようになされている。

【０１８１】なお、図１２では、１６のメモリセル群５
₁乃至５₁₆を図示してあるが、１のメモリセル群５_iは、
１画素の記憶に必要なメモリセルを表している（但し、
ここでは、説明を簡単にするために、１画素には１ビッ
トが割り当てられているものとしてあり、このため、１
のメモリセル群５_iは、１のメモリセルに等しい）。ま
た、図１２では、１６のメモリセル群５₁乃至５₁₆は、
例えば、同一のワード線ＷＬ上に設けられている。従っ
て、メモリセル群５₁乃至５₁₆を対象として、データの
読み書きを行う場合は、行アドレスは一定であるため、
以下では、行アドレスに関する説明は、適宜省略する。

【０１８２】列デコーダ３Ｃ₂は、そこに列アドレスＷ
として１，０，３，２が供給されたときのみ、カラムス
イッチ７₅乃至７₈をそれぞれオンにし、ライトバスＤ_W2
と、メモリセルアレイ５のメモリセル群５₅乃至５₈それ
ぞれとを接続するようになされている。列デコーダ３Ｃ
₃は、そこに列アドレスＷとして２，１，０，３が供給
されたときのみ、カラムスイッチ７₉乃至７₁₂をそれぞ
れオンにし、ライトバスＤ_{W 3}と、メモリセルアレイ５の
メモリセル群５₉乃至５₁₂それぞれとを接続するように
なされている。列デコーダ３Ｃ₄は、そこに列アドレス
Ｗとして３，２，１，０が供給されたときのみ、カラム
スイッチ７₁₃乃至７₁₆をそれぞれオンにし、ライトバス
Ｄ_W4と、メモリセルアレイ５のメモリセル群５₁₃乃至５
₁₆それぞれとを接続するようになされている。

【０１８３】列デコーダ１０３Ｃ₁は、そこに列アドレ
スＲとして０乃至３が供給されたときのみ、カラムスイ
ッチ１０７₁乃至１０７₄をそれぞれオンにし、リードバ
スＤ_R1と、メモリセルアレイ５のメモリセル群５₁乃至
５₄それぞれとを接続するようになされている。列デコ
ーダ１０３Ｃ₂は、そこに列アドレスＲとして０乃至３
が供給されたときのみ、カラムスイッチ１０７₅乃至１
０７₈をそれぞれオンにし、リードバスＤ_R2と、メモリ
セルアレイ５のメモリセル群５₅乃至５₈それぞれとを接
続するようになされている。列デコーダ１０３Ｃ₃は、
そこに列アドレスＲとして０乃至３が供給されたときの
み、カラムスイッチ１０７₉乃至１０７₁₂をそれぞれオ
ンにし、リードバスＤ_R3と、メモリセルアレイ５のメモ
リセル群５₉乃至５₁₂それぞれとを接続するようになさ
れている。列デコーダ１０３Ｃ₄は、そこに列アドレス
Ｒとして０乃至３が供給されたときのみ、カラムスイッ
チ１０７₁₃乃至１０７₁₆をそれぞれオンにし、リードバ
スＤ_R4と、メモリセルアレイ５のメモリセル群５₁₃乃至
５₁₆それぞれとを接続するようになされている。

【０１８４】ローテーション回路１４１（書き込み用ロ
ーテーション手段）は、記録アンプ１３（図１２におい
ては、図示せず）から供給されるパラレルデータとして
の４画素を、所定の画素数だけローテーションして、そ
のローテーション後の４画素を、ライトバスＤ_W1乃至Ｄ
_W4にそれぞれ出力するようになされている。

【０１８５】ローテーション回路１４２（読み出し用ロ
ーテーション手段）は、リードバスＤ_R1乃至Ｄ_R4それぞ
れからの、合計４画素を、所定の画素数だけローテーシ
ョンして、そのローテーション後の４画素を、ＭＡ１０
（図１２においては、図示せず）に出力するようになさ
れている。

【０１８６】次に、その動作について説明する。なお、
ここでは、説明を簡単にするために、例えば、図１３に
示すような、横×縦が４×４画素で構成される画像が、
１フレームの画像として供給されるものとする。また、
ここでは、図１３の画像を構成する画素が、いわゆるラ
インスキャン順に、４画素単位で供給されるものとす
る。即ち、図１２のＤＲＡＭチップには、最初に、画素
ａ，ｂ，ｃ，ｄが供給され、その後、画素ｅ，ｆ，ｇ，
ｈが供給され、続いて、画素ｉ，ｊ，ｋ，ｌが供給さ
れ、最後に、画素ｍ，ｎ，ｏ，ｐが供給されるようにな
っている。

【０１８７】まず、図１４のフローチャートを参照し
て、画像を書き込む書き込み処理について説明する。

【０１８８】画像の書き込み時においては、まず最初
に、ステップＳ１において、列アドレスＷが、初期値と
しての、例えば０とされ、図１３に示した画像の第Ｗ＋
１行の４画素が、ローテーション回路１４１に供給され
るのを待って、ステップＳ２に進む。ステップＳ２で
は、ローテーション回路１４１において、そこに供給さ
れた４画素が、Ｗ画素分だけローテーションされる。そ
して、そのローテーションされた４画素が、ライトバス
Ｄ_W1乃至Ｄ_W4にそれぞれ出力される。

【０１８９】その後、ステップＳ３に進み、列アドレス
Ｗが、列デコーダ３Ｃ₁乃至３Ｃ₄に供給される。列デコ
ーダ３Ｃ₁乃至３Ｃ₄では、列アドレスＷがデコードさ
れ、そのデコード結果として、カラムスイッチ７₁乃至
７₁₆のうちの所定のものがオンにされる。これにより、
ライトバスＤ_W1乃至Ｄ_W4それぞれは、いずれかのメモリ
セル群と接続されるので、ステップＳ４において、ライ
トバスＤ_W1乃至Ｄ_W4上の画素それぞれは、接続されたメ
モリセル群に供給されて記憶される（書き込まれる）。

【０１９０】そして、ステップＳ５に進み、列アドレス
Ｗが、図１３の画像のライン数−１に等しい３に一致す
るかどうかが判定される。ステップＳ５において、列ア
ドレスＷが３に等しくないと判定された場合（Ｗが３未
満の場合）、ステップＳ６に進み、列アドレスＷが１だ
けインクリメントされる。そして、次の行（ライン）の
４画素が、ローテーション回路１４１に供給されるのを
待って、ステップＳ２に戻り、以下、ステップＳ２以降
の処理を繰り返す。

【０１９１】また、ステップＳ５において、列アドレス
Ｗが３に一致すると判定された場合、即ち、図１３に示
した４×４画素で構成される１フレームの画像を構成す
るすべての画素ａ乃至ｐが、メモリセルアレイ５に書き
込まれた場合、処理を終了する。

【０１９２】以上の書き込み処理によれば、図１３に示
した画素ａ乃至ｐは、図１５に示すように、メモリセル
アレイ５に書き込まれる。

【０１９３】即ち、列アドレスＷが０の場合は、ローテ
ーション回路１４１には、図１５（Ａ）に示すように、
図１３の画像の第１行の画素ａ，ｂ，ｃ，ｄが供給され
る。この場合、ローテーション回路１４１では、画素
ａ，ｂ，ｃ，ｄの並びが、例えば、右に、０画素だけロ
ーテーションされる。即ち、この場合、画素ａ，ｂ，
ｃ，ｄの並びは、図１５（Ｂ）に示すように、そのまま
とされる。そして、画素ａ，ｂ，ｃ，ｄの並びのうち、
最も左の画素ａはライトバスＤ_W1に、左から２番目の画
素ｂはライトバスＤ_W2に、左から３番目の画素ｃはライ
トバスＤ_W3に、最も右の画素ｄはライトバスＤ_W4に、そ
れぞれ出力される。

【０１９４】一方、図１２では、列アドレスＷが０の場
合、上述したように、デコーダ３Ｃ₁乃至３Ｃ₄におい
て、その列アドレスＷのデコード結果として、カラムス
イッチ７₁，７₆，７₁₁，７₁₆がそれぞれオンにされる。

【０１９５】従って、ライトバスＤ_W1乃至Ｄ_W4上の画素
ａ乃至ｄは、図１５（Ｃ）に示すように、カラムスイッ
チ７₁，７₆，７₁₁，７₁₆を介して、メモリセル群５₁，
５₆，５₁₁，５₁₆にそれぞれ供給されて記憶される。

【０１９６】次に、列アドレスＷが１となると、ローテ
ーション回路１４１には、図１５（Ｄ）に示すように、
図１３の画像の第２行の画素ｅ，ｆ，ｇ，ｈが供給され
る。この場合、ローテーション回路１４１では、画素
ｅ，ｆ，ｇ，ｈの並びが、例えば、右に、１画素だけロ
ーテーションされる。即ち、この場合、画素ｅ，ｆ，
ｇ，ｈの並びは、図１５（Ｅ）に示すように、画素ｈ，
ｅ，ｆ，ｇの並びにされる。そして、画素ｈ，ｅ，ｆ，
ｇの並びのうち、最も左の画素ｈはライトバスＤ_W1に、
左から２番目の画素ｅはライトバスＤ_W2に、左から３番
目の画素ｆはライトバスＤ_W3に、最も右の画素ｇはライ
トバスＤ_W4に、それぞれ出力される。

【０１９７】一方、図１２では、列アドレスＷが１の場
合、上述したように、デコーダ３Ｃ ₁乃至３Ｃ₄におい
て、その列アドレスＷのデコード結果として、カラムス
イッチ７₄，７₅，７₁₀，７₁₅がそれぞれオンにされる。

【０１９８】従って、ライトバスＤ_W1乃至Ｄ_W4上の画素
ｈ，ｅ，ｆ，ｇは、図１５（Ｆ）に示すように、カラム
スイッチ７₄，７₅，７₁₀，７₁₅を介して、メモリセル群
５₄，５₅，５₁₀，５₁₅にそれぞれ供給されて記憶され
る。

【０１９９】次に、列アドレスＷが２となると、ローテ
ーション回路１４１には、図１５（Ｇ）に示すように、
図１３の画像の第３行の画素ｉ，ｊ，ｋ，ｌが供給され
る。この場合、ローテーション回路１４１では、画素
ｉ，ｊ，ｋ，ｌの並びが、例えば、右に、２画素だけロ
ーテーションされる。即ち、この場合、画素ｉ，ｊ，
ｋ，ｌの並びは、図１５（Ｈ）に示すように、画素ｋ，
ｌ，ｉ，ｊの並びにされる。そして、画素ｋ，ｌ，ｉ，
ｊの並びのうち、最も左の画素ｋはライトバスＤ_W1に、
左から２番目の画素ｌはライトバスＤ_W2に、左から３番
目の画素ｉはライトバスＤ_W3に、最も右の画素ｊはライ
トバスＤ_W4に、それぞれ出力される。

【０２００】一方、図１２では、列アドレスＷが２の場
合、上述したように、デコーダ３Ｃ₁乃至３Ｃ₄におい
て、その列アドレスＷのデコード結果として、カラムス
イッチ７₃，７₈，７₉，７₁₄がそれぞれオンにされる。

【０２０１】従って、ライトバスＤ_W1乃至Ｄ_W4上の画素
ｋ，ｌ，ｉ，ｊは、図１５（Ｉ）に示すように、カラム
スイッチ７₃，７₈，７₉，７₁₄を介して、メモリセル群
５₃，５₈，５₉，５₁₄にそれぞれ供給されて記憶され
る。

【０２０２】そして、列アドレスＷが３となると、ロー
テーション回路１４１には、図１５（Ｊ）に示すよう
に、図１３の画像の第４行の画素ｍ，ｎ，ｏ，ｐが供給
される。この場合、ローテーション回路１４１では、画
素ｍ，ｎ，ｏ，ｐの並びが、例えば、右に、３画素だけ
ローテーションされる。即ち、この場合、画素ｍ，ｎ，
ｏ，ｐの並びは、図１５（Ｋ）に示すように、画素ｎ，
ｏ，ｐ，ｍの並びにされる。そして、画素ｎ，ｏ，ｐ，
ｍの並びのうち、最も左の画素ｎはライトバスＤ_W1に、
左から２番目の画素ｏはライトバスＤ_W2に、左から３番
目の画素ｐはライトバスＤ_W3に、最も右の画素ｍはライ
トバスＤ_W4に、それぞれ出力される。

【０２０３】一方、図１２では、列アドレスＷが３の場
合、上述したように、デコーダ３Ｃ₁乃至３Ｃ₄におい
て、その列アドレスＷのデコード結果として、カラムス
イッチ７₂，７₇，７₁₂，７₁₃がそれぞれオンにされる。

【０２０４】従って、ライトバスＤ_W1乃至Ｄ_W4上の画素
ｎ，ｏ，ｐ，ｍは、図１５（Ｌ）に示すように、カラム
スイッチ７₂，７₇，７₁₂，７₁₃を介して、メモリセル群
５₂，５₇，５₁₂，５₁₃にそれぞれ供給されて記憶され
る。

【０２０５】次に、図１６のフローチャートを参照し
て、以上のようにしてメモリセルアレイ５に書き込まれ
た画素ａ乃至ｐを読み出す読み出し処理について説明す
る。

【０２０６】画像の読み出し時においては、まず最初
に、ステップＳ１１において、列アドレスＲが、初期値
としての、例えば０とされ、ステップＳ１２に進み、列
アドレスＲが、列デコーダ１０３Ｃ₁乃至１０３Ｃ₄に供
給される。列デコーダ１０３Ｃ₁乃至１０３Ｃ₄では、列
アドレスＷがデコードされ、そのデコード結果として、
カラムスイッチ１０７₁乃至１０７₁₆のうちの所定のも
のがオンにされる。これにより、リードバスＤ_R1乃至Ｄ
_R4それぞれは、いずれかのメモリセル群と接続され、ス
テップＳ１３において、リードバスＤ_R1乃至Ｄ_R4上に、
それぞれと接続されたメモリセル群に記憶されている画
素が出力される（読み出される）。

【０２０７】リードバスＤ_R1乃至Ｄ_R4上にそれぞれ出力
された合計４画素は、ローテーション回路１４２に供給
される。ローテーション回路１４２では、ステップＳ１
４において、リードバスＤ_R1乃至Ｄ_R4からの４画素が、
Ｒ画素分だけ、図１４で説明した書き込み処理とは逆方
向にローテーション（以下、適宜、逆ローテーションと
いう）される。そして、そのローテーションされた４画
素が出力される。

【０２０８】その後、ステップＳ１５に進み、列アドレ
スＲが、図１３の画像の列数−１に等しい３に一致する
かどうかが判定される。ステップＳ１５において、列ア
ドレスＲが３に等しくないと判定された場合（Ｒが３未
満の場合）、ステップＳ１６に進み、列アドレスＲが１
だけインクリメントされる。そして、ステップＳ１２に
戻り、以下、ステップＳ１２以降の処理を繰り返す。

【０２０９】また、ステップＳ１５において、列アドレ
スＲが３に一致すると判定された場合、即ち、図１３に
示した４×４画素で構成される１フレームの画像を構成
するすべての画素ａ乃至ｐが、メモリセルアレイ５から
読み出された場合、処理を終了する。

【０２１０】以上の読み出し処理によれば、図１５
（Ｌ）に示したように、メモリセルアレイに記憶された
画素ａ乃至ｐは、図１７に示すように、メモリセルアレ
イ５から読み出される。

【０２１１】即ち、列アドレスＲが０の場合、図１２で
は、上述したように、デコーダ１０３Ｃ₁乃至１０３Ｃ₄
において、その列アドレスＲのデコード結果として、カ
ラムスイッチ１０７₁，１０７₅，１０７₉，１０７₁₃が
それぞれオンにされる。従って、図１７（Ａ）に示すメ
モリセル群５₁乃至５₁₆のうち、メモリセル群５₁，
５₅，５₉，５₁₃にそれぞれ記憶された画素ａ，ｅ，ｉ，
ｍが、図１７（Ｂ）に示すように、カラムスイッチ１０
７₁，１０７₅，１０７₉，１０７₁₃を介して、リードバ
スＤ_{R 1}乃至Ｄ_R4上にそれぞれ出力される。

【０２１２】リードバスＤ_R1乃至Ｄ_R4上の画素ａ，ｅ，
ｉ，ｍは、ローテーション回路１４２で受信される。ロ
ーテーション回路１４２では、受信した画素ａ，ｅ，
ｉ，ｍの並びが、ローテーション回路１４１における場
合とは逆の左方向に、０画素だけ逆ローテーションさ
れ、即ち、この場合、画素ａ，ｅ，ｉ，ｍの並びは、図
１７（Ｃ）に示すように、そのままとされ、出力され
る。

【０２１３】次に、列アドレスＲが１となると、図１２
では、上述したように、デコーダ１０３Ｃ₁乃至１０３
Ｃ₄において、その列アドレスＲのデコード結果とし
て、カラムスイッチ１０７₂，１０７₆，１０７₁₀，１０
７₁₄がそれぞれオンにされる。従って、図１７（Ｄ）に
示すメモリセル群５₁乃至５₁₆のうち、メモリセル群
５₂，５₆，５₁₀，５₁₄にそれぞれ記憶された画素ｎ，
ｂ，ｆ，ｊが、図１７（Ｅ）に示すように、カラムスイ
ッチ１０７₂，１０７₆，１０７₁₀，１０７₁₄を介して、
リードバスＤ_R1乃至Ｄ_R4上にそれぞれ出力される。

【０２１４】リードバスＤ_R1乃至Ｄ_R4上の画素ｎ，ｂ，
ｆ，ｊは、ローテーション回路１４２で受信される。ロ
ーテーション回路１４２では、受信した画素ｎ，ｂ，
ｆ，ｊの並びが、１画素だけ逆ローテーションされ、即
ち、この場合、画素ｎ，ｂ，ｆ，ｊの並びは、図１７
（Ｆ）に示すように、画素ｂ，ｆ，ｊ，ｎの並びとさ
れ、出力される。

【０２１５】次に、列アドレスＲが２となると、図１２
では、上述したように、デコーダ１０３Ｃ₁乃至１０３
Ｃ₄において、その列アドレスＲのデコード結果とし
て、カラムスイッチ１０７₃，１０７₇，１０７₁₁，１０
７₁₅がそれぞれオンにされる。従って、図１７（Ｇ）に
示すメモリセル群５₁乃至５₁₆のうち、メモリセル群
５₃，５₇，５₁₁，５₁₅にそれぞれ記憶された画素ｋ，
ｏ，ｃ，ｇが、図１７（Ｈ）に示すように、カラムスイ
ッチ１０７₃，１０７₇，１０７₁₁，１０７₁₅を介して、
リードバスＤ_R1乃至Ｄ_R4上にそれぞれ出力される。

【０２１６】リードバスＤ_R1乃至Ｄ_R4上の画素ｋ，ｏ，
ｃ，ｇは、ローテーション回路１４２で受信される。ロ
ーテーション回路１４２では、受信した画素ｋ，ｏ，
ｃ，ｇの並びが、２画素だけ逆ローテーションされ、即
ち、この場合、画素ｋ，ｏ，ｃ，ｇの並びは、図１７
（Ｉ）に示すように、画素ｃ，ｇ，ｋ，ｏの並びとさ
れ、出力される。

【０２１７】そして、列アドレスＲが３となると、図１
２では、上述したように、デコーダ１０３Ｃ₁乃至１０
３Ｃ₄において、その列アドレスＲのデコード結果とし
て、カラムスイッチ１０７₄，１０７₈，１０７₁₂，１０
７₁₆がそれぞれオンにされる。従って、図１７（Ｊ）に
示すメモリセル群５₁乃至５₁₆のうち、メモリセル群
５₄，５₈，５₁₂，５₁₆にそれぞれ記憶された画素ｈ，
ｌ，ｐ，ｄが、図１７（Ｋ）に示すように、カラムスイ
ッチ１０７₄，１０７₈，１０７₁₂，１０７₁₆を介して、
リードバスＤ_R1乃至Ｄ_R4上にそれぞれ出力される。

【０２１８】リードバスＤ_R1乃至Ｄ_R4上の画素ｈ，ｌ，
ｐ，ｄは、ローテーション回路１４２で受信される。ロ
ーテーション回路１４２では、受信した画素ｈ，ｌ，
ｐ，ｄの並びが、３画素だけ逆ローテーションされ、即
ち、この場合、画素ｈ，ｌ，ｐ，ｄの並びは、図１７
（Ｌ）に示すように、画素ｄ，ｈ，ｌ，ｐの並びとさ
れ、出力される。

【０２１９】従って、図１２のＤＲＡＭチップによれ
ば、水平方向順の画素ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，
ｈ，ｉ，ｊ，ｋ，ｌ，ｍ，ｎ，ｏ，ｐの並びが、垂直方
向順の画素ａ，ｅ，ｉ，ｍ，ｂ，ｆ，ｊ，ｎ，ｃ，ｇ，
ｋ，ｏ，ｄ，ｈ，ｌ，ｐの並びに並べ替えられる。即
ち、ラインメモリやアドレス変換用のメモリを用いず
に、画素の並び替えを行うことができる。その結果、装
置の大型化を極力避け、処理の迅速化を図ることができ
る。

【０２２０】また、図１２のＤＲＡＭチップでは、ライ
ンスキャン順、即ち、水平方向に連続して入力される画
像データが、垂直方向に連続した画像データに変換され
ることとなるから、水平方向と垂直方向とが所望の画素
数で構成される２次元の画素のブロックを、ラインメモ
リ等を用いずに得ることができ、例えば、ＭＰＥＧにお
ける動き検出を行う動き検出回路や、解像度想像を行う
クラス分類適用処理回路などの、画像から、２次元の画
素のブロックを抽出して処理の対象とする回路に適用す
ることで、その回路の小型化を図ることが可能となる。

【０２２１】ここで、クラス分類適応処理について説明
する。

【０２２２】クラス分類適応処理では、例えば、ＳＤ
（Standard Desity）画像と、所定の予測係数との線形
結合により、ＨＤ（High Density）画像の画素の予測値
を求める適応処理を行うことで、ＳＤ画像には含まれて
いない高周波成分が復元されるようになされている。

【０２２３】即ち、例えば、いま、ＨＤ画像を構成する
画素（以下、適宜、ＨＤ画素という）の画素値ｙの予測
値Ｅ［ｙ］を、幾つかのＳＤ画素（ＳＤ画像を構成する
画素）の画素値（以下、適宜、学習データという）
ｘ₁，ｘ₂，・・・と、所定の予測係数ｗ₁，ｗ₂，・・・
の線形結合により規定される線形１次結合モデルにより
求めることを考える。この場合、予測値Ｅ［ｙ］は、次
式で表すことができる。

【０２２４】 Ｅ［ｙ］＝ｗ₁ｘ₁＋ｗ₂ｘ₂＋・・・・・・（１）

【０２２５】そこで、一般化するために、予測係数ｗの
集合でなる行列Ｗ、学習データの集合でなる行列Ｘ、お
よび予測値Ｅ［ｙ］の集合でなる行列Ｙ’を、

【数１】 で定義すると、次のような観測方程式が成立する。

【０２２６】 ＸＷ＝Ｙ’・・・（２）

【０２２７】そして、この観測方程式に最小自乗法を適
用して、ＨＤ画素の画素値ｙに近い予測値Ｅ［ｙ］を求
めることを考える。この場合、教師データとなるＨＤ画
素の真の画素値ｙの集合でなる行列Ｙ、およびＨＤ画素
の画素値ｙに対する予測値Ｅ［ｙ］の残差ｅの集合でな
る行列Ｅを、

【数２】 で定義すると、式（２）から、次のような残差方程式が
成立する。

【０２２８】 ＸＷ＝Ｙ＋Ｅ・・・（３）

【０２２９】この場合、ＨＤ画素の画素値ｙに近い予測
値Ｅ［ｙ］を求めるための予測係数ｗ_iは、自乗誤差

【数３】 を最小にすることで求めることができる。

【０２３０】従って、上述の自乗誤差を予測係数ｗ_iで
微分したものが０になる場合、即ち、次式を満たす予測
係数ｗ_iが、ＨＤ画素の画素値ｙに近い予測値Ｅ［ｙ］
を求めるため最適値ということになる。

【０２３１】

【数４】 ・・・（４）

【０２３２】そこで、まず、式（３）を、予測係数ｗ_i
で微分することにより、次式が成立する。

【０２３３】

【数５】 ・・・（５）

【０２３４】式（４）および（５）より、式（６）が得
られる。

【０２３５】

【数６】 ・・・（６）

【０２３６】さらに、式（３）の残差方程式における学
習データｘ、予測係数ｗ、教師データｙ、および残差ｅ
の関係を考慮すると、式（６）から、次のような正規方
程式を得ることができる。

【０２３７】

【数７】 ・・・（７）

【０２３８】式（７）の正規方程式は、求めるべき予測
係数ｗの数と同じ数だけたてることができ、従って、式
（７）を解くことで（但し、式（７）を解くには、式
（７）において、予測係数ｗにかかる係数で構成される
行列が正則である必要がある）、最適な予測係数ｗを求
めることができる。なお、式（７）を解くにあたって
は、例えば、掃き出し法（Gauss-Jordanの消去法）など
を適用することが可能である。

【０２３９】以上のようにして、最適な予測係数ｗを求
めておき、さらに、その予測係数ｗを用い、式（１）に
より、ＨＤ画素の画素値ｙに近い予測値Ｅ［ｙ］を求め
るのが適応処理である。

【０２４０】なお、適応処理は、ＳＤ画像には含まれて
いない、ＨＤ画像に含まれる成分が再現される点で、補
間処理とは異なる。即ち、適応処理では、式（１）だけ
を見る限りは、いわゆる補間フィルタを用いての補間処
理と同一であるが、その補間フィルタのタップ係数に相
当する予測係数ｗが、教師データｙを用いての、いわば
学習により求められるため、ＨＤ画像に含まれる成分を
再現することができる。即ち、容易に、高解像度の画像
を得ることができる。このことから、適応処理は、いわ
ば画像の創造（解像度想像）作用がある処理ということ
ができる。

【０２４１】図１８は、以上のような適応処理により、
ＳＤ画像をＨＤ画像に変換するクラス分類適応処理回路
の構成例を示している。

【０２４２】ＳＤ画像は、クラス分類回路２１４および
遅延回路２１８に供給されるようになされており、クラ
ス分類回路２１４では、適応処理により予測値を求めよ
うとするＨＤ画素（以下、適宜、注目画素という）が、
ＳＤ画像に基づいて、所定のクラスにクラス分類され
る。

【０２４３】即ち、クラス分類回路２１４は、まず最初
に、注目画素の周辺にあるＳＤ画素として、例えば、注
目画素からの距離が所定値以下のＳＤ画素でなるクラス
タップを、ＳＤ画像から抽出し、そのクラスタップを構
成する、例えばすべてのＳＤ画素の画素値のパターンに
あらかじめ割り当てられた値を、注目画素のクラスとし
て、係数ＲＯＭ（Read Only Memory）２１９のアドレス
端子（ＡＤ）に供給する。

【０２４４】具体的には、クラス分類回路２１４は、例
えば、図１９に示すように、注目画素を中心とする４×
４のＳＤ画素（同図において○印で示す）でなるクラス
タップを、ＳＤ画像から抽出し、これらの１６のＳＤ画
素の画素値のパターンに対応する値を、注目画素のクラ
スとして出力する。

【０２４５】ここで、各ＳＤ画素の画素値を表すのに、
例えば、８ビットなどの多くのビット数が割り当てられ
ている場合、１６のＳＤ画素の画素値のパターン数は、
（２⁸）¹⁶通りという莫大な数となり、その後の処理の
迅速化が困難となる。

【０２４６】そこで、クラス分類を行う前の前処理とし
て、クラスタップには、それを構成するＳＤ画素のビッ
ト数を低減するための処理である、例えばＡＤＲＣ（Ad
aptiv Dynamic Range Coding）処理などが施される。

【０２４７】即ち、ＡＤＲＣ処理では、まず、クラスタ
ップを構成する１６のＳＤ画素から、その画素値の最大
のもの（以下、適宜、最大画素という）と最小のもの
（以下、適宜、最小画素という）とが検出される。そし
て、最大画素の画素値ＭＡＸと最小画素の画素値ＭＩＮ
との差分ＤＲ（＝ＭＡＸ−ＭＩＮ）が演算され、このＤ
Ｒをクラスタップの局所的なダイナミックレンジとし、
このダイナミックレンジＤＲに基づいて、クラスタップ
を構成する各画素値が、元の割当ビット数より少ないＫ
ビットに再量子化される。つまり、クラスタップを構成
する各画素値から最小画素の画素値ＭＩＮが減算され、
各減算値が、ＤＲ／２^Kで除算される。

【０２４８】その結果、クラスタップを構成する各画素
値はＫビットで表現されるようになる。従って、例えば
Ｋ＝１とした場合、１６のＳＤ画素の画素値のパターン
数は、（２¹）¹⁶通りになり、ＡＤＲＣ処理を行わない
場合に比較して、パターン数を非常に少ないものとする
ことができる。

【０２４９】係数ＲＯＭ２１９は、あらかじめ学習が行
われることにより求められた予測係数を、クラスごとに
記憶しており、クラス分類回路２１４からクラスが供給
されると、そのクラスに対応するアドレスに記憶されて
いる予測係数を読み出し、予測演算回路２２０に供給す
る。

【０２５０】一方、遅延回路２１８では、予測演算回路
２２０に対して、係数ＲＯＭ２１９から予測係数が供給
されるタイミングと、後述する予測タップ生成回路２１
６から予測タップが供給されるタイミングとを一致させ
るために必要な時間だけ、ＳＤ画像が遅延され、予測タ
ップ生成回路２１６に供給される。

【０２５１】予測タップ生成回路２１６では、そこに供
給されるＳＤ画像から、予測演算回路２２０において注
目画素の予測値を求めるのに用いるＳＤ画素が抽出さ
れ、これが予測タップとして、予測演算回路２２０に供
給される。即ち、予測タップ生成回路２１６では、ＳＤ
画像から、例えば、クラス分類回路２１４で抽出された
クラスタップと同一の画素で構成されるクラスタップが
抽出され、予測演算回路２２０に供給される。

【０２５２】予測演算回路２２０では、係数ＲＯＭ２１
９からの予測係数ｗ，ｗ₂，・・・と、予測タップ生成
回路２１６からの予測タップｘ₁，ｘ₂，・・・とを用い
て、式（１）に示した演算が行われることにより、注目
画素ｙの予測値Ｅ［ｙ］が求められ、これが、ＨＤ画素
の画素値として出力される。

【０２５３】以下同様の処理が、その他のＨＤ画素を注
目画素として行われ、これにより、ＳＤ画像がＨＤ画像
に変換される。

【０２５４】次に、図２０は、図１８の係数ＲＯＭ２１
９に記憶させる予測係数を算出する学習処理を行う学習
装置の構成例を示している。

【０２５５】学習における教師データｙとなるべきＨＤ
画像が、間引き回路２２１および遅延回路２２８に供給
されるようになされており、間引き回路２２１では、Ｈ
Ｄ画像が、例えば、その画素数が間引かれることにより
少なくされ、これによりＳＤ画像とされる。このＳＤ画
像は、クラス分類回路２２６および予測タップ生成回路
２２７に供給される。

【０２５６】クラス分類回路２２６または予測タップ生
成回路２２７では、図１８のクラス分類回路２１４また
は予測タップ生成回路２１６における場合と同様の処理
が行われ、これにより注目画素のクラスまたは予測タッ
プがそれぞれ出力される。クラス分類回路２２６が出力
するクラスは、予測タップメモリ２２９および教師デー
タメモリ２３０のアドレス端子（ＡＤ）に供給され、予
測タップ生成回路２２７が出力する予測タップは、予測
タップメモリ２２９に供給される。

【０２５７】予測タップメモリ２２９では、クラス分類
回路２２６から供給されるクラスに対応するアドレス
に、予測タップ生成回路２２７から供給される予測タッ
プが記憶される。

【０２５８】一方、遅延回路２２８では、注目画素に対
応するクラスが、クラス分類回路２２６から教師データ
メモリ２３０に供給される時間だけ、ＨＤ画像が遅延さ
れ、そのうちの、注目画素であるＨＤ画素の画素値だけ
が、教師データとして、教師データメモリ２３０に供給
される。

【０２５９】そして、教師データメモリ２３０では、ク
ラス分類回路２２６から供給されるクラスに対応するア
ドレスに、遅延回路２２８から供給される教師データが
記憶される。

【０２６０】以下同様の処理が、あらかじめ学習用に用
意されたすべてのＨＤ画像を構成するすべてのＨＤ画素
が注目画素とされるまで繰り返される。

【０２６１】以上のようにして、予測タップメモリ２２
９または教師データメモリ２３０の同一のアドレスに
は、図１９において○印で示したＳＤ画素または図１９
において×印で示したＨＤ画素とそれぞれ同一の位置関
係にあるＳＤ画素またはＨＤ画素が、学習データｘまた
は教師データｙとして記憶される。

【０２６２】なお、予測タップメモリ２２９と教師デー
タメモリ２３０においては、同一アドレスに複数の情報
を記憶することができるようになされており、これによ
り、同一アドレスには、同一のクラスに分類される複数
の学習データｘと教師データｙを記憶することができる
ようになされている。

【０２６３】その後、演算回路２３１は、予測タップメ
モリ２２９または教師データメモリ２３０から、同一ア
ドレスに記憶されている学習データとしての予測タップ
または教師データとしてのＨＤ画素の画素値を読み出
し、それらを用いて、最小自乗法によって、予測値と教
師データとの間の誤差を最小にする予測係数を算出す
る。即ち、演算回路２３１では、クラスごとに、式
（７）に示した正規方程式がたてられ、これを解くこと
により予測係数が求められる。

【０２６４】以上のようにして、演算回路２３１で求め
られたクラスごとの予測係数が、図１８の係数ＲＯＭ２
１９における、そのクラスに対応するアドレスに記憶さ
れている。

【０２６５】なお、以上のような学習処理において、予
測係数を求めるのに必要な数の正規方程式が得られない
クラスが生じる場合があるが、そのようなクラスについ
ては、例えば、クラスを無視して正規方程式をたてて解
くことにより得られる予測係数などが、いわばデフォル
トの予測係数として用いられる。

【０２６６】図１２のＤＲＡＭチップは、画像からクラ
スタップおよび予測タップを検出して処理を行うクラス
分類適応処理回路（図１８）や、学習装置（図２０）に
適用することができる。

【０２６７】なお、図１２のＤＲＡＭチップを用いて、
画像を構成する画素の順序を並べ替える並べ替え装置を
構成した場合の、その構成は、例えば、図８のシャッフ
リング装置と同様になるため、その説明は省略する。

【０２６８】次に、図１２においては、水平方向に連続
して入力される画素の並びを、各行ごとに、その行数−
１画素分だけ右にローテーションし、列デコーダ３Ｃの
デコード結果にしたがって、メモリセルアレイ５に書き
込み、さらに、列デコーダ１０３Ｃのデコード結果にし
たがって、メモリセルアレイ５から画素を読み出し、そ
の画素の並びを、書き込み時における場合と逆にローテ
ーションすることで、垂直方向に連続した画素の並びに
並べ替えるようにしたが、図１２で説明したローテーシ
ョンの方法や、列アドレスのデコードの方法以外の方法
を用いても、水平方向に連続して入力される画素の並び
を、垂直方向に連続した画素の並びに並べ替えるように
することが可能である。また、ローテーションの方法
や、列アドレスのデコードの方法を変更することで、水
平方向に連続して入力される画素の並びを、垂直方向に
連続した画素の並び以外の並びに並べ替えるようにする
ことも可能である。

【０２６９】即ち、例えば、図２１に示すように、列デ
コーダ３Ｃ₁は、そこに列アドレスＷとして０，３，
１，２が供給されたときのみ、カラムスイッチ７₁乃至
７₄をそれぞれオンにし、ライトバスＤ_W1と、メモリセ
ルアレイ５のメモリセル群５₁乃至５₄それぞれとを接続
するようにする。また、列デコーダ３Ｃ₂は、そこに列
アドレスＷとして２，０，３，１が供給されたときの
み、カラムスイッチ７₅乃至７₈をそれぞれオンにし、ラ
イトバスＤ_W2と、メモリセルアレイ５のメモリセル群５
₅乃至５₈それぞれとを接続するようにする。さらに、列
デコーダ３Ｃ₃は、そこに列アドレスＷとして１，２，
０，３が供給されたときのみ、カラムスイッチ７₉乃至
７₁₂をそれぞれオンにし、ライトバスＤ_W3と、メモリセ
ルアレイ５のメモリセル群５₉乃至５₁₂それぞれとを接
続するようにする。また、列デコーダ３Ｃ₄は、そこに
列アドレスＷとして３，１，２，０が供給されたときの
み、カラムスイッチ７₁₃乃至７₁₆をそれぞれオンにし、
ライトバスＤ_W4と、メモリセルアレイ５のメモリセル群
５₁₃乃至５₁₆それぞれとを接続するようにする。

【０２７０】なお、ここでは、列デコーダ１０３Ｃ₁乃
至１０３Ｃ₄のデコード結果は変更しない。

【０２７１】そして、いま、図１３と同様の図２２
（Ａ）に示すように、第１行が画素ａ，ｂ，ｃ，ｄ、第
２行が画素ｅ，ｆ，ｇ，ｈ、第３行が画素ｉ，ｊ，ｋ，
ｌ、第４行が画素ｍ，ｎ，ｏ，ｐでなる４×４画素の画
像がラインスキャン順に、ローテーション回路１４１に
入力されるとすると、ローテーション回路１４１では、
第１乃至第４行の画素の並びが、例えば、０，２，１，
３画素だけ、それぞれ右にローテーションされる。従っ
て、図２２（Ｂ）に示すように、第１行の画素ａ，ｂ，
ｃ，ｄの並びはそのままに、第２行の画素ｅ，ｆ，ｇ，
ｈは、画素ｇ，ｈ，ｅ，ｆの並びに、第３行の画素ｉ，
ｊ，ｋ，ｌの並びは、画素ｌ，ｉ，ｊ，ｋの並びに、第
４行の画素ｍ，ｎ，ｏ，ｐの並びは、画素ｎ，ｏ，ｐ，
ｍの並びに、それぞれされる。上述したように、ローテ
ーション回路１４１における各行のローテーション結果
としての４画素の並びのうち、最も左の画素はライトバ
スＤ_W1に、左から２番目の画素はライトバスＤ_W2に、左
から３番目の画素はライトバスＤ_W3に、最も右の画素は
ライトバスＤ_W4に、それぞれ出力される。

【０２７２】一方、ライトバスＤ_W1に接続されているカ
ラムスイッチ７₁乃至７₄、ライトバスＤ_W2に接続されて
いるカラムスイッチ７₅乃至７₈、ライトバスＤ_W3に接続
されているカラムスイッチ７₉乃至７₁₂、ライトバスＤ
_W4に接続されているカラムスイッチ７₁₃乃至７₁₆は、列
アドレスＷとして、０，１，２，３それぞれが与えられ
た場合に、図２１で説明したように制御されるから、カ
ラムスイッチ７₁乃至７_{1 6}に接続されているメモリセル
群５₁乃至５₁₆それぞれには、図２２（Ｃ）に示すよう
に、画素ａ，ｎ，ｇ，ｌ，ｉ，ｂ，ｏ，ｈ，ｅ，ｊ，
ｃ，ｐ，ｍ，ｆ，ｋ，ｄが記憶される。

【０２７３】そして、列アドレスＲとして、０が与えら
れると、デコーダ１０３Ｃ₁乃至１０３Ｃ₄は、図１２に
おける場合と同様に、カラムスイッチ１０７₁，１０
７₅，１０７₉，１０７₁₃をそれぞれオンにするから、図
２２（Ｃ）に示したメモリセル群５₁乃至５₁₆のうち、
メモリセル群５₁，５₅，５₉，５₁₃にそれぞれ記憶され
た画素ａ，ｉ，ｅ，ｍが、図２２（Ｄ）に示すように、
カラムスイッチ１０７₁，１０７₅，１０７₉，１０７₁₃
を介して、リードバスＤ_R1乃至Ｄ_R4上にそれぞれ出力さ
れる。

【０２７４】リードバスＤ_R1乃至Ｄ_R4上の画素ａ，ｉ，
ｅ，ｍは、ローテーション回路１４２で受信され、左方
向に、０画素だけ逆ローテーションされて出力される。
即ち、この場合、画素ａ，ｉ，ｅ，ｍの並びは、図２２
（Ｅ）に示すように、そのままとされ、出力される。従
って、その画素ａ，ｉ，ｅ，ｍの並びのうち、左から２
番目の画素ｉと３番目の画素ｅとを入れ替えることで、
図２２（Ｆ）に示すように、図２２（Ａ）の画像の第１
列の画素ａ，ｅ，ｉ，ｍの並びが得られる。

【０２７５】次に、列アドレスＲとして、１が与えられ
ると、デコーダ１０３Ｃ₁乃至１０３Ｃ₄は、図１２にお
ける場合と同様に、カラムスイッチ１０７₂，１０７₆，
１０７₁₀，１０７₁₄をそれぞれオンにするから、図２２
（Ｃ）に示したメモリセル群５₁乃至５₁₆のうち、メモ
リセル群５₂，５₆，５₁₀，５₁₄にそれぞれ記憶された画
素ｎ，ｂ，ｊ，ｆが、図２２（Ｇ）に示すように、カラ
ムスイッチ１０７₂，１０７₆，１０７₁₀，１０７₁₄を介
して、リードバスＤ_R1乃至Ｄ_R4上にそれぞれ出力され
る。

【０２７６】リードバスＤ_R1乃至Ｄ_R4上の画素ｎ，ｂ，
ｊ，ｆは、ローテーション回路１４２で受信され、左方
向に、１画素だけ逆ローテーションされて出力される。
即ち、この場合、画素ｎ，ｂ，ｊ，ｆの並びは、図２２
（Ｈ）に示すように、画素ｂ，ｊ，ｆ，ｎの並びとさ
れ、出力される。従って、その画素ｂ，ｊ，ｆ，ｎの並
びのうち、左から２番目の画素ｊと３番目の画素ｆとを
入れ替えることで、図２２（Ｉ）に示すように、図２２
（Ａ）の画像の第２列の画素ｂ，ｆ，ｊ，ｎの並びが得
られる。

【０２７７】次に、列アドレスＲとして、２が与えられ
ると、デコーダ１０３Ｃ₁乃至１０３Ｃ₄は、図１２にお
ける場合と同様に、カラムスイッチ１０７₃，１０７₇，
１０７₁₁，１０７₁₅をそれぞれオンするから、図２２
（Ａ）に示したメモリセル群５₁乃至５₁₆のうち、メモ
リセル群５₃，５₇，５₁₁，５₁₅にそれぞれ記憶された画
素ｇ，ｏ，ｃ，ｋが、図２２（Ｊ）に示すように、カラ
ムスイッチ１０７₃，１０７₇，１０７₁₁，１０７₁₅を介
して、リードバスＤ_R1乃至Ｄ_R4上にそれぞれ出力され
る。

【０２７８】リードバスＤ_R1乃至Ｄ_R4上の画素ｇ，ｏ，
ｃ，ｋは、ローテーション回路１４２で受信され、左方
向に、２画素だけ逆ローテーションされて出力される。
即ち、この場合、画素ｇ，ｏ，ｃ，ｋの並びは、図２２
（Ｋ）に示すように、画素ｃ，ｋ，ｇ，ｏの並びとさ
れ、出力される。従って、その画素ｃ，ｋ，ｇ，ｏの並
びのうち、左から２番目の画素ｋと３番目の画素ｇとを
入れ替えることで、図２２（Ｌ）に示すように、図２２
（Ａ）の画像の第３列の画素ｃ，ｇ，ｋ，ｏの並びが得
られる。

【０２７９】次に、列アドレスＲとして、３が与えられ
ると、デコーダ１０３Ｃ₁乃至１０３Ｃ₄は、図１２にお
ける場合と同様に、その列アドレスＲのデコード結果と
して、カラムスイッチ１０７₄，１０７₈，１０７₁₂，１
０７₁₆をそれぞれオンするから、図２２（Ａ）に示した
メモリセル群５₁乃至５₁₆のうち、メモリセル群５₄，５
₈，５₁₂，５₁₆にそれぞれ記憶された画素ｌ，ｈ，ｐ，
ｄが、図２２（Ｍ）に示すように、カラムスイッチ１０
７₄，１０７₈，１０７₁₂，１０７₁₆を介して、リードバ
スＤ_R1乃至Ｄ_R4上にそれぞれ出力される。

【０２８０】リードバスＤ_R1乃至Ｄ_R4上の画素ｌ，ｈ，
ｐ，ｄは、ローテーション回路１４２で受信され、左方
向に、３画素だけ逆ローテーションされて出力される。
即ち、この場合、画素ｌ，ｈ，ｐ，ｄの並びは、図２２
（Ｎ）に示すように、画素ｄ，ｌ，ｈ，ｐの並びとさ
れ、出力される。従って、その画素ｄ，ｌ，ｈ，ｐの並
びのうち、左から２番目の画素ｌと３番目の画素ｈとを
入れ替えることで、図２２（Ｏ）に示すように、図２２
（Ａ）の画像の第４列の画素ｄ，ｈ，ｌ，ｐの並びが得
られる。

【０２８１】以上のように、図２１のＤＲＡＭチップで
も、図１２における場合と同様に、水平方向順の画素
ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊ，ｋ，ｌ，
ｍ，ｎ，ｏ，ｐの並びを、垂直方向順の画素ａ，ｅ，
ｉ，ｍ，ｂ，ｆ，ｊ，ｎ，ｃ，ｇ，ｋ，ｏ，ｄ，ｈ，
ｌ，ｐの並びに並べ替えることができる。

【０２８２】次に、例えば、図２３に示すように、列デ
コーダ３Ｃ₁は、そこに列アドレスＷとして０，１，
３，２が供給されたときのみ、カラムスイッチ７₁乃至
７₄をそれぞれオンにし、ライトバスＤ_W1と、メモリセ
ルアレイ５のメモリセル群５₁乃至５₄それぞれとを接続
するようにする。また、列デコーダ３Ｃ₂は、そこに列
アドレスＷとして０，１，２，３が供給されたときの
み、カラムスイッチ７₅乃至７₈をそれぞれオンにし、ラ
イトバスＤ_W2と、メモリセルアレイ５のメモリセル群５
₅乃至５₈それぞれとを接続するようにする。さらに、列
デコーダ３Ｃ₃は、そこに列アドレスＷとして１，０，
２，３が供給されたときのみ、カラムスイッチ７₉乃至
７₁₂をそれぞれオンにし、ライトバスＤ_W3と、メモリセ
ルアレイ５のメモリセル群５₉乃至５₁₂それぞれとを接
続するようにする。また、列デコーダ３Ｃ₄は、そこに
列アドレスＷとして１，０，３，２が供給されたときの
み、カラムスイッチ７₁₃乃至７₁₆をそれぞれオンにし、
ライトバスＤ_W4と、メモリセルアレイ５のメモリセル群
５₁₃乃至５₁₆それぞれとを接続するようにする。

【０２８３】なお、ここでも、列デコーダ１０３Ｃ₁乃
至１０３Ｃ₄のデコード結果は変更しない。

【０２８４】そして、いま、図１３と同様の図２４
（Ａ）に示すように、第１行が画素ａ，ｂ，ｃ，ｄ、第
２行が画素ｅ，ｆ，ｇ，ｈ、第３行が画素ｉ，ｊ，ｋ，
ｌ、第４行が画素ｍ，ｎ，ｏ，ｐでなる４×４画素の画
像がラインスキャン順に、ローテーション回路１４１に
入力されるとすると、ローテーション回路１４１では、
第１乃至第４行の画素の並びが、例えば、０，２，１，
３画素だけ、それぞれ右にローテーションされる。従っ
て、図２２（Ｂ）と同様の図２４（Ｂ）に示すように、
第１行の画素ａ，ｂ，ｃ，ｄの並びはそのままに、第２
行の画素ｅ，ｆ，ｇ，ｈは、画素ｇ，ｈ，ｅ，ｆの並び
に、第３行の画素ｉ，ｊ，ｋ，ｌの並びは、画素ｌ，
ｉ，ｊ，ｋの並びに、第４行の画素ｍ，ｎ，ｏ，ｐの並
びは、画素ｎ，ｏ，ｐ，ｍの並びに、それぞれされる。
上述したように、ローテーション回路１４１における各
行のローテーション結果としての４画素の並びのうち、
最も左の画素はライトバスＤ_W1に、左から２番目の画素
はライトバスＤ_W2に、左から３番目の画素はライトバス
Ｄ_W3に、最も右の画素はライトバスＤ_W4に、それぞれ出
力される。

【０２８５】一方、ライトバスＤ_W1に接続されているカ
ラムスイッチ７₁乃至７₄、ライトバスＤ_W2に接続されて
いるカラムスイッチ７₅乃至７₈、ライトバスＤ_W3に接続
されているカラムスイッチ７₉乃至７₁₂、ライトバスＤ
_W4に接続されているカラムスイッチ７₁₃乃至７₁₆は、列
アドレスＷとして、０，１，２，３それぞれが与えられ
た場合に、図２３で説明したように制御されるから、カ
ラムスイッチ７₁乃至７_{1 6}に接続されているメモリセル
群５₁乃至５₁₆それぞれには、図２４（Ｃ）に示すよう
に、画素ａ，ｇ，ｎ，ｌ，ｂ，ｈ，ｉ，ｏ，ｅ，ｃ，
ｊ，ｐ，ｆ，ｄ，ｍ，ｋが記憶される。

【０２８６】そして、列アドレスＲとして、０が与えら
れると、デコーダ１０３Ｃ₁乃至１０３Ｃ₄は、図１２に
おける場合と同様に、カラムスイッチ１０７₁，１０
７₅，１０７₉，１０７₁₃をそれぞれオンにするから、図
２４（Ｃ）に示したメモリセル群５₁乃至５₁₆のうち、
メモリセル群５₁，５₅，５₉，５₁₃にそれぞれ記憶され
た画素ａ，ｂ，ｅ，ｆが、図２４（Ｄ）に示すように、
カラムスイッチ１０７₁，１０７₅，１０７₉，１０７₁₃
を介して、リードバスＤ_R1乃至Ｄ_R4上にそれぞれ出力さ
れる。

【０２８７】リードバスＤ_R1乃至Ｄ_R4上の画素ａ，ｂ，
ｅ，ｆは、ローテーション回路１４２で受信され、左方
向に、０画素だけ逆ローテーションされて出力される。
即ち、この場合、画素ａ，ｂ，ｅ，ｆの並びは、図２４
（Ｅ）に示すように、そのままとされ、出力される。

【０２８８】次に、列アドレスＲとして、１が与えられ
ると、デコーダ１０３Ｃ₁乃至１０３Ｃ₄は、図１２にお
ける場合と同様に、カラムスイッチ１０７₂，１０７₆，
１０７₁₀，１０７₁₄をそれぞれオンにするから、図２４
（Ｃ）に示したメモリセル群５₁乃至５₁₆のうち、メモ
リセル群５₂，５₆，５₁₀，５₁₄にそれぞれ記憶された画
素ｇ，ｈ，ｃ，ｄが、図２４（Ｆ）に示すように、カラ
ムスイッチ１０７₂，１０７₆，１０７₁₀，１０７₁₄を介
して、リードバスＤ_R1乃至Ｄ_R4上にそれぞれ出力され
る。

【０２８９】リードバスＤ_R1乃至Ｄ_R4上の画素ｇ，ｈ，
ｃ，ｄは、ローテーション回路１４２で受信され、左方
向に、２画素だけ逆ローテーションされて出力される。
即ち、この場合、画素ｇ，ｈ，ｃ，ｄの並びは、図２４
（Ｇ）に示すように、画素ｃ，ｄ，ｇ，ｈの並びとさ
れ、出力される。

【０２９０】次に、列アドレスＲとして、２が与えられ
ると、デコーダ１０３Ｃ₁乃至１０３Ｃ₄は、図１２にお
ける場合と同様に、カラムスイッチ１０７₃，１０７₇，
１０７₁₁，１０７₁₅をそれぞれオンするから、図２４
（Ａ）に示したメモリセル群５₁乃至５₁₆のうち、メモ
リセル群５₃，５₇，５₁₁，５₁₅にそれぞれ記憶された画
素ｎ，ｉ，ｊ，ｍが、図２４（Ｈ）に示すように、カラ
ムスイッチ１０７₃，１０７₇，１０７₁₁，１０７₁₅を介
して、リードバスＤ_R1乃至Ｄ_R4上にそれぞれ出力され
る。

【０２９１】リードバスＤ_R1乃至Ｄ_R4上の画素ｎ，ｉ，
ｊ，ｍは、ローテーション回路１４２で受信され、左方
向に、１画素だけ逆ローテーションされて出力される。
即ち、この場合、画素ｎ，ｉ，ｊ，ｍの並びは、図２４
（Ｉ）に示すように、画素ｉ，ｊ，ｍ，ｎの並びとさ
れ、出力される。

【０２９２】次に、列アドレスＲとして、３が与えられ
ると、デコーダ１０３Ｃ₁乃至１０３Ｃ₄は、図１２にお
ける場合と同様に、その列アドレスＲのデコード結果と
して、カラムスイッチ１０７₄，１０７₈，１０７₁₂，１
０７₁₆をそれぞれオンするから、図２４（Ａ）に示した
メモリセル群５₁乃至５₁₆のうち、メモリセル群５₄，５
₈，５₁₂，５₁₆にそれぞれ記憶された画素ｌ，ｏ，ｐ，
ｋが、図２４（Ｊ）に示すように、カラムスイッチ１０
７₄，１０７₈，１０７₁₂，１０７₁₆を介して、リードバ
スＤ_R1乃至Ｄ_R4上にそれぞれ出力される。

【０２９３】リードバスＤ_R1乃至Ｄ_R4上の画素ｌ，ｏ，
ｐ，ｋは、ローテーション回路１４２で受信され、左方
向に、３画素だけ逆ローテーションされて出力される。
即ち、この場合、画素ｌ，ｏ，ｐ，ｋの並びは、図２４
（Ｋ）に示すように、画素ｋ，ｌ，ｏ，ｐの並びとさ
れ、出力される。

【０２９４】従って、図２３のＤＲＡＭチップによれ
ば、水平方向順の画素ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，
ｈ，ｉ，ｊ，ｋ，ｌ，ｍ，ｎ，ｏ，ｐの並びが、図２４
（Ａ）の画像の左上、右上、左下、右下の２×２画素の
ブロックを、ラインスキャン順に走査するような順番の
画素の並びが得られる。即ち、左上の２×２画素のブロ
ックを構成する画素ａ，ｂ，ｅ，ｆの並び、右上の２×
２画素のブロックを構成する画素ｃ，ｄ，ｇ，ｈの並
び、左下の２×２画素のブロックを構成する画素ｉ，
ｊ，ｍ，ｎの並び、右下の２×２画素のブロックを構成
する画素ｋ，ｌ，ｏ，ｐの並びが得られる。

【０２９５】次に、例えば、図２５に示すように、列デ
コーダ３Ｃ₁は、そこに列アドレスＷとして０，２，
１，３が供給されたときのみ、カラムスイッチ７₁乃至
７₄をそれぞれオンにし、ライトバスＤ_W1と、メモリセ
ルアレイ５のメモリセル群５₁乃至５₄それぞれとを接続
するようにする。また、列デコーダ３Ｃ₂は、そこに列
アドレスＷとして２，０，３，１が供給されたときの
み、カラムスイッチ７₅乃至７₈をそれぞれオンにし、ラ
イトバスＤ_W2と、メモリセルアレイ５のメモリセル群５
₅乃至５₈それぞれとを接続するようにする。さらに、列
デコーダ３Ｃ₃は、そこに列アドレスＷとして０，２，
１，３が供給されたときのみ、カラムスイッチ７₉乃至
７₁₂をそれぞれオンにし、ライトバスＤ_W3と、メモリセ
ルアレイ５のメモリセル群５₉乃至５₁₂それぞれとを接
続するようにする。また、列デコーダ３Ｃ₄は、そこに
列アドレスＷとして２，０，３，１が供給されたときの
み、カラムスイッチ７₁₃乃至７₁₆をそれぞれオンにし、
ライトバスＤ_W4と、メモリセルアレイ５のメモリセル群
５₁₃乃至５₁₆それぞれとを接続するようにする。

【０２９６】なお、ここでも、列デコーダ１０３Ｃ₁乃
至１０３Ｃ₄のデコード結果は変更しない。

【０２９７】そして、いま、図１３と同様の図２６
（Ａ）に示すように、第１行が画素ａ，ｂ，ｃ，ｄ、第
２行が画素ｅ，ｆ，ｇ，ｈ、第３行が画素ｉ，ｊ，ｋ，
ｌ、第４行が画素ｍ，ｎ，ｏ，ｐでなる４×４画素の画
像がラインスキャン順に、ローテーション回路１４１に
入力されるとすると、ローテーション回路１４１では、
第１乃至第４行の画素の並びが、例えば、０，２，１，
３画素だけ、それぞれ右にローテーションされる。従っ
て、図２２（Ｂ）と同様の図２６（Ｂ）に示すように、
第１行の画素ａ，ｂ，ｃ，ｄの並びはそのままに、第２
行の画素ｅ，ｆ，ｇ，ｈは、画素ｇ，ｈ，ｅ，ｆの並び
に、第３行の画素ｉ，ｊ，ｋ，ｌの並びは、画素ｌ，
ｉ，ｊ，ｋの並びに、第４行の画素ｍ，ｎ，ｏ，ｐの並
びは、画素ｎ，ｏ，ｐ，ｍに、それぞれされる。上述し
たように、ローテーション回路１４１における各行のロ
ーテーション結果としての４画素の並びのうち、最も左
の画素はライトバスＤ_W1に、左から２番目の画素はライ
トバスＤ_W2に、左から３番目の画素はライトバスＤ
_W3に、最も右の画素はライトバスＤ_W4に、それぞれ出力
される。

【０２９８】一方、ライトバスＤ_W1に接続されているカ
ラムスイッチ７₁乃至７₄、ライトバスＤ_W2に接続されて
いるカラムスイッチ７₅乃至７₈、ライトバスＤ_W3に接続
されているカラムスイッチ７₉乃至７₁₂、ライトバスＤ
_W4に接続されているカラムスイッチ７₁₃乃至７₁₆は、列
アドレスＷとして、０，１，２，３それぞれが与えられ
た場合に、図２５で説明したように制御されるから、カ
ラムスイッチ７₁乃至７_{1 6}に接続されているメモリセル
群５₁乃至５₁₆それぞれには、図２６（Ｃ）に示すよう
に、画素ａ，ｌ，ｇ，ｎ，ｉ，ｂ，ｏ，ｈ，ｃ，ｊ，
ｅ，ｐ，ｋ，ｄ，ｍ，ｆが記憶される。

【０２９９】そして、列アドレスＲとして、０が与えら
れると、デコーダ１０３Ｃ₁乃至１０３Ｃ₄は、図１２に
おける場合と同様に、カラムスイッチ１０７₁，１０
７₅，１０７₉，１０７₁₃をそれぞれオンにするから、図
２６（Ｃ）に示したメモリセル群５₁乃至５₁₆のうち、
メモリセル群５₁，５₅，５₉，５₁₃にそれぞれ記憶され
た画素ａ，ｉ，ｃ，ｋが、図２６（Ｄ）に示すように、
カラムスイッチ１０７₁，１０７₅，１０７₉，１０７₁₃
を介して、リードバスＤ_R1乃至Ｄ_R4上にそれぞれ出力さ
れる。

【０３００】リードバスＤ_R1乃至Ｄ_R4上の画素ａ，ｉ，
ｃ，ｋは、ローテーション回路１４２で受信され、左方
向に、０画素だけ逆ローテーションされて出力される。
即ち、この場合、画素ａ，ｉ，ｃ，ｋの並びは、図２６
（Ｅ）に示すように、そのままとされ、出力される。従
って、その画素ａ，ｉ，ｃ，ｋの並びのうち、左から２
番目の画素ｉと３番目の画素ｃとを入れ替えることで、
図２６（Ｆ）に示すように、図２６（Ａ）の画像の、最
も左上の画素ａを基準として、水平および垂直方向の両
方向に１画素おきの間引きを行った結果としての画素
ａ，ｃ，ｉ，ｋの並びが得られる。

【０３０１】次に、列アドレスＲとして、１が与えられ
ると、デコーダ１０３Ｃ₁乃至１０３Ｃ₄は、図１２にお
ける場合と同様に、カラムスイッチ１０７₂，１０７₆，
１０７₁₀，１０７₁₄をそれぞれオンにするから、図２６
（Ｃ）に示したメモリセル群５₁乃至５₁₆のうち、メモ
リセル群５₂，５₆，５₁₀，５₁₄にそれぞれ記憶された画
素ｌ，ｂ，ｊ，ｄが、図２６（Ｇ）に示すように、カラ
ムスイッチ１０７₂，１０７₆，１０７₁₀，１０７₁₄を介
して、リードバスＤ_R1乃至Ｄ_R4上にそれぞれ出力され
る。

【０３０２】リードバスＤ_R1乃至Ｄ_R4上の画素ｌ，ｂ，
ｊ，ｄは、ローテーション回路１４２で受信され、左方
向に、１画素だけ逆ローテーションされて出力される。
即ち、この場合、画素ｌ，ｂ，ｊ，ｄの並びは、図２６
（Ｈ）に示すように、画素ｂ，ｊ，ｄ，ｌの並びとさ
れ、出力される。従って、その画素ｂ，ｊ，ｄ，ｌの並
びのうち、左から２番目の画素ｊと３番目の画素ｄとを
入れ替えることで、図２６（Ｉ）に示すように、図２６
（Ａ）の画像の、第１行第２列の画素ｂを基準として、
水平および垂直方向の両方向に１画素おきの間引きを行
った結果としての画素ｂ，ｄ，ｊ，ｌの並びが得られ
る。

【０３０３】次に、列アドレスＲとして、２が与えられ
ると、デコーダ１０３Ｃ₁乃至１０３Ｃ₄は、図１２にお
ける場合と同様に、カラムスイッチ１０７₃，１０７₇，
１０７₁₁，１０７₁₅をそれぞれオンするから、図２６
（Ａ）に示したメモリセル群５₁乃至５₁₆のうち、メモ
リセル群５₃，５₇，５₁₁，５₁₅にそれぞれ記憶された画
素ｇ，ｏ，ｅ，ｍが、図２６（Ｊ）に示すように、カラ
ムスイッチ１０７₃，１０７₇，１０７₁₁，１０７₁₅を介
して、リードバスＤ_R1乃至Ｄ_R4上にそれぞれ出力され
る。

【０３０４】リードバスＤ_R1乃至Ｄ_R4上の画素ｇ，ｏ，
ｅ，ｍは、ローテーション回路１４２で受信され、左方
向に、２画素だけ逆ローテーションされて出力される。
即ち、この場合、画素ｇ，ｏ，ｅ，ｍの並びは、図２６
（Ｋ）に示すように、画素ｅ，ｍ，ｇ，ｏの並びとさ
れ、出力される。従って、その画素ｅ，ｍ，ｇ，ｏの並
びのうち、左から２番目の画素ｍと３番目の画素ｇとを
入れ替えることで、図２６（Ｌ）に示すように、図２６
（Ａ）の画像の、第２行第１列の画素ｅを基準として、
水平および垂直方向の両方向に１画素おきの間引きを行
った結果としての画素ｅ，ｇ，ｍ，ｏの並びが得られ
る。

【０３０５】次に、列アドレスＲとして、３が与えられ
ると、デコーダ１０３Ｃ₁乃至１０３Ｃ₄は、図１２にお
ける場合と同様に、その列アドレスＲのデコード結果と
して、カラムスイッチ１０７₄，１０７₈，１０７₁₂，１
０７₁₆をそれぞれオンするから、図２６（Ａ）に示した
メモリセル群５₁乃至５₁₆のうち、メモリセル群５₄，５
₈，５₁₂，５₁₆にそれぞれ記憶された画素ｎ，ｈ，ｐ，
ｆが、図２６（Ｍ）に示すように、カラムスイッチ１０
７₄，１０７₈，１０７₁₂，１０７₁₆を介して、リードバ
スＤ_R1乃至Ｄ_R4上にそれぞれ出力される。

【０３０６】リードバスＤ_R1乃至Ｄ_R4上の画素ｎ，ｈ，
ｐ，ｆは、ローテーション回路１４２で受信され、左方
向に、３画素だけ逆ローテーションされて出力される。
即ち、この場合、画素ｎ，ｈ，ｐ，ｆの並びは、図２６
（Ｎ）に示すように、画素ｆ，ｎ，ｈ，ｐの並びとさ
れ、出力される。従って、その画素ｆ，ｎ，ｈ，ｐの並
びのうち、左から２番目の画素ｎと３番目の画素ｈとを
入れ替えることで、図２６（Ｏ）に示すように、図２６
（Ａ）の画像の、第２行第２列の画素ｆを基準として、
水平および垂直方向の両方向に１画素おきの間引きを行
った結果としての画素ｆ，ｈ，ｎ，ｐの並びが得られ
る。

【０３０７】以上のように、図２５のＤＲＡＭチップに
よれば、水平方向順の画素ａ，ｂ，ｃ，ｄ，ｅ，ｆ，
ｇ，ｈ，ｉ，ｊ，ｋ，ｌ，ｍ，ｎ，ｏ，ｐの並びを、１
画素ごとの間引きを行った画素の並びに並べ替えること
ができる。

【０３０８】ここで、列デコーダ３Ｃ（３Ｃ₁乃至３
Ｃ₄）におけるデコード結果の変更は、列デコーダ３Ｃ
を、例えば、図９の列デコーダ１３１Ｃと同様の構成に
することで、容易に行うことができる。

【０３０９】なお、本実施の形態では、２つの列デコー
ダ３Ｃおよび１０３Ｃ（または１３１Ｃ）を設けるよう
にしたが、列デコーダは、３以上設けるようにすること
も可能である。

【０３１０】また、本実施の形態においては、行アドレ
スと列アドレスの２つのアドレスによってメモリセルを
特定するようにしたが、メモリセルは、その他、例え
ば、３以上のアドレス（例えば、画像を構成する画素の
行方向、列方向、および時間方向を指定するアドレスな
ど）によって特定するようにすることも可能である。

【０３１１】さらに、本実施の形態では、画像を構成す
る画素の並べ替えを行うようにしたが、画像以外の、例
えば、音声からサンプリングしたサンプル値のなどの並
べ替えを行うことも可能である。

【０３１２】また、本実施の形態では、４×４画素でな
る画像を、画素の並べ替え処理の対象としたが、４×４
画素以外でなる画像を、処理の対象とすることも可能で
ある。但し、処理の対象とする画像を構成する画素を記
憶するメモリセルすべては、基本的に、１ワード線上に
配置されている必要があるため、画素数の多い画像につ
いては、１ワード線のメモリセルに記憶可能な画素数で
構成されるブロックに分割し、各ブロックを、並列に処
理する必要がある。

【０３１３】さらに、本実施の形態においては、処理の
リアルタイム性については言及しなかったが、メモリセ
ルアレイ５に、１フレーム分より幾分多い記憶容量を持
たせることで、リアルタイム処理が可能となる。なお、
メモリセルアレイ５は、上述したように、ＤＲＡＭのメ
モリセルで構成されるから、メモリセルアレイ５を、１
フレーム分より幾分多い記憶容量としても、それによる
チップサイズの増加は、例えば、ＳＲＡＭで構成される
ラインメモリなどを設けることによるチップサイズの増
加に比較して僅かである。

【０３１４】また、例えば、図１２において、列デコー
ダ３Ｃと１０３Ｃとのデコード結果を入れ替えても、上
述したような画素の並べ替えが可能である。

【０３１５】

【発明の効果】以上の如く、本発明の記憶装置および記
憶方法によれば、第１のアドレスがデコードされて、記
憶手段に供給され、第２のアドレスがデコードされて、
記憶手段に供給される一方、記憶手段に書き込むデータ
がローテーションされ、そのローテーション結果が、第
１および第２のアドレスのデコード結果にしたがい、記
憶手段に書き込まれる。そして、第２のアドレスが、書
き込み時におけるデコード結果とは異なるデコード結果
にデコードされて、記憶手段に供給され、第１および第
２のアドレスのデコード結果にしたがい、記憶手段に記
憶されたデータが読み出され、そのデータがローテーシ
ョンされて出力される。従って、装置の大型化を極力避
けて、例えば、画像を構成する画素等の並べ替えを迅速
に行うことが可能となる。

【図面の簡単な説明】

【図１】データの読み出しと書き込みが別々のタイミン
グで行われるＤＲＡＭチップの構成例を示すブロック図
である。

【図２】図１のメモリセルアレイ５，ＳＡ６_i、および
カラムスイッチ７_iの構成例を示す回路図である。

【図３】図２のメモリセルアレイ５，ＳＡ６_i、および
カラムスイッチ７_iの動作を説明するためのタイミング
チャートである。

【図４】データの読み出しと書き込みを同時に行うこと
ができるＤＲＡＭチップの一実施の形態の構成例を示す
ブロック図である。

【図５】図４のメモリセルアレイ５，ＳＡ６_i、カラム
スイッチ７_iおよび１０７_iの構成例を示す回路図であ
る。

【図６】データのシャッフリングに適用可能なＤＲＡＭ
チップの一実施の形態の構成例を示すブロック図であ
る。

【図７】図６の列デコーダ３Ｃおよび１０３Ｃのデコー
ド処理を説明するための図である。

【図８】図６のＤＲＡＭチップを利用したシャッフリン
グ装置の一実施の形態の構成例を示すブロック図であ
る。

【図９】データのシャッフリングに適用可能なＤＲＡＭ
チップの他の実施の形態の構成例を示すブロック図であ
る。

【図１０】図９の列デコーダ１３１Ｃの構成例を示すブ
ロック図である。

【図１１】図１０のＣＡＭセルｉ＿ｊの構成例を示す回
路図である。

【図１２】本発明を適用したＤＲＡＭチップの第１実施
の形態の構成例を示すブロック図である。

【図１３】画素の並べ替えの対象とする画像を示す図で
ある。

【図１４】図１２のＤＲＡＭチップにおける書き込み処
理を説明するためのフローチャートである。

【図１５】図１２のＤＲＡＭチップにおける書き込み処
理を説明するため図である。

【図１６】図１２のＤＲＡＭチップにおける読み出し処
理を説明するためのフローチャートである。

【図１７】図１２のＤＲＡＭチップにおける読み出し処
理を説明するため図である。

【図１８】クラス分類適応処理回路の構成例を示すブロ
ック図である。

【図１９】図１８のクラス分類回路１４の処理を説明す
るための図である。

【図２０】学習装置の構成例を示すブロック図である。

【図２１】本発明を適用したＤＲＡＭチップの第２実施
の形態の構成例を示すブロック図である。

【図２２】図２１のＤＲＡＭチップの処理を説明するた
めの図である。

【図２３】本発明を適用したＤＲＡＭチップの第３実施
の形態の構成例を示すブロック図である。

【図２４】図２３のＤＲＡＭチップの処理を説明するた
めの図である。

【図２５】本発明を適用したＤＲＡＭチップの第４実施
の形態の構成例を示すブロック図である。

【図２６】図２５のＤＲＡＭチップの処理を説明するた
めの図である。

【図２７】従来の、画素の並べ替えを行う並べ替え装置
の一例の構成を示すブロック図である。

【符号の説明】

１Ｒ，１Ｃ バッファ， ２Ｒ 行アドレスラッチ回
路， ２Ｃ 列アドレスラッチ回路， ３Ｒ 行デコー
ダ， ３Ｃ，３Ｃ₁乃至３Ｃ₄ 列デコーダ， ４Ｒ 行
ドライバ， ４Ｃ 列ドライバ， ５ メモリセルアレ
イ， ６ センスアンプ群， ６₁乃至６_N センスアン
プ， ７₁乃至７_N カラムスイッチ， ８ＡＴＤ回路，
９ ＡＮＤゲート， １０ ＭＡ， １１ 出力バッ
ファ，１２ 入力バッファ， １３ 記録アンプ， ２
１乃至２４ ＦＥＴ， ２５コンデンサ， ２６乃至３
１，４１乃至４４，５１乃至６０ ＦＥＴ， １０２Ｃ
列アドレスラッチ回路， １０３Ｃ，１０３Ｃ₁乃至
１０３Ｃ₄ 列デコーダ， １０４Ｃ 列ドライバ，
１０７₁乃至１０７_N カラムスイッチ， １０８ＡＴＤ
回路， １０９ ＡＮＤゲート， １１２Ｃ ライトア
ドレスカウンタ， １１３Ｃ リードアドレスカウン
タ， １２１ ＤＲＡＭチップ， １２２Ｉ／Ｏセレク
タ， １３１Ｃ 列デコーダ， １４１，１４２ ロー
テーション回路， １＿１乃至８＿２５６ ＣＡＭセル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 浩 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 市川 勉 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5B015 HH03 JJ21 JJ31 KA33 KB12 KB22 KB35 KB43 KB44 KB49 KB50 KB82 KB92 MM10 NN01 PP07 5B024 AA07 AA15 BA17 BA18 BA21 BA25 BA29 CA07 CA18 5C052 AA17 GA07 GB01 GB05 GC02 GC04 GD01 GE04 GF04 5C053 FA27 FA30 GB18 GB19 KA03 KA08 KA17 KA19 KA20 KA21 KA24 LA20

Claims (8)

【特許請求の範囲】
1. 【請求項１】 データを記憶する記憶装置であって、 第１および第２のアドレスによって指定される記憶単位
   を有する記憶手段と、 前記第１のアドレスをデコードし、前記記憶手段に供給
   する第１のデコード手段と、 前記第２のアドレスをデコードし、前記記憶手段に供給
   する第２のデコード手段と、 前記記憶手段に書き込むデータをローテーションし、そ
   のローテーション結果を、前記第１および第２のデコー
   ド手段によるデコード結果にしたがい、前記記憶手段に
   書き込む書き込み用ローテーション手段と、 前記第２のアドレスをデコードし、前記記憶手段に供給
   する、前記第２のデコード手段とは異なるデコード結果
   を出力する第３のデコード手段と、 前記第１および第３のデコード手段によるデコード結果
   にしたがい、前記記憶手段に記憶されたデータを読み出
   し、そのデータをローテーションして出力する読み出し
   用ローテーション手段とを備えることを特徴とする記憶
   装置。
2. 【請求項２】 前記第２または第３のデコード手段のう
   ちの少なくとも一方は、そのデコード結果をプログラマ
   ブルに変更することができるものであることを特徴とす
   る請求項１に記載の記憶装置。
3. 【請求項３】 前記記憶単位は、第１または第２のアド
   レスのデコード結果によってそれぞれ特定される行また
   は列に配置されており、 所定の行に配置された前記記憶単位は、前記第１のアド
   レスのデコード結果によって指定され、 所定の列に配置された前記記憶単位は、前記第２のアド
   レスのデコード結果によって指定されることを特徴とす
   る請求項１に記載の記憶装置。
4. 【請求項４】 前記データは画像データであり、 前記書き込み用ローテーション手段は、前記画像データ
   を構成する水平方向に並ぶ画素をローテーションするこ
   とを特徴とする請求項１に記載の記憶装置。
5. 【請求項５】 データを記憶する記憶装置の記憶方法で
   あって、 前記記憶装置は、第１および第２のアドレスによって指
   定される記憶単位を有する記憶手段を備え、 前記第１のアドレスをデコードし、前記記憶手段に供給
   する第１のデコードステップと、 前記第２のアドレスをデコードし、前記記憶手段に供給
   する第２のデコードステップと、 前記記憶手段に書き込むデータをローテーションし、そ
   のローテーション結果を、前記第１および第２のデコー
   ドステップにおけるデコード結果にしたがい、前記記憶
   手段に書き込む書き込み用ローテーションステップと、 前記第２のアドレスをデコードし、前記記憶手段に供給
   する、前記第２のデコードステップにおけるデコード結
   果とは異なるデコード結果を出力する第３のデコードス
   テップと、 前記第１および第３のデコードステップにおけるデコー
   ド結果にしたがい、前記記憶手段に記憶されたデータを
   読み出し、そのデータをローテーションして出力する読
   み出し用ローテーションステップとを備えることを特徴
   とする記憶方法。
6. 【請求項６】 前記第２または第３のデコードステップ
   のうちの少なくとも一方において、そのデコード結果を
   プログラマブルに変更することができることを特徴とす
   る請求項５に記載の記憶方法。
7. 【請求項７】 前記記憶単位は、第１または第２のアド
   レスのデコード結果によってそれぞれ特定される行また
   は列に配置されており、 所定の行に配置された前記記憶単位は、前記第１のアド
   レスのデコード結果によって指定され、 所定の列に配置された前記記憶単位は、前記第２のアド
   レスのデコード結果によって指定されることを特徴とす
   る請求項５に記載の記憶方法。
8. 【請求項８】 前記データは画像データであり、 前記書き込み用ローテーションステップにおいて、前記
   画像データを構成する水平方向に並ぶ画素をローテーシ
   ョンすることを特徴とする請求項５に記載の記憶方法。