JP2000090661A

JP2000090661A - 記憶装置

Info

Publication number: JP2000090661A
Application number: JP25787898A
Authority: JP
Inventors: Tetsujiro Kondo; 哲二郎近藤; Akihiro Okumura; 明弘奥村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-09-11
Filing date: 1998-09-11
Publication date: 2000-03-31

Abstract

(57)【要約】【課題】画像データなどのシャッフリングを、高速に
行う。【解決手段】メモリセルアレイ５は、行アドレスおよ
び列アドレスによって指定されるメモリセルを有してお
り、行デコーダ３Ｒは、行アドレスをデコードし、列ド
ライバ４Ｒを介して、メモリセルアレイ５に供給するよ
うになされている。列デコーダ３Ｃまたは１０３は、列
アドレスＷまたはＲをそれぞれデコードし、列ドライバ
４Ｃまたは１３１Ｃを介してメモリセルアレイ５にそれ
ぞれ供給するようになされている。そして、列デコーダ
１３１Ｃは、そのデコード結果をプログラマブルに変更
することができるものとされており、これにより、例え
ば、列デコーダ３Ｃと１３１Ｃとにおけるデコード結果
が異なるように、列デコーダ１３１Ｃのプログラムを行
うことで、データのシャッフリングを、高速に行うこと
ができるようになされている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶装置に関し、
特に、例えば、画像のシャッフリング（またはスクラン
ブル）を、高速に行うことができるようにする記憶装置
に関する。

【０００２】

【従来の技術】例えば、ディジタル画像データを、衛星
回線やインターネットその他の通信ネットワークを介し
て送信（通信）する場合、およびディジタルＶＴＲ（Vi
deo Tape Record）やＤＶＤ（Digital Versatile Dis
c）などの記録メディアに記録する場合においては、ノ
イズ対策や、ネットワーク上のセキュリティ、著作権や
放映権の保護等の観点から、画像データに対して、シャ
ッフリング（またはスクランブル）を施すことが多い。

【０００３】図１２は、画像データのシャッフリングを
行う、従来のシャッフリングメモリ装置の一例の構成を
示している。

【０００４】このシャッフリングメモリ装置には、シャ
ッフリング対象の、例えば８ビットの画像データ、ライ
トパルス、リードパルス、およびライトイネーブル信号
ＷＥが供給されるようになされており、画像データは、
Ｉ／Ｏ（Input/Output）セレクタ２０１に、ライトパル
スは、ライトアドレスカウンタ２０２に、リードパルス
は、リードアドレスカウンタ２０３に、ライトイネーブ
ル信号ＷＥは、Ｉ／Ｏセレクタ２０１、セレクタ２０
５、およびＲＡＭ（Random Access Memory）２０６に、
それぞれ供給されるようになされている。

【０００５】そして、このシャッフリングメモリ装置に
おいては、Ｉ／Ｏセレクタ２０１に供給された画像デー
タが、ＲＡＭ２０６に書き込まれ、その後、そのＲＡＭ
２０６から画像データが読み出されることで、画像のシ
ャッフリングが行われるようになされている。

【０００６】即ち、画像データの書き込み時において
は、例えば、ライトイネーブル信号ＷＥは、Ｈ（High）
レベルまたはＬ（Low）レベルのうちの、書き込みを表
す、例えば、Ｈレベルとされ、Ｉ／Ｏセレクタ２０１、
セレクタ２０５、およびＲＡＭ２０６に供給される。Ｉ
／Ｏセレクタ２０１は、Ｈレベルのライトイネーブル信
号ＷＥを受信すると、シャッフリング対象の画像データ
を選択し、ＲＡＭ２０６の入出力端子（Ｉ／Ｏ）に供給
する。

【０００７】また、ライトイネーブル信号ＷＥがＨレベ
ルとされると、ライトパルスの、ライトアドレスカウン
タ２０２への供給が開始され、ライトアドレスカウンタ
２０２は、ライトパルスにしたがい、例えば、８ビット
のカウント値を１ずつインクリメントしていく。そし
て、その８ビットのカウント値を、ライトアドレスとし
てセレクタ２０５に出力する。

【０００８】セレクタ２０５は、Ｈレベルのライトイネ
ーブル信号ＷＥを受信しているときは、ライトアドレス
カウンタ２０２の出力を選択し、ＲＡＭ２０６のアドレ
ス端子（Address）に供給する。従って、いまの場合、
ライトアドレスカウンタ２０２が出力するライトアドレ
スが、セレクタ２０５を介して、ＲＡＭ２０６に供給さ
れる。

【０００９】ＲＡＭ２０６では、セレクタ２０５を介し
て供給されるライトアドレスにしたがって、Ｉ／Ｏセレ
クタ２０１を介して供給される画像データが記憶されて
いく。従って、例えば、ライトアドレスカウンタ２０２
が、いわゆるラインスキャン順にしたがったライトアド
レスを発生するようになされている場合には、ＲＡＭ２
０６において、画像データは、ラインスキャン順に記憶
されていく。

【００１０】以上のようにしてＲＡＭ２０６に記憶され
た画像データの読み出し時においては、ライトイネーブ
ル信号ＷＥが、読み出しを表すＬレベルとされ、Ｉ／Ｏ
セレクタ２０１、セレクタ２０５、およびＲＡＭ２０６
に供給される。Ｉ／Ｏセレクタ２０１は、Ｌレベルのラ
イトイネーブル信号ＷＥを受信すると、ＲＡＭ２０６の
入出力端子を選択する。

【００１１】また、ライトイネーブル信号ＷＥがＬレベ
ルとされると、リードパルスの、リードアドレスカウン
タ２０３への供給が開始され、リードアドレスカウンタ
２０３は、ライトアドレスカウンタ２０２と同様に、リ
ードパルスにしたがい、８ビットのカウント値を１ずつ
インクリメントしていく。そして、その８ビットのカウ
ント値を、リードアドレスとしてアドレス変換用ＲＡＭ
２０４に出力する。

【００１２】ここで、リードアドレスカウンタ２０３
は、ライトアドレスカウンタ２０２が出力するライトア
ドレスと同一のリードアドレスを出力する。従って、こ
のリードアドレスを、そのまま、ＲＡＭ２０６に与えれ
ば、ＲＡＭ２０６からは、ＲＡＭ２０６への書き込み時
と同一の順番で、即ち、ここでは、ラインスキャン順に
画像データが読み出されることになる。

【００１３】アドレス変換用ＲＡＭ２０４は、リードア
ドレスカウンタ２０３からのリードアドレスを受信する
と、そのリードアドレスに対応するアドレスに記憶され
ている８ビットの値を読み出して出力し、これにより、
リードアドレスを変換する。即ち、アドレス変換用ＲＡ
Ｍ２０４は、ライトアドレスと同一のリードアドレス
を、ライトアドレスとは異なるものに変換する。アドレ
ス変換用ＲＡＭ２０４が出力する変換後のリードアドレ
スは、セレクタ２０５に供給される。

【００１４】セレクタ２０５は、Ｌレベルのライトイネ
ーブル信号ＷＥを受信しているときは、アドレス変換用
ＲＡＭ２０４の出力を選択し、ＲＡＭ２０６のアドレス
端子に供給する。従って、いまの場合、アドレス変換用
ＲＡＭ２０４が出力する変換後のリードアドレスが、セ
レクタ２０５を介して、ＲＡＭ２０６に供給される。

【００１５】ＲＡＭ２０６では、セレクタ２０５を介し
て供給される変換後のリードアドレスにしたがって、対
応するアドレスに記憶されている画像データが読み出さ
れる。ここで、変換後のリードアドレスは、上述したよ
うに、ライトアドレスとは異なったものになっているか
ら、変換後のリードアドレスにしたがって、ＲＡＭ２０
６から画像データが読み出されることで、その画像デー
タはシャッフリングされる。このシャッフリングされた
画像データ（以下、適宜、シャッフリングデータとい
う）は、Ｉ／Ｏセレクタ２０１に出力される。

【００１６】Ｉ／Ｏセレクタ２０１は、上述したよう
に、ＲＡＭ２０６の出力を選択しているから、ＲＡＭ２
０６から読み出されたシャッフリングデータは、Ｉ／Ｏ
セレクタ２０１を介して出力される。

【００１７】なお、アドレス変換用ＲＡＭ２０４は、Ｒ
ＡＭの他、ＲＯＭ（Read Only Memory）で構成すること
も可能である。

【００１８】

【発明が解決しようとする課題】以上のように、従来の
シャッフリングメモリ装置では、画像データをシャッフ
リングするための、その画像データを一時記憶させるバ
ッファとしてのＲＡＭ２０６の他に、リードアドレス
を、ライトアドレスと異なるものに変換するためのアド
レス変換用ＲＡＭ２０４が必要であった。従って、アド
レス変換用ＲＡＭ２０４において、リードアドレスを変
換するための時間、即ち、アドレス変換用ＲＡＭ２０４
に対するアクセス時間だけ余計に、処理に時間を要し、
このため、例えば、画像をリアルタイムでシャッフリン
グする場合に、処理が破綻することがあった。

【００１９】ここで、シャッフリングに要する時間を短
縮する方法としては、ＲＡＭ２０６として、高速なメモ
リを用いることが考えられる。高速なメモリとしては、
例えば、シンクロナスＤＲＡＭ（Dynamic RAM）などが
知られているが、シンクロナスＤＲＡＭは、データの読
み書きを、シリアルでしか行うことができないため、こ
れを、図１２のＲＡＭ２０６の替わりに用いた場合に
は、その前段で、一度にシリアルに書き込まれる分のデ
ータをシャッフリングしてから、シンクロナスＤＲＡＭ
に、データを書き込む必要があり、従って、シンクロナ
スＤＲＡＭの前段において、データをシャッフリングす
るための、そのデータを一時記憶するバッファが必要と
なる。

【００２０】図１２において、ＲＡＭ２０６は、データ
をシャッフリングするために設けられているのにもかか
わらず、このＲＡＭ２０６の替わりにシンクロナスＤＲ
ＡＭを用いた場合には、さらに、その前段にバッファが
必要となるのは無駄であり、好ましくない。

【００２１】本発明は、このような状況に鑑みてなされ
たものであり、画像データなどのシャッフリングを、高
速に行うことができるようにするものである。

【００２２】

【課題を解決するための手段】本発明の記憶装置は、第
１および第２のアドレスによって指定される記憶単位を
有する記憶手段と、第１のアドレスをデコードし、記憶
手段に供給する第１のデコード手段と、複数の第２のア
ドレスそれぞれをデコードし、記憶手段に供給する複数
の第２のデコード手段とを備え、複数の第２のデコード
手段のうちの１以上は、そのデコード結果をプログラマ
ブルに変更することができるものであることを特徴とす
る。

【００２３】上記構成の記憶装置においては、記憶手段
は、第１および第２のアドレスによって指定される記憶
単位を有している。第１のデコード手段は、第１のアド
レスをデコードし、記憶手段に供給するようになされて
いる。複数の第２のデコード手段は、複数の第２のアド
レスそれぞれをデコードし、記憶手段に供給するように
なされており、そのうちの１以上は、そのデコード結果
をプログラマブルに変更することができるものとされて
いる。

【００２４】

【発明の実施の形態】以下に、本発明の実施の形態を説
明するが、その前段階の準備として、データの読み出し
と書き込みとが、別々のタイミングで行われるＤＲＡＭ
チップと、データの読み出しと書き込みとを、同時のタ
イミングで行うことができるＤＲＡＭチップとについて
説明する。

【００２５】図１は、データの読み出しと書き込みと
が、別々のタイミングで行われるＤＲＡＭチップの構成
例を示している。

【００２６】このＤＲＡＭチップには、メモリセルを特
定するためのアドレスとしての行アドレスおよび列アド
レス、行アドレスの入力タイミングに同期したＲＡＳ
（RowAddress Strobe）信号、列アドレスの入力タイミ
ングに同期したＣＡＳ（ColumnAddress Strobe）信号、
電源として用いられる電圧ＶＤＤおよびＶ_SS、並びに読
み出しと書き込みとのうちのいずれを行うかを表すライ
トイネーブル信号ＷＥなどが供給されるようになされて
いる。

【００２７】バッファ１Ｒには、ＲＡＳ信号が供給され
るようになされており、バッファ１Ｒは、ＲＡＳ信号に
同期して、行アドレスラッチ回路２Ｒに対し、ＤＲＡＭ
チップに供給されるアドレスの一部を、行アドレスとし
てラッチするための同期信号を出力するようになされて
いる。さらに、バッファ１Ｒは、ＲＡＳ信号に基づき、
ＥＱＹＥ信号を生成し、ＡＮＤゲート９の一方の入力端
子に供給するようになされている。即ち、ＲＡＳ信号
は、いわゆるチップイネーブル信号としての性質も有し
ており、バッファ１Ｒは、そのチップイネーブル信号に
基づき、例えば、ＤＲＡＭチップが不活性状態にあると
きにＨレベルとなり、活性状態にあるときにＬレベルと
なるＥＱＹＥ信号を生成するようになされている。

【００２８】バッファ１Ｃには、ＣＡＳ信号が供給され
るようになされており、バッファ１Ｃは、ＣＡＳ信号に
同期して、列アドレスラッチ回路２Ｒに対し、ＤＲＡＭ
チップに供給されるアドレスの一部を列アドレスとして
ラッチするための同期信号を出力するようになされてい
る。さらに、バッファ１Ｃは、ＣＡＳ信号に基づいて、
出力バッファ１１がデータをラッチして出力するタイミ
ングを制御するＤ_out制御信号を生成し、出力バッファ
１１に供給するようになされている。即ち、ＣＡＳ信号
は、いわゆるアウトプットイネーブル信号の性質も有し
ており、バッファ１Ｃは、そのアウトプットイネーブル
信号に基づき、出力バッファ１１におけるデータのラッ
チを制御するＤ_out制御信号を生成するようになされて
いる。

【００２９】行アドレスラッチ回路２Ｒは、バッファ１
Ｒからの同期信号に同期して、ＤＲＡＭチップに供給さ
れるアドレスの一部を行アドレスとしてラッチし、行デ
コーダ３Ｒに供給するようになされている。また、行ア
ドレスラッチ回路２Ｒは、行アドレスのラッチを完了す
ると、その完了を表すラッチ完了信号ＬＣＨを、列アド
レスラッチ回路２Ｃに供給するようになされている。

【００３０】列アドレスラッチ回路２Ｃは、バッファ１
Ｃからの同期信号、および行アドレスラッチ回路２Ｒか
らのラッチ完了信号ＬＣＨに同期して、ＤＲＡＭチップ
に供給されるアドレスの一部を列アドレスとしてラッチ
し、列デコーダ３ＣおよびＡＴＤ（Address Transit De
tector）回路８に供給するようになされている。

【００３１】行デコーダ３Ｒ（第１のデコード手段）ま
たは列デコーダ３Ｃ（第２のデコード手段）は、行アド
レスラッチ回路２Ｒまたは列アドレスラッチ回路３Ｃか
らの行アドレスをデコードし、そのデコード結果に基づ
いて、行ドライバ４Ｒまたは列ドライバ４Ｃを、それぞ
れ制御するようになされている。

【００３２】行ドライバ４Ｒは、行デコーダ３Ｒからの
制御にしたがって、メモリセルアレイ５の中に行方向に
配置されたワード線ＷＬを駆動し、これにより、データ
を読み書きする対象の行のメモリセル（記憶単位）を指
定するようになされている。

【００３３】列ドライバ４Ｃは、列デコーダ３Ｃからの
制御にしたがって、カラムスイッチ７_iを制御し、これ
により、ＳＡ（センスアンプ）６_iを介して、メモリセ
ルアレイ５の中に列方向に配置されたビット線ＢＬまた
は！ＢＬを、データバスＤまたは！Ｄに、それぞれ接続
して、メモリセルに対するデータの読み書きが可能な状
態とするようになされている。

【００３４】ここで、図１等において、バー（￣）を付
したＢＬ等は、ＢＬの反転を表すが、本明細書中では、
そのようなバー（￣）を付したＢＬ等を、ＢＬの前に！
マークを付した！ＢＬ等と記述する。

【００３５】メモリセルアレイ５（記憶手段）は、メモ
リセル（記憶単位）が、行方向と列方向それぞれに配置
されて構成されており、各メモリセルは、その行または
列の位置をそれぞれ特定するための行アドレスまたは列
アドレスによって特定されるようになされている。即
ち、メモリセルアレイ５は、行方向または列方向に、そ
れぞれ、ＮまたはＭ個のメモリセルが配置されて構成さ
れている。さらに、メモリセルアレイ５は、行方向にＭ
本のワード線ＷＬを有しているとともに、列方向にＮ本
（組）のビット線ＢＬおよび！ＢＬを有しており、各メ
モリセルは、ワード線ＷＬとビット線ＢＬおよび！ＢＬ
との交点に対応している。そして、行ドライバ４Ｒによ
って駆動されるワード線ＷＬと、列ドライバ４Ｃによっ
て、データバスＤおよび！Ｄに接続されるビット線ＢＬ
および！ＢＬとの交点に対応するメモリセルが、データ
を読み書きする対象とされる。

【００３６】センスアンプ群６は、メモリセルアレイ５
の行方向に配列されたメモリセルの数（メモリセルの列
数）と同一の数のＳＡ６₁乃至６_Nから構成されており、
ＳＡ６_i（ｉ＝１，２，・・・，Ｎ）は、データの読み
出し対象のメモリセルから読み出されたデータを増幅、
ラッチし、カラムスイッチ７_iを介して、データバスＤ
および！Ｄ上に出力するようになされている。

【００３７】カラムスイッチ７_iは、ＳＡ６_iと同一の数
だけ設けられており、列ドライバ４Ｃにおいて、列デコ
ーダ３Ｃにおける列アドレスのデコード結果に基づき、
そのオン／オフが制御されるようになされている。即
ち、カラムスイッチ７_iは、オン状態になることによ
り、データバスＤおよび！Ｄと、センスアンプ６_iに接
続されたビット線ＢＬおよび！ＢＬとを電気的に接続
し、そのビット線ＢＬおよび！ＢＬ上にあるメモリセル
に対して、データの読み書きが可能な状態とするように
なされている。

【００３８】なお、上述したことから、図１のＤＲＡＭ
チップには、Ｎ個のＳＡ６₁乃至６_N、およびＮ個のカラ
ムスイッチ７₁乃至７_Nが設けられているが、図が煩雑に
なるのを避けるため、１のＳＡ６_i、および１のカラム
スイッチ７_iだけを図示してある。

【００３９】ＡＴＤ回路８は、列アドレスラッチ回路２
Ｃの出力に基づいて、例えば、列アドレスが遷移する
（切り替わる）間においてＨレベルとなり、他の場合に
おいてＬレベルとなるＡＴＤ信号を生成し、ＡＮＤゲー
ト９の他方の入力端子に供給するようになされている。

【００４０】ＡＮＤゲート９は、バッファ１ＲからのＥ
ＱＹＥ信号と、ＡＴＤ回路８からのＡＴＤ信号の論理積
をとり、データバスＤおよび！Ｄをショートするための
ショート信号ＣＹを、列ドライバ４Ｃに供給するように
なされている。

【００４１】ここで、上述したように、ＥＱＹＥ信号
は、ＤＲＡＭチップが不活性状態のときのみＨレベルと
なり、ＡＴＤ信号は、列アドレスの遷移時にのみＨレベ
ルとなるから、ショート信号ＣＹは、ＤＲＡＭチップが
不活性状態で、かつ列アドレスの遷移時にのみＨレベル
となり、他の場合にはＬレベルとなる。そして、列ドラ
イバ４Ｃは、このようなショート信号ＣＹがＨレベルに
なっているときに、データバスＤおよび！Ｄをショート
することで、そのデータバスＤおよび！Ｄ上にのってい
るデータを消去する。このようにすることにより、メモ
リセルアレイ５に対するデータの読み書きの高速化を図
ることができる。

【００４２】ＭＡ（メインアンプ）１０は、データバス
Ｄおよび！Ｄに接続されており、メモリセルアレイ５か
ら読み出され、データバスＤおよび！Ｄ上に出力された
データを増幅して、出力バッファ１１に供給するように
なされている。出力バッファ１１は、バッファ１Ｃから
のＤ_out制御信号にしたがって、ＭＡ１０からのデータ
をラッチし、出力端子Ｄ_outから出力するようになされ
ている。

【００４３】入力バッファ１２は、入力端子Ｄ_inに接続
されており、その入力端子Ｄ_inから入力される書き込み
対象のデータをラッチし、記録アンプ１３に供給するよ
うになされている。記録アンプ１３は、入力バッファ１
２からのデータを増幅し、データバスＤおよび！Ｄ上に
出力するようになされている。

【００４４】次に、図２は、図１のメモリセルアレイ
５，ＳＡ６_i、およびカラムスイッチ７_iの構成例を示し
ている。

【００４５】ビット線イコライズ信号線は、メモリセル
アレイ５に対するデータの読み書きを行うときにＬレベ
ルにされ、他の場合にはＨレベルにされているビット線
イコライズ信号が供給されるようになされており、この
ビットイコライズ信号線には、ＦＥＴ（ＮチャネルＦＥ
Ｔ）２１乃至２３のゲートが接続されている。そして、
ＦＥＴ２１および２２のドレインは、電圧ＶＤＤの１／
２の電圧が供給されている１／２ＶＤＤ線に接続されて
おり、ＦＥＴ２１または２２のソースは、ＦＥＴ２３の
ドレインまたはソースにそれぞれ接続されている。ま
た、ＦＥＴ２１のソースとＦＥＴ２３のドレインとの接
続点は、ビット線ＢＬの一端に接続されており、ＦＥＴ
２２のソースとＦＥＴ２３のソースとの接続点は、ビッ
ト線！ＢＬの一端に接続されている。

【００４６】なお、ビット線イコライズ信号線および１
／２ＶＤＤ線は、メモリセルアレイ５において行方向に
配置されており、また、３つのＦＥＴ２１乃至２３でな
る回路は、メモリセルアレイ５を構成する行方向のメモ
リセルの数と同一の数だけ設けられている。

【００４７】ビット線ＢＬには、さらに、ＦＥＴ（Ｎチ
ャネルＦＥＴ）２４のドレインが接続されており、その
ソースには、一端が接地されたコンデンサ２５の他端が
接続されている。そして、ＦＥＴ２４のゲートは、ワー
ド線ＷＬに接続されている。ここで、以上のＦＥＴ２４
およびコンデンサ２５が、１のメモリセルを構成してお
り、メモリセルアレイ５では、このように構成されるメ
モリセルが、列方向にＭ個、行方向にＮ個、それぞれ配
置されている。

【００４８】ビット線ＢＬには、また、ＦＥＴ（Ｐチャ
ネルＦＥＴ）２６のドレインも接続されており、ビット
線ＢＬとＦＥＴ２６のドレインとの接続点は、ＦＥＴ
（ＮチャネルＦＥＴ）２７のドレインおよびＦＥＴ（Ｐ
チャネルＦＥＴ）２８のゲートと接続されている。ま
た、ＦＥＴ２７のゲートは、ＦＥＴ２６のゲートと接続
されている。

【００４９】ＦＥＴ２８のドレインは、ビット線！Ｂ
Ｌ，ＦＥＴ（ＮチャネルＦＥＴ）２９のドレイン、およ
びＦＥＴ２６のゲートとＦＥＴ２７のゲートとの接続点
に接続されている。さらに、ＦＥＴ２８および２９のゲ
ートどうしが接続されており、そのゲートどうしの接続
点は、ＦＥＴ２６および２７のドレインどうしの接続点
とも接続されている。そして、ＦＥＴ２６および２８の
ソースは、センスアンプＨ信号線に、ＦＥＴ２７および
２９のソースは、センスアンプＬ信号線に、それぞれ接
続されている。

【００５０】ここで、以上のＦＥＴ２６乃至２９が、１
のＳＡ６_iを構成しており、上述したように、このよう
に構成されるＳＡ６_iが、メモリセルアレイ５を構成す
る行方向のメモリセルの数と同一の数だけ設けられてい
る。

【００５１】なお、センスアンプＨ信号線およびセンス
アンプＬ信号線は、メモリセルアレイ５における行方向
と平行に配置されている。そして、センスアンプＨ信号
線またはセンスアンプＬ信号線には、ＳＡ６_iを駆動す
るための所定のＨレベルまたはＬレベルの信号としての
センスアンプＨ信号またはセンスアンプＬ信号が、それ
ぞれ供給されるようになされている。

【００５２】ビット線ＢＬまたは！ＢＬの他端には、Ｆ
ＥＴ（ＮチャネルＦＥＴ）３０または３１のドレイン
が、それぞれ接続されている。また、ＦＥＴ３０または
３１のソースは、データバスＤまたは！Ｄに、それぞれ
接続されている。そして、ＦＥＴ３０および３１のゲー
トどうしが接続され、その接続点は、列デコード線ＹＬ
に接続されている。

【００５３】ここで、以上のＦＥＴ３０および３１が、
１のカラムスイッチ７_iを構成しており、上述したよう
に、このように構成されるカラムスイッチ７_iが、メモ
リセルアレイ５を構成する行方向のメモリセルの数と同
一の数だけ設けられている。

【００５４】また、列デコード線ＹＬは、列ドライバ４
Ｃによって駆動されるようになされており、これによ
り、カラムスイッチ７_iとしてのＦＥＴ３０および３１
のゲートにＨまたはＬレベルが印加され、ＦＥＴ３０お
よび３１がオンまたはオフし、ビット線ＢＬまたは！Ｂ
Ｌと、データバスＤまたは！Ｄとの電気的な接続状態が
制御されるようになされている。

【００５５】次に、図３のタイミングチャートを参照し
て、図２のメモリセルアレイ５，ＳＡ６_i、およびカラ
ムスイッチ７_iの動作について説明する。なお、ここで
は、図２に示したＦＥＴ２４およびコンデンサ２５から
なるメモリセルを対象に、データの読み書きが行われる
ものとする。

【００５６】データの読み出し時および書き込み時にお
いては、図３（Ａ）に示すように、ビット線イコライズ
信号がＨレベルからＬレベルにされる。これにより、Ｆ
ＥＴ２１乃至２３は、オン状態からオフ状態となるた
め、ビット線ＢＬおよび！ＢＬは、電圧ＶＤＤの１／２
の電圧を供給する１／２ＶＤＤ線から電気的に切り離さ
れる。

【００５７】その後、ＦＥＴ２４およびコンデンサ２５
でなるメモリセルの行アドレスが行デコーダ３Ｒに与え
られると、列デコーダ３Ｒは、その行アドレスをデコー
ドし、さらに、そのデコード結果にしたがって、ＦＥＴ
２４およびコンデンサ２５でなるメモリセルの行のワー
ド線ＷＬ、即ち、ＦＥＴ２４のゲートに接続されたワー
ド線ＷＬを、図３（Ｂ）に示すように、ＬレベルからＨ
レベルにする。これにより、ＦＥＴ２４は、オフ状態か
らオン状態となり、そのソースに接続されたコンデンサ
２５は、ビット線ＢＬと電気的に接続される。

【００５８】さらに、センスアンプＨ信号が、図３
（Ｃ）に示すように、ＬレベルからＨレベルにされ、セ
ンスアンプＬ信号が、図３（Ｄ）に示すように、Ｈレベ
ルからＬレベルにされる。これにより、ＳＡ６_iが動作
状態となる。

【００５９】ＳＡ６_iが動作状態となると、ビット線Ｂ
Ｌ上に現れるコンデンサ２５の電圧が差動増幅されてラ
ッチされる。その結果、図３（Ｅ）に示すように、ビッ
ト線ＢＬの電圧は、ＶＤＤ／２から、ＨまたはＬレベル
のうちの一方に、ビット線！ＢＬの電圧は、ＶＤＤ／２
から他方に、それぞれ変化する。

【００６０】即ち、ビット線ＢＬおよび！ＢＬの電位
は、ビット線イコライズ信号がＨレベルの状態では、Ｆ
ＥＴ２１乃至２３がオン状態になっているから、１／２
ＶＤＤ線上の電圧ＶＤＤ／２となっている。そして、ビ
ット線イコライズ信号がＨレベルからＬレベルとなる
と、ＦＥＴ２１乃至２３がオン状態からオフ状態とな
り、ビット線ＢＬおよび！ＢＬは、１／２ＶＤＤ線から
切り離されるが、ビット線ＢＬおよび！ＢＬの容量によ
って、しばらくは、ＶＤＤ／２の電位に保持されたまま
となる。さらに、ワード線ＷＬがＬレベルからＨレベル
になると、ビット線ＢＬとコンデンサ２５とが接続さ
れ、ビット線ＢＬの電位は、電圧ＶＤＤ／２から、コン
デンサ２５にチャージされている電荷の分だけ変化す
る。そして、ＳＡ６_iが動作状態となると、ＳＡ６_iにお
いて、ビット線ＢＬの電位の変化分が差動増幅される。
即ち、ＳＡ６_iでは、コンデンサ２５の電圧が、電圧Ｖ
ＤＤ／２を基準電圧として差動増幅される。

【００６１】その後、図３（Ｆ）に示すように、ＦＥＴ
２４およびコンデンサ２５でなるメモリセルの列アドレ
スが列デコーダ３Ｃに与えられると、列デコーダ３Ｃ
は、その列アドレスをデコードし、さらに、そのデコー
ド結果にしたがって、ＦＥＴ２４およびコンデンサ２５
でなるメモリセルの列のカラムスイッチ７_iを、オフ状
態からオン状態にするように、列ドライバ４Ｃを制御す
る。列ドライバ４Ｃは、この制御にしたがい、カラムス
イッチ７_iに接続された列デコード線ＹＬを、図３
（Ｇ）に示すように、ＬレベルからＨレベルにする。

【００６２】列デコード線ＹＬ上のＨレベルは、カラム
スイッチ７_iとしてのＦＥＴ３０および３１のゲートに
印加される。これにより、ＦＥＴ３０および３１は、オ
フ状態からオン状態になり、ビット線ＢＬはデータバス
Ｄと、ビット線！ＢＬはデータバス！Ｄと、それぞれ、
電気的に接続される。

【００６３】データの読み出し時においては、上述のよ
うにして、ビット線ＢＬおよび！ＢＬとデータバスＤお
よび！Ｄとが接続されることにより、ＳＡ６_iで差動増
幅されたコンデンサ２５の電圧、即ち、ＦＥＴ２４およ
びコンデンサ２５でなるメモリセルに記憶されていたデ
ータが、図３（Ｈ）に示すように、データバスＤおよび
！Ｄ上に出力される（データバスＤには、メモリセルに
記憶されていたデータが、データバス！Ｄには、メモリ
セルに記憶されていたデータの反転が、それぞれ出力さ
れる）。

【００６４】一方、データの書き込み時においては、上
述のようにして、ビット線ＢＬおよび！ＢＬとデータバ
スＤおよび！Ｄとが接続された後、図３（Ｉ）に示すよ
うに、書き込み対象のデータが、データバスＤ上に出力
される。そして、その書き込み対象のデータに対応する
電荷が、ビット線ＢＬおよびＦＥＴ２４を介して、コン
デンサ２５にチャージされ、これにより、書き込み対象
のデータが、ＦＥＴ２４およびコンデンサ２５でなるメ
モリセルに記憶される。

【００６５】次に、図１のＤＲＡＭチップの動作につい
て説明する。

【００６６】ＤＲＡＭチップには、データを読み書きす
るメモリセルを特定するためのアドレス、ＲＡＳ信号、
ＣＡＳ信号等が入力され、アドレスが、行アドレスラッ
チ回路２Ｒおよび列アドレスラッチ回路２Ｃに供給され
るとともに、ＲＡＳ信号またはＣＡＳ信号が、バッファ
１Ｒまたは１Ｃにそれぞれ供給される。

【００６７】バッファ１Ｒまたは１Ｃでは、ＲＡＳ信号
またはＣＡＳ信号に基づいて、所定の同期信号が生成さ
れ、行アドレスラッチ回路２Ｒまたは列アドレスラッチ
回路２Ｃにそれぞれ供給される。行アドレスラッチ回路
２Ｒは、バッファ１Ｒからの同期信号に同期して、そこ
に供給されるアドレスを、行アドレスとしてラッチし、
行デコーダ３Ｒに出力する。また、列アドレスラッチ回
路２Ｃは、バッファ１Ｃからの同期信号に同期して、そ
こに供給されるアドレスを、列アドレスとしてラッチ
し、列デコーダ３ＣおよびＡＴＤ回路８に供給する。

【００６８】ここで、ＡＴＤ回路８に供給された列アド
レスは、上述したようなＡＴＤ信号とされ、さらに、Ａ
ＮＤゲート９を介することで、ショート信号ＣＹとされ
る。そして、このショート信号ＣＹは、上述したよう
に、列ドライバ４Ｃに対して、データバスＤおよび！Ｄ
をショートするタイミングを指示する信号として与えら
れる。

【００６９】データの読み出し時においては、以上のよ
うにして行デコーダ３Ｒに与えられる行アドレスと、列
デコーダ３Ｃに与えられる列アドレスとによって特定さ
れるメモリセルから、図２および図３で説明したように
して、データが読み出され、そのデータが、データバス
Ｄおよび！Ｄ上に出力される（但し、データバス！Ｄ上
には、メモリセルから読み出されたデータの反転が出力
される）。

【００７０】データバスＤおよび！Ｄ上に出力されたデ
ータは、ＭＡ１０で増幅され、出力バッファ１１に供給
される。また、出力バッファ１１には、上述したよう
に、バッファ１Ｃにおいて生成されたＤ_out制御信号が
供給されるようになされており、出力バッファ１１で
は、そのＤ_out制御信号にしたがって、ＭＡ１０からの
データがラッチされ、出力端子Ｄ_outから出力される。

【００７１】一方、データの書き込み時においては、入
力端子Ｄ_inに書き込み対象のデータが入力され、入力バ
ッファ１２でラッチされる。入力バッファ１２でラッチ
されたデータは、記録アンプ１３で増幅され、データバ
スＤおよび！Ｄ上に出力される。そして、このデータバ
スＤおよび！Ｄ上のデータは、上述したようにして行デ
コーダ３Ｒに与えられる行アドレスと、列デコーダ３Ｃ
に与えられる列アドレスとによって特定されるメモリセ
ルに、図２および図３で説明したようにして書き込まれ
る。

【００７２】なお、図１のＤＲＡＭチップでは、行デコ
ーダ３Ｒに与えられる行アドレスと、列デコーダ３Ｃに
与えられる列アドレスとの１組によって、一度には、１
のメモリセルしか指定することができないから、データ
の読み出しと書き込みとは、別々のタイミングでしか行
うことができない。即ち、データの読み出しと書き込み
とを、同時に行うことはできない。

【００７３】次に、図４は、データの書き込みと読み出
しとを同時に行うことができるＤＲＡＭチップの一実施
の形態の構成例を示している。なお、図中、図１におけ
る場合と対応する部分には、同一の符号を付してあり、
以下では、その説明は、適宜省略する。

【００７４】図４のＤＲＡＭチップにおいては、列アド
レスラッチ回路２Ｃ、列デコーダ３Ｃ、列ドライバ４
Ｃ、カラムスイッチ７_i，ＡＴＤ回路８，ＡＮＤゲート
９と、いわば並列に、それぞれ同様に構成される列アド
レスラッチ回路１０２Ｃ、列デコーダ１０３Ｃ（第２の
デコード手段）、列ドライバ１０４Ｃ、カラムスイッチ
１０７_i，ＡＴＤ回路１０８，ＡＮＤゲート１０９がさ
らに設けられている。

【００７５】従って、図４の実施の形態では、列アドレ
スラッチ回路、列デコーダ、列ドライバ、カラムスイッ
チ，ＡＴＤ回路，ＡＮＤゲートそれぞれが２つずつ設け
られており、これに対応して、データバスに関しても、
カラムスイッチ７_iと接続されるデータバスＤ_Wおよび！
Ｄ_Wの他に、カラムスイッチ１０７と接続されるデータ
バスＤ_Rおよび！Ｄ_Rが設けられている。

【００７６】ここで、図４のデータバスＤ_Wおよび！Ｄ_W
は、図１のデータバスＤおよび！Ｄに対応するものであ
るが、データバスＤ_Rおよび！Ｄ_Rと区別するために、図
４では、データバスＤ_Wおよび！Ｄ_Wと記述してある。

【００７７】図４のＤＲＡＭチップでは、例えば、列ア
ドレスラッチ回路２Ｃ、列デコーダ３Ｃ、列ドライバ４
Ｃ、カラムスイッチ７_i，ＡＴＤ回路８，ＡＮＤゲート
９を、データの書き込み用のものとし、列アドレスラッ
チ回路１０２Ｃ、列デコーダ１０３Ｃ、列ドライバ１０
４Ｃ、カラムスイッチ１０７_i，ＡＴＤ回路１０８，Ａ
ＮＤゲート１０９を、データの読み出し用のものとし
て、それぞれ使用することで、ある行の、異なる列のメ
モリセルに対して、データの読み出しと書き込みとを同
時に行うことができるようになされている。

【００７８】即ち、行アドレスラッチ回路２Ｒには、デ
ータの読み書きを同時に行うメモリセルの行の行アドレ
スが供給されてラッチされる。行アドレスラッチ回路２
Ｒでラッチされた行アドレスは、行デコーダ３Ｒに供給
される。

【００７９】また、列アドレスラッチ回路２Ｃには、デ
ータの書き込みを行うメモリセルの列の列アドレスＷが
供給されてラッチされる。さらに、列アドレスラッチ回
路１０２Ｃには、データの読み出しを行うメモリセルの
列の列アドレスＲが供給されてラッチされる。列アドレ
スラッチ回路２Ｃまたは１０２Ｃでラッチされた列アド
レスＷまたはＲは、それぞれ列デコーダ３Ｃまたは１０
３Ｃに供給される。

【００８０】ここで、列アドレスラッチ回路２Ｃでラッ
チされた列アドレスＷは、図１における場合と同様に、
ＡＴＤ回路８にも供給され、列ドライバ４Ｃに対して、
データバスＤ_Wおよび！Ｄ_Wをショートするタイミングを
指示する信号として与えられる。同様に、列アドレスラ
ッチ回路１０２Ｃでラッチされた列アドレスＲは、ＡＴ
Ｄ回路１０８にも供給され、列ドライバ１０４Ｃに対し
て、データバスＤ_Rおよび！Ｄ_Rをショートするタイミン
グを指示する信号として与えられる。

【００８１】一方、入力端子Ｄ_inには、書き込み対象の
データが入力され、入力バッファ１２でラッチされる。
入力バッファ１２でラッチされたデータは、記録アンプ
１３で増幅され、データバスＤ_Wおよび！Ｄ_W上に出力さ
れる。そして、このデータバスＤ_Wおよび！Ｄ_W上のデー
タは、行デコーダ３Ｒに与えられる行アドレスと、列デ
コーダ３Ｃに与えられる列アドレスＷとによって特定さ
れるメモリセルに、図２および図３で説明したようにし
て書き込まれる。

【００８２】さらに、行デコーダ３Ｒに与えられる行ア
ドレスと、列デコーダ１０３Ｃに与えられる列アドレス
Ｒとによって特定されるメモリセルから、図２および図
３で説明した場合と同様にして、データが読み出され、
そのデータが、データバスＤ_Rおよび！Ｄ_R上に出力され
る（但し、データバス！Ｄ_R上には、メモリセルから読
み出されたデータの反転が出力される）。

【００８３】データバスＤ_Rおよび！Ｄ_R上に出力された
データは、ＭＡ１０で増幅され、出力バッファ１１に供
給される。また、出力バッファ１１には、バッファ１Ｃ
において生成されたＤ_out制御信号が供給されるように
なされており、出力バッファ１１では、そのＤ_out制御
信号にしたがって、ＭＡ１０からのデータがラッチさ
れ、出力端子Ｄ_outから出力される。

【００８４】以上のようにして、ある行アドレスと列ア
ドレスＷとで特定されるメモリセルへのデータの書き込
みと、その行アドレスと他の列アドレスＲとで特定され
るメモリセルへのデータの読み出しとが同時に行われ
る。

【００８５】次に、図５は、図４のメモリセルアレイ
５，ＳＡ６_i、カラムスイッチ７_i、およびカラムスイッ
チ１０７_iの構成例を示している。なお、図中、図２に
おける場合と対応する部分については、同一の符号を付
してある。即ち、図５の回路は、カラムスイッチ１０７
_iが新たに設けられている他は、図２における場合と同
様に構成されている。

【００８６】カラムスイッチ１０７_iは、カラムスイッ
チ７_iに対して並列に設けられている。

【００８７】即ち、カラムスイッチ１０７_iは、ＦＥＴ
（ＮチャネルＦＥＴ）４１乃至４４で構成されている。
ＦＥＴ４１のゲートは、ビット線ＢＬに接続されてお
り、そのソースは、ＦＥＴ４２のドレインと接続されて
いる。ＦＥＴ４２のソースは、データバスＤ_Rに接続さ
れており、そのゲートは、ＦＥＴ４４のゲートと接続さ
れている。また、ＦＥＴ４１のドレインは、ＦＥＴ４３
のドレインと接続されており、そのドレインどうしの接
続点は接地されている。さらに、ＦＥＴ４３のゲート
は、ビット線！ＢＬに接続されており、そのソースは、
ＦＥＴ４４のドレインと接続されている。ＦＥＴ４４の
ソースは、データバス！Ｄ_Rに接続されている。そし
て、ＦＥＴ４２および４４のゲートどうしの接続点は、
列デコード線ＹＬＲに接続されている。

【００８８】列デコード線ＹＬＲは、列ドライバ１０４
Ｃによって駆動されるようになされており、これによ
り、カラムスイッチ１０７_iを構成するＦＥＴ４２およ
び４４がオン／オフする。そして、ＦＥＴ４２および４
４がオン状態とされた場合には、データバスＤ_Rには、
ＦＥＴ４１および４２を介して、ビット線ＢＬ上の電圧
（ＳＡ６_iにおいて、コンデンサ２５の電圧が差動増幅
されてラッチされたもの）が出力され、データバス！Ｄ
_Rには、ＦＥＴ４３および４４を介して、ビット線！Ｂ
Ｌ上の電圧が出力される。

【００８９】なお、図５では（上述した図４においても
同様）、図２における列デコード線ＹＬを、列デコード
線ＹＬＷと記述してある。

【００９０】次に、その動作について説明する。

【００９１】いま、行デコーダ３Ｒに対して、メモリセ
ルアレイ５の第ｍ行のメモリセルの行アドレスｍが与え
られ（但し、ｍは１乃至Ｍの範囲の整数値）、列デコー
ダ３Ｃまたは１０３Ｃに対して、メモリセルアレイ５の
第ｎ１または第ｎ２列のメモリセルの列アドレスｎ１ま
たはｎ２がそれぞれ与えられたとする（但し、ｎ１，ｎ
２は、１乃至Ｎの範囲の整数値で、ｎ１≠ｎ２）。

【００９２】この場合、図３で説明した場合と同様に、
ビット線イコライズ信号がＨレベルからＬレベルにされ
（図３（Ａ））、行ドライバ４Ｒによって、第ｍ行のワ
ード線ＷＬがＬレベルからＨレベルにされる（図３
（Ｂ））（第ｍ行のメモリセルが指定される）。さら
に、センスアンプＨ信号が、ＬレベルからＨレベルにさ
れ（図３（Ｃ））、センスアンプＬ信号が、Ｈレベルか
らＬレベルにされる（図３（Ｄ））。これにより、ＳＡ
６₁乃至６_Nが動作状態となる。

【００９３】ＳＡ６₁乃至６_Nが動作状態となると、それ
ぞれにおいて、ビット線ＢＬ上に現れる、行アドレスｍ
によって指定される第ｍ行のメモリセルを構成するコン
デンサ２５の電圧が差動増幅されてラッチされる。その
結果、図３（Ｅ）に示したように、ビット線ＢＬの電圧
は、ＶＤＤ／２から、ＨまたはＬレベルのうちの一方
に、ビット線！ＢＬの電圧は、ＶＤＤ／２から他方に、
それぞれ変化する。

【００９４】そして、列ドライバ４Ｃは、第ｎ１列のカ
ラムスイッチ７_n1に接続された列デコード線ＹＬＷを、
図３（Ｇ）に示したように、ＬレベルからＨレベルに
し、これにより、第ｎ１列のカラムスイッチ７_n1は、オ
フ状態からオン状態にされる。従って、第ｎ１列のビッ
ト線ＢＬおよび！ＢＬは、データバスＤ_Wおよび！Ｄ
_Wと、電気的に接続される。

【００９５】その後、書き込み対象のデータが、入力バ
ッファ１２および記録アンプ１３を介して、データバス
Ｄ_Wおよび！Ｄ_W上に出力されると、その書き込み対象の
データに対応する電荷が、第ｎ１列のビット線ＢＬおよ
びＦＥＴ２４を介して、コンデンサ２５にチャージさ
れ、これにより、書き込み対象のデータが、ＦＥＴ２４
およびコンデンサ２５でなる、第ｍ行第ｎ１列のメモリ
セルに記憶される。

【００９６】一方、列ドライバ１０４Ｃは、第ｎ２列の
カラムスイッチ１０７_n2に接続された列デコード線ＹＬ
Ｒを、図３（Ｇ）に示したように、ＬレベルからＨレベ
ルにし、これにより、第ｎ２列のカラムスイッチ１０７
_n2は、オフ状態からオン状態にされる。従って、第ｎ２
列のビット線ＢＬおよび！ＢＬは、データバスＤ_Rおよ
び！Ｄ_Rと、電気的に接続される。

【００９７】このように、第ｎ２列のビット線ＢＬおよ
び！ＢＬとデータバスＤ_Rおよび！Ｄ_Rとが接続されるこ
とにより、第ｎ２列のＳＡ６_n2で差動増幅されたコンデ
ンサ２５の電圧、即ち、ＦＥＴ２４およびコンデンサ２
５でなる、第ｍ行第ｎ２列のメモリセルに記憶されてい
たデータが、データバスＤ_Rおよび！Ｄ_R上に出力される
（データバスＤ_Rには、メモリセルに記憶されていたデ
ータが、データバス！Ｄ_Rには、メモリセルに記憶され
ていたデータの反転が、それぞれ出力される）。このデ
ータバスＤ_Rおよび！Ｄ_R上のデータは、ＭＡ１０および
出力バッファ１１を介して出力される。

【００９８】以上のようにして、第ｍ行第ｎ１列のメモ
リセルへのデータの書き込みと、第ｍ行第ｎ２列のメモ
リセルからのデータの読み出しとが同時に行われる。

【００９９】即ち、図４のＤＲＡＭチップでは、第ｍ行
第ｎ列のメモリセルを、データの読み書きが可能な状態
にするための２つのカラムスイッチ７_iおよび１０７
_iが、並列に配置されているので、ある第ｍ行のメモリ
セルの中の、第ｎ１列にあるものと、第ｎ２列にあるも
のとのうちの、いずれか一方に、データの書き込みを行
い、他方から、データの読み出しを行うことができる。

【０１００】次に、図４のＤＲＡＭチップでは、カラム
スイッチ７_iをオン／オフするための列デコーダ３Ｃお
よび列ドライバ４Ｃと、カラムスイッチ１０７_iをオン
／オフするための列デコーダ１０３Ｃおよび列ドライバ
１０４Ｃとが設けられており、これを利用することで、
ＤＲＡＭチップにおいて、データのシャッフリングを行
うことが可能となる。

【０１０１】即ち、図６は、データのシャッフリングを
行うシャッフリングメモリ装置に適用可能なＤＲＡＭチ
ップの一実施の形態の構成例を示している。なお、図
中、図４における場合と対応する部分については、同一
の符号を付してある。即ち、図６のＤＲＡＭチップは、
列アドレスラッチ回路２Ｃまたは１１３Ｃそれぞれに替
えて、ライトアドレスカウンタ１１２Ｃまたはリードア
ドレスカウンタ１１３Ｃが設けられている他は、図４に
おける場合と基本的に同様に構成されている。

【０１０２】ライトアドレスカウンタ１１２Ｃには、ラ
イトパルスが供給されるようになされており、ライトア
ドレスカウンタ１１２Ｃは、バッファ１Ｃからの同期信
号、および行アドレスラッチ回路２Ｒからのラッチ完了
信号ＬＣＨに同期しながら、かつライトパルスをカウン
トすることで、図１２のライトアドレスカウンタ２０２
と同様のライトアドレスを、列アドレスＷとして出力す
るようになされている。

【０１０３】リードアドレスカウンタ１１３Ｃには、リ
ードパルスが供給されるようになされており、リードア
ドレスカウンタ１１３Ｃは、バッファ１Ｃからの同期信
号、および行アドレスラッチ回路２Ｒからのラッチ完了
信号ＬＣＨに同期しながら、かつリードパルスをカウン
トすることで、図１２のリードアドレスカウンタ２０３
と同様のリードアドレスを、列アドレスＲとして出力す
るようになされている。

【０１０４】ここで、上述したように、列アドレスＷま
たはＲは、列デコーダ３Ｃまたは１０３Ｃにそれぞれ供
給されるようになされているが、列デコーダ３Ｃおよび
１０３Ｃの構成が完全に同一であり、従って、列デコー
ダ３Ｃと１０３Ｃとにおけるデコード結果が同一のもの
となるようになされている場合には、図４で説明したよ
うな、データの書き込みと読み出しとを同時に行うこと
ができるＤＲＡＭチップを実現することができる。

【０１０５】これに対して、図６のＤＲＡＭチップで
は、列デコーダ３Ｃと１０３Ｃとにおけるデコード結果
が異なるものとなるようになされている。

【０１０６】即ち、例えば、いま、列アドレスＷ，Ｒ
が、８ビットであるとすると（従って、この場合、メモ
リセルアレイの列数Ｎは２５６（＝２⁸））、列デコー
ダ３Ｃは、例えば、図７（Ａ）に示すように、列アドレ
スＷが、０，１，２，・・・，２５５（＝２⁸−１）の
とき、そのデコード結果として、列ドライバ４Ｃに、カ
ラムスイッチ７₁，７₂，７₃，・・・，７₂₅₆をそれぞれ
オンにさせるようになされている。また、列デコーダ１
０３Ｃは、例えば、図７（Ｂ）に示すように、列アドレ
スＲが、０，１，２，・・・，２５５のとき、そのデコ
ード結果として、列ドライバ１０４Ｃに、カラムスイッ
チ１０７₂₅₆，１０７₂₅₅，１０７₂₅₄，・・・，１０７₀
をそれぞれオンにさせるようになされている。以上のよ
うに、列デコーダ３Ｃまたは１０３Ｃは、同一の列アド
レスが与えられた場合に、異なる列のカラムスイッチ７
ｉまたは１０７ｊ（ｉ≠ｊ）をオンにさせるようになさ
れている。

【０１０７】但し、シャッフリングを行う場合、列デコ
ーダ３Ｃと１０３Ｃとにおけるデコード結果は、８ビッ
トで表現されるアドレスの少なくとも一部について異な
れば良く、８ビットで表現されるアドレスのすべてにつ
いて異なる必要はない。即ち、列デコーダ３Ｃと１０３
Ｃとにおけるデコード結果は、８ビットで表現されるあ
るアドレスＡが入力されたときに同一であっても、他の
アドレスＢが入力されたときに異なれば良い。

【０１０８】以上のように、列デコーダ３Ｃと１０３Ｃ
とにおけるデコード結果が異なるものとなるようになさ
れている結果、図６のＤＲＡＭチップでは、高速なシャ
ッフリングを行うことができる。

【０１０９】即ち、図８は、図６のＤＲＡＭチップを利
用したシャッフリングメモリ装置の一実施の形態の構成
例を示している。

【０１１０】ＤＲＡＭチップ１２１は、図６のＤＲＡＭ
チップと同様に構成され、そこには、ライトアドレス制
御信号およびリードアドレス制御信号が供給されるよう
になされている。なお、図８のＤＲＡＭチップ１２１の
入出力端子（Ｉ／Ｏ）は、図６の入力端子Ｄ_inおよび出
力端子Ｄ_outに対応している。

【０１１１】Ｉ／Ｏセレクタ１２２は、そこに入力され
るシャッフリング対象のディジタル画像データを、ＤＲ
ＡＭチップ１２１の入出力端子に供給するとともに、Ｄ
ＲＡＭチップ１２１の入出力端子から供給されるシャッ
フリングデータを出力するようになされている。

【０１１２】以上のように構成されるシャッフリングメ
モリ装置では、まず最初に、ライトアドレス制御信号
が、ＤＲＡＭチップ１２１に供給されるととともに、シ
ャッフリング対象の画像データが、Ｉ／Ｏセレクタ１２
２に供給される。

【０１１３】Ｉ／Ｏセレクタ１２２は、そこに供給され
る画像データを、順次、ＤＲＡＭチップ１２１の入出力
端子に出力する。ＤＲＡＭチップ１２１（図６）では、
Ｉ／Ｏセレクタ１２２からの画像データが、入力端子Ｄ
_in、入力バッファ１２、および記録アンプ１３を介し
て、データバスＤ_W上に出力される。

【０１１４】また、ライトアドレス制御信号は、行アド
レスとライトパルスから構成されており、ＤＲＡＭチッ
プ１２１（図６）において、行アドレスは、行アドレス
ラッチ回路２Ｒに、ライトパルスは、ライトアドレスカ
ウンタ１１２Ｃに、それぞれ供給される。

【０１１５】行アドレスラッチ回路２Ｒは、そこに供給
される行アドレスをラッチし、行デコーダ３Ｒに出力す
る。行デコーダ３Ｒは、行アドレスラッチ回路２Ｒから
の行アドレスをデコードし、そのデコード結果にしたが
って、行ドライバ４Ｒを制御する。これにより、メモリ
セルアレイ５の、対応する行のワード線ＷＬ（図５）が
Ｈレベルにされる。

【０１１６】一方、ライトアドレスカウンタ１１２Ｃ
は、ライトパルスをカウントし、そのカウント値を、列
アドレスＷとして、列デコーダ３Ｃに出力する。列デコ
ーダ３Ｃは、ライトアドレスカウンタ１１２Ｃからの列
アドレスＷをデコードし、そのデコード結果にしたがっ
て、列ドライバ４Ｃを制御する。これにより、対応する
カラムスイッチ７_iがオンにされ、メモリセルアレイ５
の、対応する列のビット線ＢＬおよび！ＢＬが、データ
バスＤ_Wおよび！Ｄ_Wと接続される。

【０１１７】その結果、Ｈレベルにされたワード線ＷＬ
の行の、データバスＤ_Wおよび！Ｄ_Wと接続されたビット
線ＢＬおよび！ＢＬの列にあるメモリセルに、データバ
スＤ_W上に出力された画像データが書き込まれる。

【０１１８】そして、例えば、１フレーム（あるいは、
１フィールド）の画像データの書き込みが終了すると、
リードアドレス制御信号が、ＤＲＡＭチップ１２１に供
給される。

【０１１９】リードアドレス制御信号は、行アドレスと
リードパルスから構成されており、ＤＲＡＭチップ１２
１（図６）において、行アドレスは、行アドレスラッチ
回路２Ｒに、リードパルスは、リードアドレスカウンタ
１１３Ｃに、それぞれ供給される。

【０１２０】行アドレスラッチ回路２Ｒ、行デコーダ３
Ｒ、および行ドライバ４Ｒでは、画像データをメモリセ
ルアレイ５に書き込んだ場合と同様の処理が行われ、こ
れにより、メモリセルアレイ５の、対応する行のワード
線ＷＬ（図５）がＨレベルにされる。なお、リードアド
レス制御信号に含まれる行アドレスは、ライトアドレス
制御信号に含まれる行アドレスと異なっていても良い
し、同一であっても良い。

【０１２１】一方、リードアドレスカウンタ１１３Ｃ
は、リードパルスをカウントし、そのカウント値を、列
アドレスＲとして、列デコーダ１０３Ｃに出力する。列
デコーダ１０３Ｃは、リードアドレスカウンタ１１３Ｃ
からの列アドレスＲをデコードし、そのデコード結果に
したがって、列ドライバ１０４Ｃを制御する。これによ
り、対応するカラムスイッチ１０７_iがオンにされ、メ
モリセルアレイ５の、対応する列のビット線ＢＬおよび
！ＢＬが、データバスＤ_Rおよび！Ｄ_Rと接続される。

【０１２２】その結果、Ｈレベルにされたワード線ＷＬ
の行の、データバスＤ_Rおよび！Ｄ_Rと接続されたビット
線ＢＬおよび！ＢＬの列にあるメモリセルに記憶された
画像データが読み出され、データバスＤ_Rおよび！Ｄ_R上
に出力される。

【０１２３】データバスＤ_R（！Ｄ_R）上に出力された画
像データは、ＭＡ１０、出力バッファ１１、および出力
端子Ｄ_outを介して、Ｉ／Ｏセレクタ１２２に供給され
る。Ｉ／Ｏセレクタ１２２は、以上のようにしてＤＲＡ
Ｍチップ１２１から供給される画像データを出力する。

【０１２４】なお、メモリセルアレイ５に記憶された１
フレームの画像データの読み出しは、例えば、垂直ブラ
ンキング期間内に行われ、次のフレームの画像データの
供給が開始されると、上述した、ＤＲＡＭチップ１２１
への画像データの書き込みが、再び行われる。

【０１２５】上述したように、列デコーダ３Ｃと１０３
Ｃとにおけるデコード結果が異なるものとなるようにな
されているため、画像データがＤＲＡＭチップ１２１に
書き込まれるアドレスの順番と、画像データがＤＲＡＭ
チップから読み出されるアドレスの順番とが異なるもの
となり、その結果、前述した図１２における場合のよう
に、アドレス変換用ＲＡＭ２０４を設けることことな
く、Ｉ／Ｏセレクタ１２２からは、シャッフリングされ
た画像データ（シャッフリングデータ）が出力される。
従って、図１２における場合のように、アドレス変換用
ＲＡＭ２０４におけるアクセス時間による処理の遅延が
ないため、画像のシャッフリングを、高速に行うことが
できる。

【０１２６】さらに、図８のシャッフリングメモリ装置
のＤＲＡＭチップ１２１（図６）では、図１に示したＤ
ＲＡＭチップに比較して、列デコーダ３Ｃおよび列ドラ
イバ４Ｃ等の他に、列デコーダ１０３Ｃおよび列ドライ
バ１０４Ｃ等が必要となるが、図１２における場合のよ
うに、アドレス変換用ＲＡＭ２０４は必要ないため、シ
ャッフリングメモリ装置をＬＳＩ（Large Scale Integr
ation）化する場合には、図１２における場合に比較し
て、チップサイズを小さくすることができる。

【０１２７】なお、画像データのシャッフリングは、画
像データを書き込むときと読み出すときのアドレスの順
番を異なるものにすれば良く、それ以外の制約は特にな
い。従って、画像データの書き込み時においては、画像
データを、ラインスキャン順に対応するアドレスに書き
込む必要はない。

【０１２８】また、画像データを、ラインスキャン順に
対応するアドレスに書き込んだ場合には、図６のＤＲＡ
Ｍチップでは、行方向のみのシャッフリングが行われる
こととなるが、例えば、画像データを、メモリセルアレ
イ５の列数Ｎと同一の数の画素で構成されるブロックに
分割し、各ブロックを構成する画素を、メモリセルアレ
イ５の各行のメモリセルに書き込むようにすることで、
行方向および列方向の両方向についてのシャッフリング
を行うことが可能となる。

【０１２９】次に、列デコーダ３Ｃと１０３Ｃとにおけ
るデコード結果を異なるものとすることは、例えば、列
デコーダ３Ｃと列ドライバ４Ｃとの間のコンタクト（結
線）と、列デコーダ１０３Ｃと列ドライバ１０４Ｃとの
間のコンタクトとを異なるものとすることで実現するこ
とができる。

【０１３０】ところで、上述のように、列デコーダ３Ｃ
と列ドライバ４Ｃとの間のコンタクトと、列デコーダ１
０３Ｃと列ドライバ１０４Ｃとの間のコンタクトとを異
なるものとすることにより、列デコーダ３Ｃと１０３Ｃ
とにおけるデコード結果が異なるものとなるようにした
場合においては、シャッフリングのパターンを変更する
ときに、列デコーダ３Ｃと列ドライバ４Ｃとの間のコン
タクトや、列デコーダ１０３Ｃと列ドライバ１０４Ｃと
の間のコンタクトを変更する必要があり、面倒である。

【０１３１】そこで、図９は、データのシャッフリング
を行うシャッフリングメモリ装置に適用可能なＤＲＡＭ
チップの他の一実施の形態の構成例を示している。な
お、図中、図６における場合と対応する部分について
は、同一の符号を付してある。即ち、図９のＤＲＡＭチ
ップは、列デコーダ１０３Ｃに替えて、列デコーダ１３
１Ｃが設けられている他は、図６における場合と同様に
構成されている。

【０１３２】列デコーダ１３１Ｃは、そのデコード結果
をプログラマブルに変更することができるものとなって
おり、例えば、その記憶内容によって記憶内容を読み出
す検索動作を行うことができるＣＡＭ（Content Addres
sable Memory）（連想メモリ）で構成されている。即
ち、２^Kが、メモリセルアレイ５の列数Ｎに等しい場合
には、列アドレスＷ，Ｒは、Ｋビットで与えられるが、
この場合、列デコーダ１３１Ｃは、行方向にＮ（＝
２^K）個、列方向にＫ個のＣＡＭセルが配置されて構成
される。なお、図９において、列デコーダ１３１Ｃに
は、端子ＣＥ_CAM，ＷＥ_CAM，Ｄ_CAM，ＡＤＤ_CAMが設けら
れているが、端子ＣＥ_CAMまたはＷＥ_CAMは、列デコーダ
１３１Ｃを構成するＣＡＭに対して、チップイネーブル
信号またはライトイネーブル信号をそれぞれ供給するた
めの端子である。また、端子Ｄ_CAMは、列デコーダ１３
１Ｃを構成するＣＡＭに対して書き込むデータを供給す
るための端子であり、端子ＡＤＤ_CAMは、端子Ｄ_CAMから
供給されるデータを書き込むアドレスを供給するための
端子である。

【０１３３】図１０は、Ｋ＝８の場合（列アドレスＷ，
Ｒが８ビットで与えられる場合）の列デコーダ１３１Ｃ
の構成例を示している。

【０１３４】同図に示すように、列デコーダ１３１は、
行方向に２５６（＝２⁸）個、列方向に８個のＣＡＭセ
ルが配置されて構成されている。

【０１３５】第ｉ行第ｊ列に配置されたＣＡＭセルｉ＿
ｊのマッチ線、ワード線、検索イネーブル線は、その上
に配置されたＣＡＭセルｉ−１＿ｊのマッチ線、ワード
線、検索イネーブル線とそれぞれ接続されている他、そ
の下に配置されたＣＡＭセルｉ＋１＿ｊのマッチ線、ワ
ード線、検索イネーブル線ともそれぞれ接続されている
（但し、ｉ＝１，２，・・・，Ｋ：ｊ＝１，２，・・
・，Ｎ）。

【０１３６】そして、第１行第ｊ列に配置されたＣＡＭ
セル１＿ｊのマッチ線Ｍ＃ｊは、列ドライバ１０４Ｃ
の、カラムスイッチ１０７_jのオン／オフを制御する部
分（図５における列デコード線ＹＬＲに相当する部分）
に結線されている。また、第８行第ｊ列に配置されたＣ
ＡＭセル８＿ｊの検索イネーブル線どうしが接続されて
おり、これが、検索イネーブル線Ｓとされている。さら
に、第８行第ｊ列に配置されたＣＡＭセル８＿ｊのワー
ド線は、ワード線ＷＬ＃ｊと表されている。

【０１３７】また、第ｉ行第ｊ列に配置されたＣＡＭセ
ルｉ＿ｊのビット線は、その左に配置されたＣＡＭセル
ｉ＿ｊ−１のビット線と接続されている他、その右に配
置されたＣＡＭセルｉ＿ｊ＋１のビット線とも接続され
ている。なお、第ｉ行第１列のＣＡＭセルｉ＿１の正論
理または負論理のビット線は、それぞれ、ビット線ＢＬ
＃ｉまたは！ＢＬ＃ｉと表されている。

【０１３８】次に、図１１は、図１０のＣＡＭセルｉ＿
ｊの構成例を示している。

【０１３９】ＦＥＴ（ＰチャネルＦＥＴ）５１のソース
には、所定のＨレベルが印加されており、そのゲート
は、ＦＥＴ（ＮチャネルＦＥＴ）５３のゲートと接続さ
れている。また、ＦＥＴ５１のドレインは、ＦＥＴ（Ｎ
チャネルＦＥＴ）５２のソースと接続されている。そし
て、ＦＥＴ５２のゲートは、ワード線ＷＬ＃ｊと接続さ
れており、そのドレインは、ビット線ＢＬ＃ｉと接続さ
れている。

【０１４０】ＦＥＴ５３のドレインは、ＦＥＴ５１のド
レインとＦＥＴ５２のソースとの接続点に接続されてお
り、そのソースには、所定のＬレベルが印加されてい
る。

【０１４１】ＦＥＴ（ＰチャネルＦＥＴ）５４のソース
には、所定のＨレベルが供給されており、そのゲート
は、ＦＥＴ５１のドレインとＦＥＴ５２のソースとの接
続点に接続されている。また、ＦＥＴ５４のドレイン
は、ＦＥＴ５１および５３のゲートどうしの接続点に接
続されている。さらに、ＦＥＴ５４のドレインは、ＦＥ
Ｔ５１のゲート、ＦＥＴ（ＮチャネルＦＥＴ）５５のソ
ース、およびＦＥＴ（ＮチャネルＦＥＴ）５６のドレイ
ンとも接続されている。

【０１４２】ＦＥＴ５５のゲートは、ワード線ＷＬ＃ｊ
と接続されており、そのドレインは、ビット線！ＢＬ＃
ｉと接続されている。ＦＥＴ５６のゲートは、ＦＥＴ５
４のゲートと接続されており、そのソースには、所定の
Ｌレベルが印加されている。

【０１４３】ここで、以上のＦＥＴ５１乃至５６が、一
般的なメモリセルを構成しており、その構成は、いわゆ
る６トランジスタのＣＭＯＳ（Complementary Metal Ox
ideSemiconductor）型のＳＲＡＭ（Static RAM）のメモ
リセルと、基本的に同一である。

【０１４４】ＦＥＴ（ＮチャネルＦＥＴ）５７のソース
は、ビット線ＢＬ＃ｉに接続されており、そのゲート
は、検索イネーブル線Ｓに接続されている。また、ＦＥ
Ｔ５７のドレインは、ＦＥＴ（ＮチャネルＦＥＴ）５８
のソースに接続されている。ＦＥＴ５８のゲートは、Ｆ
ＥＴ５６のゲートに接続されており、そのドレインは、
ＦＥＴ（ＮチャネルＦＥＴ）５９のドレインに接続され
ている。そして、ＦＥＴ５８および５９のドレインどう
しの接続点は、マッチ線Ｍ＃ｊに接続されている。

【０１４５】ＦＥＴ５９のゲートは、ＦＥＴ５３のゲー
トに接続されており、そのソースは、ＦＥＴ（Ｎチャネ
ルＦＥＴ）６０のドレインに接続されている。ＦＥＴ６
０のゲートは、検索イネーブル線Ｓに接続されており、
そのソースは、ビット線！ＢＬ＃ｉに接続されている。

【０１４６】次に、その動作について説明する。

【０１４７】まず、データの書き込み時においては、ワ
ード線ＷＬ＃ｊがＬレベルからＨレベルにされる。これ
によりＦＥＴ５２および５５のゲートには、Ｈレベルが
印加され、ＦＥＴ５２および５５は、オン状態になる。
そして、ＦＥＴ５２または５５がオンになることによ
り、ビット線ＢＬ＃ｉまたは！ＢＬ＃ｉが、ＦＥＴ５４
または５１のゲートと、それぞれ接続される（電気的に
接続される）。

【０１４８】いま、書き込み対象のデータとして、ビッ
ト線ＢＬ＃ｉ上に、１としてのＨレベルが出力されたと
すると、ビット線！ＢＬ＃ｉ上には、その反転である０
としてのＬレベルが出力される。

【０１４９】ビット線ＢＬ＃ｉ上のＨレベルが、オン状
態のＦＥＴ５２を介して、ＦＥＴ５４のゲートに印加さ
れ、これにより、ＦＥＴ５４はオフ状態になる。また、
ＦＥＴ５４のゲートは、ＦＥＴ５６のゲートに接続され
ており、従って、ビット線ＢＬ＃ｉ上のＨレベルは、Ｆ
ＥＴ５６のゲートにも印加される。これにより、ＦＥＴ
５６はオン状態になる。

【０１５０】一方、ビット線！ＢＬ＃ｉ上のＬレベル
は、オン状態のＦＥＴ５５を介して、ＦＥＴ５１のゲー
トに印加され、これにより、ＦＥＴ５１はオン状態にな
る。また、ＦＥＴ５１のゲートは、ＦＥＴ５３のゲート
に接続されており、従って、ビット線！ＢＬ＃ｉ上のＬ
レベルは、ＦＥＴ５３のゲートにも印加される。これに
より、ＦＥＴ５３はオフ状態になる。

【０１５１】その後、ワード線ＷＬ＃ｊがＨレベルから
Ｌレベルにされると、ＦＥＴ５２および５５のゲートに
は、Ｌレベルが印加され、ＦＥＴ５２および５５は、オ
フ状態になり、ＦＥＴ５１および５３のゲートは、ビッ
ト線！ＢＬ＃ｉから、ＦＥＴ５４および５６のゲート
は、ビット線ＢＬ＃ｉから、それぞれ切り離される。

【０１５２】このとき、上述したように、ＦＥＴ５１は
オン状態に、ＦＥＴ５３はオフ状態に、ＦＥＴ５４はオ
フ状態に、ＦＥＴ５６はオン状態に、それぞれなってい
るから、ＦＥＴ５１および５３のドレインどうしの接続
点はＨレベルになっており、ＦＥＴ５４および５６のド
レインどうしの接続点はＬレベルになっている。従っ
て、ＦＥＴ５１および５３のドレインどうしの接続点に
接続されているＦＥＴ５１および５３のゲートには、Ｈ
レベルが印加され、ＦＥＴ５４および５６のゲートに
は、Ｌレベルが印加されるから、書き込み対象のデータ
が１であった場合には、ＦＥＴ５１はオン状態に、ＦＥ
Ｔ５３はオフ状態に、ＦＥＴ５４はオフ状態に、ＦＥＴ
５６はオン状態に、それぞれ維持され、これにより書き
込み対象のデータである１が記憶される。

【０１５３】なお、逆に、書き込み対象のデータが０で
あった場合（書き込み対象のデータとして、ビット線Ｂ
Ｌ＃ｉ上に、０としてのＬレベルが出力された場合）に
は、ＦＥＴ５１および５３のゲートには、Ｈレベルが、
ＦＥＴ５４および５６のゲートには、Ｌレベルが、それ
ぞれ印加され、これにより、ＦＥＴ５１はオフ状態に、
ＦＥＴ５３はオン状態に、ＦＥＴ５４はオン状態に、Ｆ
ＥＴ５６はオフ状態に、それぞれ維持され、書き込み対
象のデータである０が記憶される。

【０１５４】次に、データの読み出しについてである
が、この場合も、ワード線ＷＬ＃ｊがＬレベルからＨレ
ベルにされる。これによりＦＥＴ５２および５５のゲー
トには、Ｈレベルが印加され、ＦＥＴ５２および５５
は、オン状態になる。そして、ＦＥＴ５２または５５が
オンになることにより、ビット線ＢＬ＃ｉまたは！ＢＬ
＃ｉが、ＦＥＴ５４または５１のゲートと、それぞれ接
続される（電気的に接続される）。

【０１５５】書き込まれたデータが１であった場合、上
述したように、ＦＥＴ５４のゲートにはＨレベルが印加
されており、従って、ビット線ＢＬ＃ｉ上には、このＨ
レベルが、読み出したデータとして出力される（ビット
線！ＢＬ＃ｉ上には、ＦＥＴ５１に印加されているＬレ
ベルが出力される）。一方、書き込まれたデータが０で
あった場合、上述したように、ＦＥＴ５４のゲートには
Ｌレベルが印加されており、従って、ビット線ＢＬ＃ｉ
上には、このＬレベルが、読み出したデータとして出力
される（ビット線！ＢＬ＃ｉ上には、ＦＥＴ５１に印加
されているＨレベルが出力される）。

【０１５６】次に、検索動作について説明する。

【０１５７】検索動作時においては、ワード線ＷＬ＃ｊ
はＬレベルのままとされ、検索イネーブル線Ｓおよびマ
ッチ線Ｍ＃ｊがＬレベルからＨレベルにされる。

【０１５８】また、ビット線ＢＬ＃ｉおよび！ＢＬ＃ｉ
が、検索するデータに対応するレベルにされる。即ち、
１（Ｈレベル）を検索する場合には、ビット線ＢＬ＃ｉ
または！ＢＬ＃ｉは、それぞれＨレベルまたはＬレベル
とされ、０（Ｌレベル）を検索する場合には、ビット線
ＢＬ＃ｉまたは！ＢＬ＃ｉは、それぞれＬレベルまたは
Ｈレベルとされる。

【０１５９】なお、検索を行わないＣＡＭセルのビット
線ＢＬ＃ｉおよび！ＢＬ＃ｉは、いずれもＨレベルにさ
れる。

【０１６０】例えば、いま、ＣＡＭセルｉ＿ｊに１が記
憶されているとすると、上述したように、ＦＥＴ５３ま
たは５６のゲートは、それぞれＬレベルまたはＨレベル
になっている。従って、ＦＥＴ５３または５６のゲート
と接続されているＦＥＴ５９または５８のゲートには、
ＬレベルまたはＨレベルがそれぞれ印加され、これによ
り、ＦＥＴ５９または５８は、オフまたはオン状態にな
っている。

【０１６１】また、検索イネーブル線ＳはＨレベルとさ
れるから、ＦＥＴ５７および６０のゲートには、Ｈレベ
ルが印加され、これにより、ＦＥＴ５７および６０はオ
ン状態となる。従って、ＣＡＭセルに１が記憶されてい
る場合には、ＦＥＴ５７乃至６０のうち、ＦＥＴ５７，
５８，６０がオン状態となり、ＦＥＴ５９がオフ状態と
なることにより、マッチ線Ｍ＃ｊは、オン状態となって
いるＦＥＴ５８および５７を介して、ビット線ＢＬ＃ｉ
と接続される。

【０１６２】そして、いま、検索するデータが、例え
ば、１であった場合には、上述したように、ビット線Ｂ
Ｌ＃ｉはＨレベルとされるから、そのようなＨレベルの
ビット線ＢＬ＃ｉと、Ｈレベルのマッチ線Ｍ＃ｊとの間
には電流が流れず、その結果、マッチ線Ｍ＃ｊは、Ｈレ
ベルに維持される。

【０１６３】また、検索するデータが、例えば、０であ
った場合には、上述したように、ビット線ＢＬ＃ｉはＬ
レベルとされるから、そのようなＬレベルのビット線Ｂ
Ｌ＃ｉと、Ｈレベルのマッチ線Ｍ＃ｊとの間に電流が流
れ、その結果、マッチ線Ｍ＃ｊは、ビット線ＢＬ＃ｉの
レベルであるＬレベルに引き落とされる。

【０１６４】一方、ＣＡＭセルｉ＿ｊに０が記憶されて
いるとすると、上述したように、ＦＥＴ５３または５６
のゲートは、それぞれＨレベルまたはＬレベルになって
いる。従って、ＦＥＴ５３または５６のゲートと接続さ
れているＦＥＴ５９または５８のゲートには、Ｈレベル
またはＬレベルがそれぞれ印加され、これにより、ＦＥ
Ｔ５９または５８は、オンまたはオフ状態になってい
る。

【０１６５】また、検索イネーブル線ＳはＨレベルとさ
れるから、ＦＥＴ５７および６０のゲートには、Ｈレベ
ルが印加され、これにより、ＦＥＴ５７および６０はオ
ン状態となる。従って、ＣＡＭセルに０が記憶されてい
る場合には、ＦＥＴ５７乃至６０のうち、ＦＥＴ５７，
５９，６０がオン状態となり、ＦＥＴ５８がオフ状態と
なることにより、マッチ線Ｍ＃ｊは、オン状態となって
いるＦＥＴ５９および６０を介して、ビット線！ＢＬ＃
ｉと接続される。

【０１６６】そして、いま、検索するデータが、例え
ば、１であった場合には、上述したように、ビット線！
ＢＬ＃ｉはＬレベルとされるから、そのようなＬレベル
のビット線！ＢＬ＃ｉと、Ｈレベルのマッチ線Ｍ＃ｊと
の間に電流が流れ、その結果、マッチ線Ｍ＃ｊは、ビッ
ト線！ＢＬ＃ｉのレベルであるＬレベルに引き落とされ
る。

【０１６７】また、検索するデータが、例えば、０であ
った場合には、上述したように、ビット線！ＢＬ＃ｉは
Ｈレベルとされるから、そのようなＨレベルのビット線
！ＢＬ＃ｉと、Ｈレベルのマッチ線Ｍ＃ｊとの間には電
流が流れず、その結果、マッチ線Ｍ＃ｊは、Ｈレベルに
維持される。

【０１６８】従って、検索するデータと、ＣＡＭセルｉ
＿ｊに記憶されているデータとが一致している場合に
は、マッチ線Ｍ＃ｊは、Ｈレベルに維持され、一致して
いない場合には、マッチ線Ｍ＃ｊは、ＨレベルからＬレ
ベルにされる。

【０１６９】その結果、図１０においては、ある第Ｊ列
に注目した場合に、その第Ｊ列に配置されたＣＡＭセル
ｉ＿Ｊのマッチ線Ｍ＃Ｊは、相互に接続されているか
ら、その第Ｊ列に配置されたすべてのＣＡＭセル１＿Ｊ
乃至８＿Ｊにおいて、それぞれの記憶値と、ビット線Ｂ
Ｌ１乃至ＢＬ８それぞれに入力されたデータとが一致し
た場合にのみ、マッチ線Ｍ＃ＪのレベルはＨレベルに維
持され、ＣＡＭセル１＿Ｊ乃至８＿Ｊそれぞれの記憶値
と、ビット線ＢＬ１乃至ＢＬ８それぞれに入力されたデ
ータとの組み合わせのうち、１つでも一致しないものが
あれば、マッチ線Ｍ＃ＪのレベルはＨレベルからＬレベ
ルにされることになる。

【０１７０】従って、図１０の列デコーダ１３１Ｃで
は、ＣＡＭセル１＿Ｊ乃至８＿Ｊそれぞれに所定の値を
記憶させておくことにより、その８つの記憶値でなる８
ビットに一致する列アドレスＲがビット線ＢＬ１乃至Ｂ
Ｌ８上に供給されたときにのみ、そのデコード結果とし
て、カラムスイッチ１０７_Jをオン状態にすることが可
能となる。即ち、ＣＡＭセル１＿Ｊ乃至８＿Ｊそれぞれ
に記憶させておく値によって、列アドレスＲのデコード
結果をプログラマブルに変更することができる。その結
果、シャッフリングのパターンを、容易に変更すること
が可能となる。

【０１７１】次に、図１０の列デコーダ１３１Ｃの動作
について説明する。

【０１７２】図９のＤＲＡＭチップを用いて、画像デー
タなどのシャッフリングを初めて行う場合、あるいは、
シャッフリングのパターンを変更したい場合には、列デ
コーダ１３１Ｃを構成するＣＡＭセル１＿１乃至８＿２
５６のプログラムを行う（ＣＡＭセル１＿１乃至８＿２
５６それぞれにデータを記憶させ、あるいは、それぞれ
の記憶値を変更する）。

【０１７３】即ち、まず最初に、ビット線ＢＬ１および
！ＢＬ１乃至ＢＬ８乃至！ＢＬ８、検索イネーブル線
Ｓ、並びにワード線ＷＬ１乃至ＷＬ２５６をＬレベルに
する。

【０１７４】そして、ワード線ＷＬ１乃至ＷＬ２５６の
うち、例えば、ワード線ＷＬ１だけをＬレベルからＨレ
ベルにし、ビット線ＢＬ１乃至ＢＬ８を、カラムスイッ
チ１０７₁をオン状態にするときに入力する列アドレス
Ｒに対応するレベルにする。即ち、例えば、カラムスイ
ッチ１０７₁をオン状態にするときに入力する列アドレ
スＲを、その最下位ビットから、Ｂ１，Ｂ２，Ｂ３，Ｂ
４，Ｂ５，Ｂ６，Ｂ７，Ｂ８とする場合には、ビット線
ＢＬ１乃至ＢＬ８を、ビットＢ１乃至Ｂ８それぞれに対
応するレベルにする。これにより、ＣＡＭセル１＿１乃
至８＿１には、上述したようにして、ビットＢ１乃至Ｂ
８がそれぞれ記憶される。

【０１７５】次に、ワード線ＷＬ１乃至ＷＬ２５６のう
ち、例えば、ワード線ＷＬ２だけをＬレベルからＨレベ
ルにし、ビット線ＢＬ１乃至ＢＬ８を、カラムスイッチ
１０７₂をオン状態にするときに入力する列アドレスＲ
に対応するレベルにする。即ち、例えば、カラムスイッ
チ１０７₂をオン状態にするときに入力する列アドレス
Ｒを、その最下位ビットから、Ｂ１’，Ｂ２’，Ｂ
３’，Ｂ４’，Ｂ５’，Ｂ６’，Ｂ７’，Ｂ８’とする
場合には、ビット線ＢＬ１乃至ＢＬ８を、ビットＢ１’
乃至Ｂ８’それぞれに対応するレベルにする。これによ
り、ＣＡＭセル１＿１乃至８＿１には、上述したように
して、ビットＢ１’乃至Ｂ８’がそれぞれ記憶される。

【０１７６】以下、同様の処理を、他のワード線ＷＬ３
乃至ＷＬ２５６それぞれだけを、順次、ＬレベルからＨ
レベルにして行い、各列ごとのＣＡＭセルに、データを
記憶させていく。

【０１７７】なお、各列のＣＡＭセルに記憶させる８ビ
ットのデータは、任意の２列に注目した場合に、異なる
値になっている必要がある。これは、記憶されている８
ビットのデータが一致している列が存在すると、メモリ
セルアレイ５を構成するメモリセルの多重選択が行わ
れ、誤動作する場合があるからである。

【０１７８】以上のようにして、ＣＡＭセル１＿１乃至
８＿２５６にデータを記憶させた後は、次のようにし
て、列アドレスＲのデコード処理をすることができる。

【０１７９】即ち、デコード処理を行う場合において
は、検索イネーブル線Ｓ、マッチ線Ｍ１乃至Ｍ２５６、
ワード線ＷＬ１乃至ＷＬ８がＨレベルにされる。そし
て、リードアドレスカウンタ１１３Ｃ（図９）から供給
される列アドレスＲを構成する各ビットのうちの最下位
ビットから最上位ビットそれぞれが、ビット線ＢＬ１乃
至ＢＬ８に与えられる。ここで、マッチ線Ｍ１乃至Ｍ２
５６をＨレベルにする処理は、例えば、列ドライバ１０
４Ｃによって行われる。

【０１８０】いま、例えば、リードアドレスカウンタ１
１３Ｃから与えられた列アドレスＲが、その最下位ビッ
トから、ｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，ｂ７，
ｂ８であり、第Ｊ列のＣＡＭセル１＿Ｊ乃至８＿Ｊに、
データｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，ｂ７，ｂ
８と一致するデータが記憶されているとともに、他の列
のＣＡＭセルには一致しないデータが記憶されていると
すると、マッチ線Ｍ＃ＪのみがＨレベルに維持され、他
のマッチ線はＬレベルになる。これにより、列ドライバ
１０４Ｃにおいて、カラムスイッチ１０７_Jのみがオン
にされ、メモリセルアレイ５（図９）を構成する第Ｊ列
のメモリセルからのデータの読み出しが行われる。

【０１８１】なお、本実施の形態では、２つの列デコー
ダ３Ｃおよび１０３Ｃ（または１３１Ｃ）を設けるよう
にしたが、列デコーダは、３以上設けるようにすること
も可能である。

【０１８２】また、本実施の形態においては、行アドレ
スと列アドレスの２つのアドレスによってメモリセルを
特定するようにしたが、メモリセルは、その他、例え
ば、３以上のアドレスによって特定するようにすること
も可能である。

【０１８３】さらに、本実施の形態では、図９におい
て、列デコーダ１３１ＣだけをＣＡＭで構成するように
したが、列デコーダ３Ｃや行デコーダ３Ｒも、列デコー
ダ１３１Ｃと同様に、ＣＡＭで構成することが可能であ
る。

【０１８４】また、本実施の形態では、図９および図１
０において、列デコーダ１３１ＣをＣＡＭで構成するこ
とにより、そのデコード結果をプログラマブルに変更す
ることができるようにしたが、その他の構成によって、
デコード結果をプログラマブルに変更することができる
ようにすることも可能である。

【０１８５】さらに、本実施の形態では、画像のシャッ
フリングを行うようにしたが、画像以外の、例えば、音
声などのシャッフリングを行うことも可能である。

【０１８６】

【発明の効果】以上の如く、本発明の記憶装置によれ
ば、記憶手段が有する記憶単位を指定するための第１ま
たは第２のアドレスのうちの第２のアドレスをデコード
する複数の第２のデコード手段のうちの１以上が、その
デコード結果をプログラマブルに変更することができる
ものとされているので、デコード結果を容易に変更する
ことができ、さらに、例えば、複数の第２のデコード手
段のうちの１つと、他の１つとにおけるデコード結果が
異なるようにすることで、データのシャッフリングを、
高速に行うことが可能となる。

【図面の簡単な説明】

【図１】データの読み出しと書き込みが別々のタイミン
グで行われるＤＲＡＭチップの構成例を示すブロック図
である。

【図２】図１のメモリセルアレイ５，ＳＡ６_i、および
カラムスイッチ７_iの構成例を示す回路図である。

【図３】図２のメモリセルアレイ５，ＳＡ６_i、および
カラムスイッチ７_iの動作を説明するためのタイミング
チャートである。

【図４】データの読み出しと書き込みを同時に行うこと
ができるＤＲＡＭチップの一実施の形態の構成例を示す
ブロック図である。

【図５】図４のメモリセルアレイ５，ＳＡ６_i、カラム
スイッチ７_iおよび１０７_iの構成例を示す回路図であ
る。

【図６】本発明を適用したＤＲＡＭチップの一実施の形
態の構成例を示すブロック図である。

【図７】図６の列デコーダ３Ｃおよび１０３Ｃのデコー
ド処理を説明するための図である。

【図８】図６のＤＲＡＭチップを利用したシャッフリン
グメモリ装置の一実施の形態の構成例を示すブロック図
である。

【図９】本発明を適用したＤＲＡＭチップの他の実施の
形態の構成例を示すブロック図である。

【図１０】図９の列デコーダ１３１Ｃの構成例を示すブ
ロック図である。

【図１１】図１０のＣＡＭセルｉ＿ｊの構成例を示す回
路図である。

【図１２】従来のシャッフリングメモリ装置の一例の構
成を示すブロック図である。

【符号の説明】

１Ｒ，１Ｃバッファ，２Ｒ行アドレスラッチ回
路，２Ｃ列アドレスラッチ回路，３Ｒ行デコー
ダ，３Ｃ列デコーダ，４Ｒ行ドライバ，４Ｃ
列ドライバ，５メモリセルアレイ，６センスア
ンプ群，６₁乃至６_N センスアンプ，７₁乃至７_N
カラムスイッチ，８ＡＴＤ回路，９ＡＮＤゲー
ト，１０ＭＡ，１１出力バッファ，１２入
力バッファ，１３記録アンプ，２１乃至２４Ｆ
ＥＴ，２５コンデンサ，２６乃至３１，４１乃至４
４，５１乃至６０ＦＥＴ，１０２Ｃ列アドレスラ
ッチ回路，１０３Ｃ列デコーダ，１０４Ｃ列ド
ライバ，１０７₁乃至１０７_N カラムスイッチ，１
０８ＡＴＤ回路，１０９ＡＮＤゲート，１１２
Ｃライトアドレスカウンタ，１１３Ｃリードアド
レスカウンタ，１２１ＤＲＡＭチップ，１２２
Ｉ／Ｏセレクタ，１３１Ｃ列デコーダ，１＿１乃
至８＿２５６ＣＡＭセル

Claims

【特許請求の範囲】

【請求項１】データを記憶する記憶装置であって、第１および第２のアドレスによって指定される記憶単位
を有する記憶手段と、前記第１のアドレスをデコードし、前記記憶手段に供給
する第１のデコード手段と、複数の前記第２のアドレスそれぞれをデコードし、前記
記憶手段に供給する複数の第２のデコード手段とを備
え、前記複数の第２のデコード手段のうちの１以上は、その
デコード結果をプログラマブルに変更することができる
ものであることを特徴とする記憶装置。
【請求項２】前記複数の第２のデコード手段のうちの
１つと、他の１つとにおけるデコード結果が異なるよう
にされていることを特徴とする請求項１に記載の記憶装
置。
【請求項３】前記複数の第２のデコード手段のうちの
１つにおける前記第２のアドレスのデコード結果によっ
て特定される前記記憶単位にデータを書き込み、前記複数の第２のデコード手段のうちの他の１つにおけ
る前記第２のアドレスのデコード結果によって特定され
る前記記憶単位からデータを読み出すことを特徴とする
請求項２に記載の記憶装置。
【請求項４】前記複数の第２のデコード手段のうちの
１以上は、連想メモリで構成されていることを特徴とす
る請求項１に記載の記憶装置。
【請求項５】前記記憶単位は、第１または第２のアド
レスによってそれぞれ特定される行または列に配置され
ており、所定の行に配置された前記記憶単位は、前記第１のアド
レスのデコード結果によって指定され、所定の列に配置された前記記憶単位は、前記第２のアド
レスのデコード結果によって指定されることを特徴とす
る請求項１に記載の記憶装置。
【請求項６】前記データは、画像データであることを
特徴とする請求項１に記載の記憶装置。