JP2000114289A - フリップチップ型半導体パッケージ及びその装置における樹脂注入方法 - Google Patents

フリップチップ型半導体パッケージ及びその装置における樹脂注入方法

Info

Publication number
JP2000114289A
JP2000114289A JP10284059A JP28405998A JP2000114289A JP 2000114289 A JP2000114289 A JP 2000114289A JP 10284059 A JP10284059 A JP 10284059A JP 28405998 A JP28405998 A JP 28405998A JP 2000114289 A JP2000114289 A JP 2000114289A
Authority
JP
Japan
Prior art keywords
substrate
resin
semiconductor chip
chip
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10284059A
Other languages
English (en)
Other versions
JP3565724B2 (ja
Inventor
Tadashi Inuzuka
忠志 犬塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP28405998A priority Critical patent/JP3565724B2/ja
Priority to US09/412,637 priority patent/US6191488B1/en
Publication of JP2000114289A publication Critical patent/JP2000114289A/ja
Application granted granted Critical
Publication of JP3565724B2 publication Critical patent/JP3565724B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 本発明の目的は、基板と半導体チップとの間
に封止樹脂を形成する際、封止樹脂が広がり易くなるこ
とを可能にする半導体パッケージを提供することであ
る。 【解決手段】 本願の代表的な発明は、基板１０と半導
体チップ２０との間を封止する樹脂４０とを有する半導
体パッケージにおいて、基板１０の表面に凹部５０を形
成した半導体パッケージの構造である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体パッケージ及びそ
のパッケージにおける樹脂注入方法に関するものであ
る。特に、半導体チップが基板にフェースダウン型に実
装されてなるフリップチップ型半導体パッケージに関す
るものである。
【０００２】
【従来の技術】半導体チップが回路基板表面に実装さ
れ、両者の接続部分が樹脂等により封止されている半導
体パッケージは、１９９５年１１月１４日に日本国特許
庁より公開された公開特許公報、特開平７ー３０２８５
８号に紹介されている。
【０００３】この種の半導体パッケージでは、上述の公
報第４頁段落
【００２３】に記載されているように回路基板と半導体
チップとの間に毛細管現象を利用して封止用樹脂が流し
込まれ、基板とチップとの間が封止される。
【０００４】
【発明が解決しようとする課題】回路基板と半導体チッ
プとの間の隙間は通常、４０〜６０μmと非常に狭い
為、流し込まれた樹脂は広がり難い。
【０００５】また、この種の半導体パッケージに対する
薄型化の要求は近年、ますます高まっている為、このよ
うな隙間はさらに狭くなる可能性がある。このような場
合、樹脂はますます広がり難くなり、また、基板とチッ
プとの間の全体に樹脂が広がるまでに長時間を要すると
考えられる。
【０００６】
【課題を解決するための手段】本発明の目的は、基板と
半導体チップとの間に封止樹脂を形成する際、封止樹脂
が広がり易くなることを可能にする半導体パッケージを
提供することである。
【０００７】本発明の他の目的は、基板と半導体チップ
との間に一様に封止樹脂を形成することができる封止樹
脂の注入方法を提供することである。
【０００８】上述の目的を達成するため、本願の代表的
な発明は、基板と半導体チップとの間を封止する樹脂と
を有する半導体パッケージにおいて、基板の表面に凹部
を形成した半導体パッケージの構造である。
【０００９】さらに、他の代表的な発明は、上述のよう
な半導体パッケージにおいて封止樹脂を形成する際、方
形状の半導体チップを基板の上方に配置した後、半導体
チップと前基板との間に半導体チップの三辺のほぼ中央
から同時に樹脂を注入するようにした半導体パッケージ
の樹脂注入方法である。
【００１０】本発明の半導体パッケージ構造によれば、
基板の表面に凹部が形成されている為、基板と半導体チ
ップとの間に十分な隙間を確保できるので、注入された
樹脂が広がり易くなる。
【００１１】また、本発明の樹脂注入方法によれば、方
形状の半導体チップの三辺のほぼ中央からほぼ同時に樹
脂が注入されるので、基板と半導体チップの間に一様か
つ短時間で樹脂を注入することが可能になる。
【００１２】
【発明の実施の形態】以下に図面を参照しながら本発明
の実施の形態が説明される。以下の説明では、本発明に
直接係わる部分が中心に説明され、それ以外の部分につ
いては説明が省略される。まず、図１及び図２を参照し
て第１の実施の形態が説明される。
【００１３】図１には、本発明の第１の実施の形態の平
面図が示されている。この図では実際は見えない部位も
説明を容易に理解するために点線または薄線により表わ
されている。図２には、図１中のXーX’線における断面
図が示されている。
【００１４】第１の実施の形態では、パッケージ基板１
０上に半導体チップ２０が搭載されている。両者は電極
部３０を介して電気的に接続されている。この接続され
ている部分は、封止樹脂４０により封止されている。
【００１５】半導体チップ２０の回路が形成される面に
複数の電極部３０が形成されている。これらの電極３０
の所定の電極から半導体チップ２０内で発生された電気
的な信号が外部へ出力される。また、他の電極に外部か
らの電気的な信号が与えられる。この電極部３０は半田
により形成されることが多い。本実施の形態ではボール
状の半田により形成された電極部が示されているが、形
状及び材質はこれに限られるものではない。例えば、ボ
ール状ではなく、平面状の電極が適用されることも考え
られるし、半田に限らず他の金属性の導電体が用いられ
ることも考えられる。
【００１６】パッケージ基板１０（この基板は、セラミ
ックまたは有機物質を主な材料として形成される）に
は、電極部３０に対応する位置に、複数のパッド１２が
設けられている。各電極部３０と各パッド１２とは電気
的に接続される。
【００１７】この接続には、金属間に化合物を形成する
ことにより接続を行う方法、有機導電性ペーストにより
接続を行う方法、半田により接続を行う方法等が考えら
れる。
【００１８】この接続部分は封止樹脂４０により封止さ
れる。この封止により外部からの水分の侵入を原因とす
る接続部及び配線の腐食が防止される。各パッド１２は
基板１０上及び基板中に形成された配線または回路を介
して基板裏面の半田により形成された複数のボール状の
接続部１１にそれぞれ接続される。このボール状の接続
部１１は外部基板等の機器との接続に用いられる。
【００１９】ここでは、説明を容易に理解するためにボ
ール状の接続部は、図２の断面図からしか確認できない
が、実際には基板１０の裏面に多数のボール状接続部が
アレイ状に配置されている。
【００２０】本実施の形態では、パッケージ基板１０の
表面に配置されパッド１２とパッケージ基板１０の裏面
に配置されたパッド１４とがスルーホール１３を介して
電気的に接続される。パッド１４にはボール状の接続部
１１が接続される。
【００２１】スルーホール１３は、導電性を有するよう
に構成される。例えば、その内表面にメッキ等により金
属層が形成されることにより導電性を有している。スル
ーホールはメッキに限らず導電性を有するように構成さ
れれば、その機能を果たす。すなわち、基板表面に形成
された配線と基板裏面に形成された配線とを電気的に接
続する構成を、設計者が適宜選択すればよい。
【００２２】本発明の第１の実施の形態では、パッケー
ジ基板１０の中央部には凹部５０が形成されている。こ
の凹部５０は、パッド１２が形成されている領域より内
側の基板１０表面に形成されている。この凹部５０の平
面的な形状は、第１の実施の形態では図１のように四角
形であるが、この形状は半導体チップ２０の電極部３０
の配置に応じて設計者が適宜選択できる。
【００２３】また、この凹部５０を形成する位置は半導
体チップの電極部の配置により種々変更することが考え
られる。本実施の形態のような半導体チップの電極の配
置の場合、電極が配置された周辺領域より内側の基板中
央部に凹部を設けることが最適である。
【００２４】この凹部５０は、周知の彫刻技術により形
成され、その深さは基板の厚さに応じて設計者が任意に
設定することができる。パッケージ基板１０の中央部に
凹部５０が形成されている為、凹部５０の底辺からチッ
プまでの距離は、半導体チップ２０の電極部３０とパッ
ド１２が接続される基板の周辺領域における半導体チッ
プ２０と基板１０との距離より大きい。
【００２５】ここで、半導体チップ２０とパッケージ基
板１０との間に封止樹脂４０を注入する方法が示され
る。
【００２６】封止樹脂４０を注入する場合、粘度の低い
エポキシ樹脂が半導体チップ２０の周辺部のパッケージ
基板１０上に滴下される。この際、パッケージ基板１０
は６０〜１００℃に加温される。滴下された樹脂は半導
体チップ２０とパッケージ基板１０との間に毛細管現象
により充填される。
【００２７】この場合、半導体チップ２０とパッケージ
基板１０との間に樹脂が充填されると共に、図１及び図
２に示されるように半導体チップ２０の周囲下にも樹脂
がはみ出すように形成される。
【００２８】その後、充填した樹脂を熱で硬化（個化）
させることにより図１及び図２に示されるような樹脂封
止構造が得られる。
【００２９】本実施の形態では、凹部５０が設けられて
いる為、基板１０と半導体チップ２０との空隙が大きく
なり、注入された樹脂が拡がり易い。樹脂が拡がり易い
ので、樹脂封止の工程が従前に比べて短時間で実現でき
る。このことは、この種の半導体装置を製造する製造者
にとって、量産性の観点から非常に大きな効果があるこ
とを意味する。
【００３０】さらに、この凹部５０は基板１０の中央部
に設けられているので、従前、樹脂が拡がり難かった基
板の中央部でも、スムーズに樹脂が拡がる。スムーズに
樹脂が充填されることは、樹脂の未充填等の問題も抑制
すると考えられ、結果的に装置の信頼性の向上に寄与で
きると思われる。
【００３１】上述の実施の形態では、パッケージ基板１
０を彫刻することにより凹部５０が形成された例が示さ
れた。次に、このパッケージ基板が２つの基板を張合せ
ることにより形成された本発明の第２の実施の形態が示
される。
【００３２】図３には、基板１０’が基板１０Ａと基板
Ｂにより構成された例が示されている。基板Ａは図４に
示されるように中央部が中空になっている基板である。
このような基板Ａと基板Ｂとを張合せることにより第１
の実施の形態と同様に基板１０’の中心部に凹部５０’
を有する構造が実現される。
【００３３】基板Ａには、半導体チップ２０の電極部３
０と接続するパッド１２が形成されている。このパッド
１２は、基板Ｂ上に形成された配線１５と上述したよう
なスルーホール、または基板Ａ中に形成された配線を介
して電気的に接続される。この配線１５は基板Ｂ中に形
成されたスルーホール１３’を介してボール状の接続部
１１に接続される。
【００３４】このような構造に上述と同様の方法で封止
樹脂４０を注入すれば、第１の実施の形態と同様に基板
１０’と半導体チップ２０との間に封止樹脂４０が拡が
り易く、第１の実施の形態と同様の効果が得られる。
【００３５】さらに、本実施の形態では、２枚の基板を
張合せるだけの簡単な方法により第１の実施の形態の基
板と同様な機能を有する基板を実現することができる。
【００３６】上述の第１及び第２の形態の凹部５０、５
０’では、凹部の底部が垂直形状であったが、図５、図
６のように底部が緩やかなテーパ状に形成された凹部５
１を用いれば、樹脂を注入する際、凹部５１の角部にお
いてもスムーズに樹脂が充填されていく。図５は凹部５
１の断面形状の拡大図であり、図６は平面図である。
【００３７】次に、図７を参照しながら第３の実施の形
態が説明される。この形態の基本的な構造は第１の実施
の形態と同じであり、同一部分には同一符号を付すこと
によりその説明が省略される。
【００３８】この実施の形態での特徴的な構成は、凹部
５３の底部が角度θの傾斜を有することである。この角
度θは基板１０の厚さ、凹部５３の最深部の深さ、樹脂
の粘度から設計者が選択して設定できる。この傾斜は公
知の彫刻技術を利用して形成される。
【００３９】この構成に封止樹脂４０を注入する場合、
傾斜の上方のＸ方向から注入すれば、樹脂が傾斜の上方
から下方へ、すなわち基板とチップの間全面に拡がり易
い。これは傾斜により樹脂に圧力が付加され樹脂が流れ
易くなるためであると考えられる。この場合、Ｘ方向か
ら注入される樹脂は半導体チップの辺の中央部から注入
されることが望ましい。
【００４０】さらに、図８に示されるように傾斜の上方
のＸ方向に加え、半導体チップの隣接する２辺の中央部
（Ｙ方向、Ｚ方向）から樹脂を注入すれば、より早く樹
脂を拡散することができる。
【００４１】さらに、傾斜は図９に示されるように階段
状に形成することもできる。すなわち、凹部５４が底辺
５４ー１と底辺５４ー２という段違いになった底辺を有
するような構成が考えられる。
【００４２】この場合も、傾斜の上方であるＸ方向から
樹脂を注入すれば、樹脂が傾斜の上方から下方へ、すな
わち基板とチップの間全面に拡がり易くなる。
【００４３】このように本発明の種々の実施の形態によ
れば、樹脂が拡がり易いパッケージ構造が実現できると
共に、樹脂を短時間で注入することもできる。
【００４４】本発明は、例証的な実施態様を用いて説明
されたが、この説明は限定的な意味に受け取られてはな
らない。この例証的実施態様の様々な変更、並びに本発
明のその他の実施態様が当業者にはこの説明を参考にす
ることによって明らかになるであろう。従って、特許請
求の範囲はそれらのすべての変更または実施態様を本発
明の真の範囲に含むものとしてカバーするであろうと考
えられている。
【００４５】
【発明の効果】本発明では、基板に凹部が設けられてい
る為、基板と半導体チップとの空隙が大きくなり、注入
された樹脂が拡がり易い。
【図面の簡単な説明】
【図１】第１の実施の形態を説明する平面図である。
【図２】第１の実施の形態を説明する断面図である。
【図３】第２の実施の形態を説明する平面図である。
【図４】第２の実施の形態における基板１０Ａの平面図
である。
【図５】凹部の形状の他の例を示す断面図である。
【図６】凹部の形状の他の例を示す平面図である。
【図７】第３の実施の形態の説明する断面図である。
【図８】第３の実施の形態を説明する平面図である。
【図９】凹部の形状の他の例を示す断面図である。
【符号の説明】
１０ パッケージ基板 ２０ 半導体チップ ３０ 電極部 ４０ 封止樹脂 ５０、５１、５３、５４ 凹部

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 外部に電気的な信号を出力する複数の電
    極部を有する半導体チップと、 表面とその反対側の裏面とを有する基板であって、前記
    複数の電極部に対応して設けられた複数のパッド部が前
    記表面に配置され、前記複数のパッド部に電気的に接続
    され、外部装置と電気的に接続するための複数の接続部
    が前記裏面に配置された前記基板と、 前記基板の上方に配置された前記半導体チップの前記複
    数の接続部と前記複数のパッド部とを電気的に接続する
    複数の導電部と、 前記基板と前記半導体チップとの間に配置され、前記複
    数の接続部、前記複数のパッド部及び前記複数の導電部
    とを封止する封止樹脂とを備えたフリップチップ型半導
    体パッケージにおいて、 前記基板の中央部には、凹部が形成されたことを特徴と
    するフリップチップ型半導体パッケージ。
  2. 【請求項２】 前記凹部の底辺は傾斜を有することを特
    徴とする請求項１記載のフリップチップ型半導体パッケ
    ージ。
  3. 【請求項３】 前記傾斜は階段状に形成されていること
    を特徴とする請求項２記載のフリップチップ型半導体パ
    ッケージ。
  4. 【請求項４】 請求項１記載のフリップチップ型半導体
    パッケージにおいて前記樹脂を形成する際、方形状の前
    記半導体チップを前記基板の上方に配置した後、前記半
    導体チップと前記基板との間に前記半導体チップの三辺
    のほぼ中央から同時に前記樹脂を注入することを特徴と
    するフリップチップ型半導体パッケージの樹脂注入方
    法。
  5. 【請求項５】 請求項２記載のフリップチップ型半導体
    パッケージにおいて前記樹脂を形成する際、前記半導体
    チップを前記基板の上方に配置した後、前記半導体チッ
    プと前記基板との間に前記傾斜の上方側から前記樹脂を
    注入することを特徴とするフリップチップ型半導体パッ
    ケージの樹脂注入方法。
  6. 【請求項６】 前記凹部の角部がテーパ状であることを
    特徴とする請求項１記載のフリップチップ型半導体パッ
    ケージ。
  7. 【請求項７】 集積回路が形成された回路形成面を有す
    る半導体チップと、前記回路形成面と電気的に接続され
    た表面及びその表面と反対側の裏面とを有する基板と、 前記基板と前記回路形成面との間を封止する封止樹脂と
    を備えた半導体パッケージにおいて、 前記基板の表面は中央部とその周辺部で段違いに形成さ
    れ、前記中央部と前記回路形成面との距離は、前記周辺
    部と前記回路形成面との距離より大きいことを特徴とす
    る半導体パッケージ。
  8. 【請求項８】 前記基板表面の中央部は傾斜を有するこ
    とを特徴とする請求項７記載の半導体パッケージ。
  9. 【請求項９】 前記傾斜は階段状に形成されていること
    を特徴とする請求項８記載の半導体パッケージ。
  10. 【請求項１０】 請求項７記載の半導体パッケージにお
    いて前記封止樹脂を形成する際、方形状の前記半導体チ
    ップを前記基板の上方に配置した後、前記半導体チップ
    と前記基板との間に前記半導体チップの三辺のほぼ中央
    から同時に前記封止樹脂を注入することを特徴とする半
    導体パッケージの樹脂注入方法。
  11. 【請求項１１】 請求項８記載の半導体パッケージにお
    いて前記封止樹脂を形成する際、前記半導体チップを前
    記基板の上方に配置した後、前記半導体チップと前記基
    板との間に前記傾斜の上方側から前記封止樹脂を注入す
    ることを特徴とする半導体パッケージの樹脂注入方法。
  12. 【請求項１２】 主面に複数の接続部を含む配線が形成
    され、他の主面に複数のスルーホールを介して各々前記
    配線に電気的に接続された複数の外部接続端子が形成さ
    れた基板と、前記基板主面の接続部に入出力端子を対応
    させてフェースダウン型に実装された半導体チップと、
    前記基板と前記半導体チップとの間を封止する封止材と
    を有する半導体装置において、 前記基板の主面には凹部が形成され、その凹部内には前
    記封止材が充填されていることを特徴とする半導体装
    置。
  13. 【請求項１３】 前記凹部の底辺は傾斜を有することを
    特徴とする請求項１２記載の半導体装置。
  14. 【請求項１４】 前記傾斜は階段状に形成されているこ
    とを特徴とする請求項１３記載の半導体装置。
  15. 【請求項１５】 請求項１２記載の半導体装置において
    前記封止材を形成する際、方形状の前記半導体チップを
    前記基板の上方に配置した後、前記半導体チップと前記
    基板との間に前記半導体チップの三辺のほぼ中央から同
    時に溶融した前記封止材を注入することを特徴とする半
    導体装置の樹脂注入方法。
  16. 【請求項１６】 請求項１３記載の半導体装置において
    前記封止材を形成する際、前記半導体チップを前記基板
    の上方に配置した後、前記半導体チップと前記基板との
    間に前記傾斜の上方側から溶融した前記封止材を注入す
    ることを特徴とする半導体パッケージの樹脂注入方法。
  17. 【請求項１７】 前記凹部内の角部がテーパ状であるこ
    とを特徴とする請求項１２記載の半導体装置。
JP28405998A 1998-10-06 1998-10-06 フリップチップ型半導体パッケージ及びその装置における樹脂注入方法 Expired - Fee Related JP3565724B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP28405998A JP3565724B2 (ja) 1998-10-06 1998-10-06 フリップチップ型半導体パッケージ及びその装置における樹脂注入方法
US09/412,637 US6191488B1 (en) 1998-10-06 1999-10-05 Flip chip type semiconductor package and method of injecting resin into device thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28405998A JP3565724B2 (ja) 1998-10-06 1998-10-06 フリップチップ型半導体パッケージ及びその装置における樹脂注入方法

Publications (2)

Publication Number Publication Date
JP2000114289A true JP2000114289A (ja) 2000-04-21
JP3565724B2 JP3565724B2 (ja) 2004-09-15

Family

ID=17673767

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28405998A Expired - Fee Related JP3565724B2 (ja) 1998-10-06 1998-10-06 フリップチップ型半導体パッケージ及びその装置における樹脂注入方法

Country Status (2)

Country Link
US (1) US6191488B1 (ja)
JP (1) JP3565724B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005108950A (ja) * 2003-09-29 2005-04-21 Matsushita Electric Ind Co Ltd セラミックモジュール部品およびその製造方法
JP2008293820A (ja) * 2007-05-25 2008-12-04 Panasonic Corp 導電性ペーストおよび基板
JP2014203871A (ja) * 2013-04-02 2014-10-27 三菱電機株式会社 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100452381C (zh) * 2005-05-30 2009-01-14 矽品精密工业股份有限公司 导线架式半导体封装件及其导线架
JP2011009570A (ja) * 2009-06-26 2011-01-13 Fujitsu Ltd 電子部品パッケージおよびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07302858A (ja) * 1994-04-28 1995-11-14 Toshiba Corp 半導体パッケージ
JP3263288B2 (ja) * 1995-09-13 2002-03-04 株式会社東芝 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005108950A (ja) * 2003-09-29 2005-04-21 Matsushita Electric Ind Co Ltd セラミックモジュール部品およびその製造方法
JP2008293820A (ja) * 2007-05-25 2008-12-04 Panasonic Corp 導電性ペーストおよび基板
JP2014203871A (ja) * 2013-04-02 2014-10-27 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP3565724B2 (ja) 2004-09-15
US6191488B1 (en) 2001-02-20

Similar Documents

Publication Publication Date Title
US6472732B1 (en) BGA package and method for fabricating the same
JPH09260552A (ja) 半導体チップの実装構造
US7049696B2 (en) IC package with electrically conductive heat-radiating mechanism, connection structure and electronic device
JP2009140962A (ja) 半導体装置およびその製造方法
JPH09162322A (ja) 表面実装型半導体装置とその製造方法
JPH11297889A (ja) 半導体パッケージおよび実装基板、ならびにこれらを用いた実装方法
JP4075204B2 (ja) 積層型半導体装置
JP2000223622A (ja) 半導体装置およびその製造方法並びにそれを使用した実装構造体
JP2001156251A (ja) 半導体装置
JP3353501B2 (ja) 半導体装置及び半導体装置の製造方法
JP3565724B2 (ja) フリップチップ型半導体パッケージ及びその装置における樹脂注入方法
US6111309A (en) Semiconductor device
JPH10242385A (ja) 電力用混合集積回路装置
JPH05211256A (ja) 半導体装置
JPH11163249A (ja) 半導体装置およびその製造方法
JP3065288B2 (ja) 半導体ベアチップの封止方法、半導体集積回路装置、および半導体集積回路装置の製造方法
JP2001144215A (ja) フリップチップ実装体
JPH1092970A (ja) 基板モジュール
JPH09148482A (ja) 半導体装置
JPH04336451A (ja) 半導体チップの実装構造
JP2976941B2 (ja) 半導体装置、その製造方法
JP2001127245A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH0697666A (ja) 電子装置
JP2000252414A (ja) 半導体装置
JPH1187406A (ja) 半導体装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040608

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040608

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080618

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090618

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090618

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100618

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100618

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110618

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110618

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120618

Year of fee payment: 8

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120618

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees