JP2000113681A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ読み出しを確実に行いながらアクセス
時間を大幅に短縮する。 【解決手段】 ＳＲＡＭであるメモリには、ハイ／ロー
レベルのデータが保持された１組のダミーメモリセルが
ワード線毎にそれぞれ設けられている。センスアンプ
は、レベルシフト形のプリアンプ２０，２１、差動増幅
を行うメインアンプ２２，２３からなる。プリアンプ２
０は、指定されたメモリセルのデータとダミーメモリセ
ルのローレベルデータとを比較し、プリアンプ２１は、
指定されたメモリセルのデータとダミーメモリセルのハ
イレベルデータとを比較する。メインアンプ２２はプリ
アンプ２０、２１の一方の出力部（ノードａ，ｃ）のデ
ータを、メインアンプ２３はプリアンプ２０、２１の他
方の出力部（ノードｂ，ｄ）のデータをそれぞれ差動増
幅し、指定されたメモリセルにおけるデータの検出、増
幅を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ読み出し技
術に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におけるデータ読み
出しの高速化に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】本発明者が検討したところによれば、Ｓ
ＲＡＭなどのメモリセルの一方のデータ線（トゥルーと
バーのうち、トゥルー側）のみを用いてデータ読み出し
を行う、いわゆる、片極読み出しの半導体集積回路装置
においては、’０’（ローレベル）と’１’（ハイレベ
ル）との中間の電位である参照電位が生成されており、
この参照電位とデータ線との電位差を検出することによ
り、’０’または’１’の確定を行っている。

【０００３】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アドバン
ストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ２１
〜Ｐ２３があり、この文献には、ＳＲＡＭ技術の動向な
どが記載されている。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置のデータ読み出し技術では、次の
ような問題点があることが本発明者により見い出され
た。

【０００５】すなわち、参照電位と’０’または’１’
のデータとの電位差によって’０’、’１’の判定を行
っているので、参照電位とデータとの振幅差が小さくな
るためにノイズによる誤動作などが生じてしまう恐れが
ある。

【０００６】また、ノイズなどの誤動作を防止するため
には、振幅が十分に開いてから読み出し動作を行う必要
があり、データアクセス時間が大きくなってしまうとい
う問題もある。

【０００７】本発明の目的は、データ読み出しを確実に
行いながらアクセス時間を大幅に短縮することのできる
半導体集積回路装置を提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１０】すなわち、本発明の半導体集積回路装置
は、データ判定用のハイレベルデータを格納した第１の
データ記憶部と、データ判定用のローレベルのデータを
格納した第２のデータ記憶部と、正規のメモリセルから
読み出されたデータと該第１，第２のデータ記憶部から
読み出されたハイレベル、ローレベルのデータとの電位
を比較して該正規のメモリセルから読み出されたデータ
がハイレベルかローレベルかを検出し、正規のメモリセ
ルから読み出されたデータを増幅するセンスアンプとを
備えたものである。

【００１１】また、本発明の半導体集積回路装置は、前
記第１、第２のデータ記憶部が、メモリセルにより構成
されたものである。

【００１２】さらに、本発明の半導体集積回路装置は、
前記センスアンプが、読み出された正規のメモリセルの
データと第２のデータ記憶部に記憶されたローレベルデ
ータとを比較するレベルシフト形の第１の増幅部と、読
み出された正規のメモリセルのデータと第１のデータ記
憶部に記憶されたハイレベルデータとを比較するレベル
シフト形の第２の増幅部と、第１のプリアンプにおける
一方の出力部から出力されるデータと第２の増幅部にお
ける一方の出力部から出力されるデータとを差動増幅し
て出力する第３の増幅部と、第１の増幅部における他方
の出力部から出力されるデータと第２の増幅部における
他方の出力部から出力されるデータとを差動増幅して出
力する第４の増幅部とよりなるものである。

【００１３】以上のことにより、センスアンプが、第
１、第２のデータ記憶部に記憶されたデータと読み出さ
れる正規のメモリセルのデータとを比較して、そのメモ
リセルから出力されたデータがハイレベルかローレベル
かを判定するので、データ判定を行う振幅の開き時間を
短くできるので、読み出し時間を大幅に短縮することが
できる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１５】図１は、本発明の一実施の形態によるメモ
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられた固定データを出力するダミーメモリ
セルの説明図、図３は、本発明の一実施の形態によるダ
ミーメモリセルから出力される固定データと読み出しデ
ータとの比較説明図、図４は、本発明の一実施の形態に
よるメモリに設けられたセンスアンプの説明図、（ｂ）
は、センスアンプに入力されるデータの説明図、
（ｃ）、（ｄ）は、センスアンプに設けられたプリアン
プから出力されるデータの説明図、（ｅ）は、センスア
ンプに設けられたメインアンプから出力されるデータの
説明図である。

【００１６】本実施の形態において、ＳＲＡＭであるメ
モリ（半導体集積回路装置）１には、メモリマット２が
設けられている。メモリマット２は、記憶の最小単位で
あるメモリセルが規則正しくアレイ状に並べられてい
る。

【００１７】また、このメモリマットに形成されたメモ
リセルは、メモリセルの一方のデータ線（トゥルーとバ
ーのうち、トゥルー側）のみを用いてデータの読み出し
が行われる、いわゆる、片極読み出し方式となってい
る。

【００１８】メモリマット２には、ワードドライバ３お
よびローデコーダ４が接続されている。

【００１９】ワードドライバ３は、ローデコーダ４の出
力を受けてワード線に選択パルス電圧を与え、ローデコ
ーダ４は、メモリマット２のうち、ロー（行）方向のワ
ード線を選択する。

【００２０】また、メモリマット２には、センスアンプ
５が接続されており、このセンスアンプ５は、メモリマ
ット２のセル読み出し信号を増幅する。センスアンプ５
には、カラムドライバ６ならびにカラムデコーダ７が接
続されている。カラムドライバ６は、カラムデコーダ７
の出力を受けてビット線に選択パルス電圧を与え、カラ
ムデコーダ７は、カラム（列）方向のビット線を選択す
る。

【００２１】ローデコーダ４には、ローアドレスバッフ
ァ８が接続されており、このローアドレスバッファ８
は、ロー方向のアドレス信号が入力され、それぞれの内
部アドレス信号を発生させてローデコーダ４に出力す
る。

【００２２】さらに、カラムデコーダ７には、カラムア
ドレスバッファ９が接続されており、該カラムアドレス
バッファ９は、カラム方向のアドレス信号が入力され、
それぞれの内部アドレス信号を発生させてカラムデコー
ダ７に出力する。また、センスアンプ５には、制御回路
１０が接続されている。この制御回路１０は、データ入
力バッファ１１、データ出力バッファ１２とも接続され
ている。

【００２３】制御回路１０は、センスアンプ５、データ
入力バッファ１１、およびデータ出力バッファ１２にお
けるデータのやり取りの制御を行う。データ入力バッフ
ァ１１は、入力データを所定のタイミングにより取り込
み、データ出力バッファ１２は、出力データを所定のタ
イミングによって出力する。

【００２４】また、メモリマット２には、図２に示すよ
うに、ダミーメモリセル（第１のデータ記憶部）１３、
ダミーメモリセル（第２のデータ記憶部）１４が設けら
れている。ダミーメモリセル１３（，１４）は、Ｎチャ
ネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）からなるトランジスタ１５〜１７、およ
びＰチャネルＭＯＳのトランジスタ１８，１９からなる
一般的なメモリセル回路によって構成されている。

【００２５】ダミーメモリセル１３には、図３に示すよ
うに、ハイレベルのデータが保持されており、ダミーメ
モリセル１４には、ローレベルのデータが保持されてい
る。これら１組のダミーメモリセル１３，１４は、たと
えば、ワード線毎にそれぞれ設けられている。

【００２６】さらに、センスアンプ５は、図４（ａ）に
示すように、プリアンプ（第１の増幅部）２０、プリア
ンプ（第２の増幅部）２１、ならびにメインアンプ（第
３の増幅部）２２、メインアンプ（第４の増幅部）２３
によって構成されている。プリアンプ２０，２１は、レ
ベルシフト型のプリアンプからなり、メインアンプ２
２，２３は、カレントミラー回路によって構成されてい
る。

【００２７】プリアンプ２０，２１は、入力端子および
出力端子がそれぞれ２つ設けられており、各々の入力端
子に入力されたデータは、個々にレベルシフトされてそ
れぞれの出力端子に出力される。また、メインアンプ２
２，２３は、２つの入力端子、１つの出力端子からな
り、２つの入力端子から入力されたデータを差動増幅し
て出力を行う。

【００２８】プリアンプ２０の一方の入力部ならびにプ
リアンプ２１の他方の入力部には、ビット線を介してメ
モリセルから出力されるデータ入力されるように接続さ
れている。

【００２９】また、プリアンプ２０の他方の入力部に
は、ビット線を介してダミーメモリセル１４から出力さ
れるローレベルのデータが基準電位として入力されるよ
うに接続されており、プリアンプ２１の一方の入力部に
は、ビット線を介してダミーメモリセル１３から出力さ
れるハイレベルのデータが基準電位として入力されるよ
うに接続されている。

【００３０】プリアンプ２０の一方の出力部（ノード
ａ）にはメインアンプ２２の一方の入力部に接続されて
おり、プリアンプ２０の他方の出力部（ノードｂ）には
メインアンプ２３の一方の入力部に入力されている。

【００３１】プリアンプ２１の一方の出力部（ノード
ｃ）にはメインアンプ２２の他方の入力部が接続されて
おり、プリアンプ２１の他方の出力部（ノードｄ）に
は、メインアンプ２３の他方の入力部が接続されてい
る。これらメインアンプ２２，２３の出力部は、データ
出力バッファ１２に接続されている。

【００３２】次に、本実施の形態の作用について説明す
る。

【００３３】読み出し動作が行われると、メモリセルか
らあるデータがビット線を介して出力される。たとえ
ば、メモリセルに記憶されたデータがハイレベルの場合
には、プリアンプ２０の一方の入力部、プリアンプ２１
の他方の入力部にはハイレベルが入力される。

【００３４】このとき、ダミーメモリセル１３，１４も
指定され、該ダミーメモリセル１３，１４に記憶された
データが出力され、プリアンプ２０の他方の入力部には
ローレベル、プリアンプ２１の一方の入力部にはハイレ
ベルがそれぞれ入力される。

【００３５】よって、図４（ｂ）に示すように、メモリ
セルから出力されたハイレベルのデータ、ダミーメモリ
セル１３，１４から出力された基準電位となるハイレベ
ル、ローレベルのデータがセンスアンプ５に入力され
る。

【００３６】一方の入力部にハイレベル、他方の入力部
にローレベルが入力されたプリアンプ２０のそれぞれの
出力部（ノードａ，ｂ）からは、基準電位からあるレベ
ルまでレベルシフトしたデータが出力される。この場
合、図４（ｃ）に示すように、一方の入力部に入力され
たハイレベルのデータは基準電圧よりも高い電位にレベ
ルシフトされて出力される。

【００３７】さらに、一方ならびに他方の入力部にハイ
レベルが入力されたプリアンプ２１の出力部（ノード
ｃ，ｄ）は、同じレベルのデータが入力されるので、図
４（ｄ）に示すように、レベルシフトせずに、すなわ
ち、振幅が開かずにそのまま出力される。

【００３８】そして、プリアンプ２０，２１の一方の出
力部から出力されたデータが、メインアンプ２２，２３
の一方および他方の入力部にそれぞれ入力される。これ
らメインアンプ２２，２３は、入力されたデータの差動
増幅をそれぞれ行い、指定されたメモリセルにおけるデ
ータの検出、増幅が行われる。

【００３９】ここでは、図４（ｅ）に示すように、メイ
ンアンプ２２の出力部（ノードｅ）はハイレベルの出力
となり、メインアンプ２３の出力部（ノードｅ）からは
ローレベルが出力され、これらメインアンプ２２，２３
の増幅によって読み出されたメモリセルのデータは全振
幅のハイレベルデータとなってデータ出力バッファ１２
に出力される。

【００４０】それにより、本実施の形態においては、セ
ンスアンプ５がダミーメモリセル１３，１４のデータと
読み出される指定されたメモリセルのデータとを比較し
て該メモリセルから出力されたデータがハイレベルかロ
ーレベルかを判定するので、片極読み出し方式のメモリ
１における読み出し時間を大幅に短縮することができ
る。

【００４１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００４２】たとえば、前記実施の形態では、１組のダ
ミーメモリセルをワード線毎にそれぞれ設けたが、これ
らダミーメモリセルは、メモリマットに形成された正規
のメモリセルすべてに対して１組だけ設けたり、あるい
は、正規のメモリセル１つに対して１組のダミーメモリ
セルを設けるようにしてもよい。

【００４３】また、前記実施の形態においては、ハイレ
ベルとローレベルとのデータを２つのダミーメモリセル
に格納したが、図５に示すように、１つのダミーメモリ
セル２４によって構成し、このダミーメモリセル２４に
おけるデータ対線（Ｄ，／Ｄ）の一方のデータ線Ｄから
ハイレベルを読み出し、他方のデータ線／Ｄからローレ
ベルを読み出す構成にしてもよい。

【００４４】この場合、ダミーメモリセル（第１、第２
のデータ記憶部）２４は、ＮチャネルＭＯＳであるトラ
ンジスタ２５〜２８、およびＰチャネルＭＯＳのトラン
ジスタ２９，３０からなる一般的なＣ（Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙ）ＭＯＳ形セルによって構成されている。

【００４５】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４６】（１）本発明によれば、センスアンプが、
第１、第２のデータ記憶部に記憶されたデータと読み出
される正規のメモリセルのデータとを比較して、そのメ
モリセルから出力されたデータがハイレベルかローレベ
ルかを判定するので、データ判定を行う振幅の開き時間
を短くできるので、読み出し時間を大幅に短縮すること
ができる。

【００４７】（２）また、本発明では、上記（１）によ
り、データアクセスを高速化でき、半導体集積回路装置
の動作速度を向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるメモリのブロック
図である。

【図２】本発明の一実施の形態によるメモリに設けられ
た固定データを出力するダミーメモリセルの説明図であ
る。

【図３】本発明の一実施の形態によるダミーメモリセル
から出力される固定データと読み出しデータとの比較説
明図である。

【図４】（ａ）は、本発明の一実施の形態によるメモリ
に設けられたセンスアンプの説明図、（ｂ）は、センス
アンプに入力されるデータの説明図、（ｃ）、（ｄ）
は、センスアンプに設けられたプリアンプから出力され
るデータの説明図、（ｅ）は、センスアンプに設けられ
たメインアンプから出力されるデータの説明図である。

【図５】本発明の他の実施の形態によるメモリに設けら
れた固定データを出力するダミーメモリセルの説明図で
ある。

【符号の説明】 １ メモリ（半導体集積回路装置） ２ メモリマット ３ ワードドライバ ４ ローデコーダ ５ センスアンプ ６ カラムドライバ ７ カラムデコーダ ８ ローアドレスバッファ ９ カラムアドレスバッファ １０ 制御回路 １１ データ入力バッファ １２ データ出力バッファ １３ ダミーメモリセル（第１のデータ記憶部） １４ ダミーメモリセル（第２のデータ記憶部） １５〜１７ トランジスタ １８，１９ トランジスタ ２０ プリアンプ（第１の増幅部） ２１ プリアンプ（第２の増幅部） ２２ メインアンプ（第３の増幅部） ２３ メインアンプ（第４の増幅部） ２４ ダミーメモリセル（第１、第２のデータ記憶部） ２５〜２８ トランジスタ ２９，３０ トランジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ判定用のハイレベルデータを格納
   した第１のデータ記憶部と、 データ判定用のローレベルのデータを格納した第２のデ
   ータ記憶部と、 正規のメモリセルから読み出されたデータと、前記第
   １，第２のデータ記憶部から読み出されたハイレベル、
   ローレベルのデータとの電位を比較して前記正規のメモ
   リセルから読み出されたデータがハイレベルかローレベ
   ルかを検出し、前記正規のメモリセルから読み出された
   データを増幅するセンスアンプとを備えたことを特徴と
   する半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記第１、第２のデータ記憶部が、メモリセルに
   より構成されたことを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、 前記センスアンプが、読み出された前記正規のメモリセ
   ルのデータと前記第２のデータ記憶部に記憶されたロー
   レベルデータとを比較するレベルシフト形の第１の増幅
   部と、 読み出された前記正規のメモリセルのデータと前記第１
   のデータ記憶部に記憶されたハイレベルデータとを比較
   するレベルシフト形の第２の増幅部と、 前記第１の増幅部における一方の出力部から出力される
   データと、前記第２の増幅部における一方の出力部から
   出力されるデータとを差動増幅して出力する第３の増幅
   部と、 前記第１の増幅部における他方の出力部から出力される
   データと、前記第２の増幅部における他方の出力部から
   出力されるデータとを差動増幅して出力する第４の増幅
   部とよりなることを特徴とする半導体集積回路装置。