JP2000099412A - メモリ制御装置およびメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 マルチバス構成において、接続されたバス以
外のアクセスに関するデータを取得することにより、処
理能力を向上させる。 【解決手段】 マルチバス構成のシステムにおいて、マ
ルチバスＣＰＵ１が、ＲＯＭエミュレータ８が接続され
ていない側のバス７にアクセスしている場合、そのＲＯ
Ｍエミュレータ８が接続された側のアクセスしていない
バス６においても出力手段１０を介して、アクセスして
いる側のバス７の動作状態を監視する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データのリード、
ライトを行うプログラマブルコントローラ等のメモリ制
御装置およびメモリ制御方法に関する。

【０００２】

【従来の技術】プログラマブルコントローラ（以下、Ｐ
ＬＣという）に搭載されるＣＰＵにおけるバス接続、お
よび、アクセスの従来の手法について説明する。

【０００３】近年、ＰＬＣにおいては、処理速度の高速
化が求められている。その処理速度は、ＰＬＣに搭載さ
れるＣＰＵの処理速度によるところが大きい。

【０００４】ＣＰＵの処理速度を高めるために、いろい
ろな手法が用いられてきているが、その中の１つに、専
用ＣＰＵを開発し、マルチバスアクセス方式を用いるこ
とによって、バスアクセスタイムの短縮を行う方式があ
る。

【０００５】図４は、そのマルチバスアクセス方式を用
いた従来のＰＬＣの構成例を示す。図４において、２系
統のバス６，７を同時にアクセスできるマルチバスＣＰ
Ｕ１が設けられている。その一方のバス６には、ＰＬＣ
を動作させるためのプログラムが格納されたＲＯＭ３
と、ユーザが記述した実行プログラムが格納されるＲＡ
Ｍ４とが接続されている。その他方のバス７には、ユー
ザが記述したプログラムの実行結果データが格納される
ＲＡＭ５と、ＰＬＣ外部から内部のデータ領域がアクセ
ス可能なバスマスタとが接続されている。

【０００６】このようにしてマルチバスの接続を行うこ
とにより、マルチバスＣＰＵ１は、プログラムを読み込
むバス６へのアクセスと、プログラム実行結果データを
書き込むバス７へのアクセスとを同時に処理することが
可能となり、バスアクセス時間の削減を行っている。

【０００７】

【発明が解決しようとする課題】専用のＣＰＵを開発し
た場合、汎用のインサーキットエミュレータを接続しよ
うとすると、専用ＣＰＵにインサーキットエミュレータ
対応の回路追加、外部ピン追加が必要となり、低コスト
化、小型化に不利な方向に働く。そこで、近年では、Ｒ
ＯＭ接続部分を使用したＲＯＭエミュレータが普及して
きている。

【０００８】しかし、ＲＯＭエミュレータは、プログラ
ムが格納されるＲＯＭの代わりに接続されるため、図４
に示したようなマルチバス構成においては、接続された
バス以外のアクセスに関するデータを取得することがで
きない。

【０００９】その結果、プログラマブルコントローラで
は、デバッグにおいて使用頻度の高いリアルタイムトレ
ース機能、ハードウェアブレーク機能等が、使用できな
い状態が発生してしまう。

【００１０】言い替えると、２系統のバスを制御できる
ＣＰＵと、そのそれぞれのバスに接続されるメモリ素子
と、一方のバスに接続される上記ＣＰＵ以外のバスマス
タとしての素子とを有し、データのリード、ライトを行
うプログラマブルコントローラにおいて、（１）ＣＰＵ
が、一方（ＲＯＭが接続されていない側）のバスに接続
されている素子に対してアクセスをしている場合、上記
機能が使用できない状態になったり、（２）ＣＰＵ以外
のバスマスタとしての素子が動作し、そのバスマスタが
一方（ＲＯＭが接続されていない側）のバスをアクセス
している場合、使用できない状態になってしまう問題が
発生する。

【００１１】そこで、本発明の目的は、処理能力を向上
させることが可能なメモリ制御装置およびメモリ制御方
法を提供するマルチバス構成において、接続されたバス
以外のアクセスに関するデータの取得を可能とすること
にある。

【００１２】

【課題を解決するための手段】本発明は、バスを介して
データのリードおよびライトを行う装置であって、２系
統のバスを制御するマルチバスＣＰＵと、各バスに接続
された記憶手段と、一方のバスに接続され当該バスの制
御を行うバスマスタと、前記マルチバスＣＰＵが、一方
のバスに接続された記憶手段にアクセスし、他方のバス
に接続された記憶手段にはアクセスをしていない場合、
前記アクセスをしていない側のバスに対して前記アクセ
スをしている側のバスの状態を出力する出力手段とを具
えることによって、メモリ制御装置を構成する。

【００１３】また、本発明は、バスを介してデータのリ
ードおよびライトを行う装置であって、２系統のバスを
制御するマルチバスＣＰＵと、各バスに接続された記憶
手段と、一方のバスに接続され当該バスの制御を行うバ
スマスタと、前記バスマスタが当該バスに接続された記
憶手段にアクセスをしている場合、前記アクセスをして
いない側のバスに対して前記アクセスをしている側のバ
スの状態を出力する出力手段とを具えることによって、
メモリ制御装置を構成する。

【００１４】また、本発明は、バスを介してデータのリ
ードおよびライトを行う装置であって、多系統のバスを
制御するマルチバスＣＰＵと、各バスに接続された記憶
手段と、少なくとも１つのバスに接続され当該バスの制
御を行うバスマスタと、前記マルチバスＣＰＵが、バス
に接続された記憶手段にアクセスし、他のバスに接続さ
れた記憶手段にはアクセスをしていない場合、前記アク
セスをしていないバスに対して前記アクセスをしている
バスの状態を出力する出力手段とを具えることによっ
て、メモリ制御装置を構成する。

【００１５】また、本発明は、バスを介してデータのリ
ードおよびライトを行う装置であって、多系統のバスを
制御するマルチバスＣＰＵと、各バスに接続された記憶
手段と、少なくとも１つのバスに接続され当該バスの制
御を行うバスマスタと、前記バスマスタが当該バスに接
続された記憶手段にアクセスをしている場合、前記アク
セスをしていないバスに対して前記アクセスをしている
バスの状態を出力する出力手段とを具えることによっ
て、メモリ制御装置を構成する。

【００１６】ここで、前記出力手段からの出力信号が入
力され、前記マルチバスＣＰＵがアクセスをしている側
のバスの状態を監視するバス監視手段をさらに具えるこ
とができる。

【００１７】前記出力手段からの出力信号が入力され、
前記バスマスタがアクセスをしている側のバスの状態を
監視するバス監視手段をさらに具えることができる。

【００１８】前記バス監視手段は、ＲＯＭエミュレータ
により構成することができる。

【００１９】また、本発明は、２系統のバスを制御する
マルチバスＣＰＵと、各バスに接続された記憶手段と、
一方のバスに接続され当該バスの制御を行うバスマスタ
とを用い、バスを介してデータのリードおよびライトを
行う制御方法であって、前記マルチバスＣＰＵが、一方
のバスに接続された記憶手段にアクセスし、他方のバス
に接続された記憶手段にはアクセスをしていない場合、
前記アクセスをしていない側のバスに対して前記アクセ
スをしている側のバスの状態を出力する出力工程を具え
ることによって、メモリ制御方法を提供する。

【００２０】また、本発明は、２系統のバスを制御する
マルチバスＣＰＵと、各バスに接続された記憶手段と、
一方のバスに接続され当該バスの制御を行うバスマスタ
とを用い、バスを介してデータのリードおよびライトを
行う制御方法であって、前記バスマスタが当該バスに接
続された記憶手段にアクセスをしている場合、前記アク
セスをしていない側のバスに対して前記アクセスをして
いる側のバスの状態を出力する出力工程を具えることに
よって、メモリ制御方法を提供する。

【００２１】また、本発明は、多系統のバスを制御する
マルチバスＣＰＵと、各バスに接続された記憶手段と、
少なくとも１つのバスに接続され当該バスの制御を行う
バスマスタとを用い、バスを介してデータのリードおよ
びライトを行う制御方法であって、前記マルチバスＣＰ
Ｕが、バスに接続された記憶手段にアクセスし、他のバ
スに接続された記憶手段にはアクセスをしていない場
合、前記アクセスをしていないバスに対して前記アクセ
スをしているバスの状態を出力する出力工程を具えるこ
とによって、メモリ制御方法を提供する。

【００２２】また、本発明は、多系統のバスを制御する
マルチバスＣＰＵと、各バスに接続された記憶手段と、
少なくとも１つのバスに接続され当該バスの制御を行う
バスマスタとを用い、バスを介してデータのリードおよ
びライトを行う制御方法であって、前記バスマスタが当
該バスに接続された記憶手段にアクセスをしている場
合、前記アクセスをしていないバスに対して前記アクセ
スをしているバスの状態を出力する出力工程を具えるこ
とによって、メモリ制御方法を提供する。

【００２３】ここで、前記出力工程により出力された出
力信号を用い、前記マルチバスＣＰＵがアクセスをして
いる側のバスの状態を監視することができる。

【００２４】前記出力工程により出力された出力信号を
用い、前記バスマスタがアクセスをしている側のバスの
状態を監視することができる。

【００２５】ＲＯＭエミュレータを用いてバスの状態を
監視することができる。

【００２６】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。

【００２７】（概要）まず、本発明の概要について説明
する。

【００２８】本発明は、２系統のバスを制御するＣＰＵ
と、そのそれぞれのバスに接続されるメモリ素子と、一
方のバスに接続される上記ＣＰＵ以外のバスマスタとな
り得る素子とを有し、データのリード、ライトを行うプ
ログラマブルコントローラにおいて、ＣＰＵが、一方の
バスに接続されている素子に対して、アクセスをし、他
方のバスに接続されている素子に対しては、アクセスし
ていない場合に、アクセスしていない側のバスに、アク
セスしている側のバスの状態を出力する手段を備えたこ
とを特徴とする。

【００２９】また、本発明は、２系統のバスを制御する
ＣＰＵと、そのそれぞれのバスに接続されるメモリ素子
と、一方のバスに接続される上記ＣＰＵ以外のバスマス
タとなり得る素子とを有し、データのリード、ライトを
行うプログラマブルコントローラにおいて、ＣＰＵ以外
のバスマスタとなり得る素子がバスマスタとなり、一方
のバスをアクセスしている場合、ＣＰＵがそのバスを監
視し他方のバスにその状態を出力する手段を備えたこと
を特徴とする。

【００３０】以下、具体例を挙げて説明する。

【００３１】（第１の例）本発明の第１の実施の形態
を、図１および図２に基づいて説明する。なお、前述し
た従来例（図４参照）と同一部分についての説明は省略
し、同一符号を付す。

【００３２】図１は、本発明に係るプログラマブルコン
トローラ（以下、ＰＬＣという）におけるマルチバスの
概略構成を示す。なお、本例では、２系統のマルチバス
の構成について説明する。

【００３３】マルチバスＣＰＵ１の一方のバス６には、
ＲＯＭエミュレータ８と、ユーザが記述した実行プログ
ラムが格納されるユーザプログラムＲＡＭ４とが接続さ
れている。また、その他方のバス７には、ＰＬＣ外部か
ら内部のデータ領域がアクセス可能なバスマスタ２と、
ユーザが記述したプログラムの実行結果データが格納さ
れるＲＡＭ５とが接続されている。また、マルチバスＣ
ＰＵ１内には、後述する図２に示すような制御回路１０
が設けられている。

【００３４】そして、マルチバスＣＰＵ１が、アクセス
経路Ａに従ってバス７側のユーザデータＲＡＭ５にアク
セスするような場合において、マルチバスＣＰＵ１がそ
のアクセスするデータおよび制御信号を読み戻し、制御
回路１０による出力経路Ｂに従ってそれらの信号をバス
６側に出力する。これにより、バス６に接続されたＲＯ
Ｍエミュレータ８において、アクセスされた側のバス７
の状態を監視することが可能となる。

【００３５】図２は、制御回路１０の構成例を示す。

【００３６】マルチバスＣＰＵ１がバス７をアクセスす
る際、バス７に接続された出力バッファ１５から出力さ
れるデータＤ２は、バス７に接続された入力バッファ１
６を通して読み戻される。この入力バッファ１６の出力
は、バス６をアクセスしていなければ、セレクタ１３を
通してバス６に接続された出力バッファ１４に入力され
る。また、バス７に接続された出力バッファ１５をイネ
ーブルにするコントロール信号Ｃ２が、ＯＲ回路１７を
通してバス６に接続された出力バッファ１４をイネーブ
ルにする。これにより、アクセスしていない側のバス６
には、アクセスしている側のバス７と同じデータが出力
されることになる。

【００３７】上述したように、制御回路１０をシステム
内に設けたことによって、アクセスしていない側のバス
６に、アクセスしている側のバス７の状態を出力するこ
とができるので、接続されたバス以外のアクセスに関す
るデータを取得することが可能となる。これにより、デ
バッグにおいて使用頻度の高いリアルタイムトレース機
能、ハードウェアブレーク機能等を使用することができ
る。

【００３８】（第２の例）本発明の第２の実施の形態
を、図３に基づいて説明する。なお、前述した第１の例
と同一部分についての説明は省略し、同一符号を付す。

【００３９】本例は、前述した図２の制御回路１０を備
えたマルチバスＣＰＵ１の制御処理が異なる場合の例で
ある。

【００４０】図３において、バスマスタ２が、バス７の
アクセス権を獲得し、ユーザデータＲＡＭ５にアクセス
する場合において、バス７を使用したアクセス経路Ｃに
従ってデータおよび制御信号のアクセスが行われる。ま
た、そのバス７側でアクセスするデータおよび制御信号
は、マルチバスＣＰＵ１の制御回路１０による出力経路
Ｄに従ってバス６側に出力される。これにより、バス６
側に接続されたＲＯＭエミュレータ８において、バス７
側の状態を監視することが可能となる。

【００４１】ここで、前述した図２の制御回路１０を用
いて、本システムの制御処理について説明する。

【００４２】バスマスタ２がアクセス権を得てアクセス
する場合において、アクセスしているデータＤ２′（図
２において、Ｄ２′はＤ２とは異なる経路Ｃ上のデー
タ、Ｄ２はあくまでもＣＰＵがアクセス権をもっている
時の出力データ）は、バス７に接続された入力バッファ
１６を通して読み込まれ、セレクタ１３を通してバス６
に接続された出力バッファ１４に入力される。また、バ
ス７をアクセス中であることがわかるバス７側のリード
信号Ｒ、ライト信号Ｗが、入力バッファ１６を通して読
み込まれ、ＯＲ回路１７を通してバス６側の出力バッフ
ァ１４をイネーブルにする。これにより、アクセスして
いない側のバス６には、アクセスしている側のバス７と
同じデータが出力されることになる。なお、データＤ
１、コントロール信号Ｃ１は、バス６側に入力される情
報である。

【００４３】上述したように、制御回路１０をシステム
内に設けたことによって、アクセスしていない側のバス
６に、アクセスしている側のバス７の状態を出力するこ
とができるので、接続されたバス以外のアクセスに関す
るデータを取得することが可能となる。これにより、デ
バッグにおいて使用頻度の高いリアルタイムトレース機
能、ハードウェアブレーク機能等を使用することができ
る。

【００４４】なお、上記各例では、マルチバスＣＰＵ１
内の制御回路１０を論理回路によるハード的な構成とし
たが、これに限るものではなく、プログラムによるソフ
ト的な構成によっても同様な作用効果を得ることができ
る。

【００４５】また、上記各例では、システム構成を２系
統の場合について説明したが、３系統以上の多系統の場
合においても、同様な処理を実行することが可能であ
る。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
マルチバス構成のシステムにおいて、マルチバスＣＰＵ
が、ＲＯＭエミュレータが接続されていない側のバスに
アクセスしている場合、そのＲＯＭエミュレータが接続
された側のアクセスしていないバスにおいても出力手段
を介して、アクセスしている側のバスの動作状態を監視
することができるので、デバッグにおいて使用頻度の高
いリアルタイムトレース機能、ハードウェアブレーク機
能等を使用することが可能となる。

【００４７】また、本発明によれば、マルチバスＣＰＵ
以外のマスタとなり得る素子が、バスにアクセスしてい
る場合、その素子がアクセスしていない側のバスにおい
ても出力手段を介して、アクセスしている側のバスの動
作状態を監視することができるので、デバッグにおいて
使用頻度の高いリアルタイムトレース機能、ハードウェ
アブレーク機能等を使用することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態であるシステム構成
を示すブロック図である。

【図２】マルチバスＣＰＵ内の出力手段の構成例を示す
ブロック図である。

【図３】本発明の第２の実施の形態であるシステム構成
を示すブロック図である。

【図４】従来例のシステム構成を示すブロック図であ
る。

【符号の説明】

１ マルチバスＣＰＵ ２ バスマスタ ３〜５ 記憶手段 ６，７ バス ９ ＲＯＭエミュレータ １０ 出力手段

Claims (14)

【特許請求の範囲】
1. 【請求項１】 バスを介してデータのリードおよびライ
   トを行う装置であって、 ２系統のバスを制御するマルチバスＣＰＵと、 各バスに接続された記憶手段と、 一方のバスに接続され当該バスの制御を行うバスマスタ
   と、 前記マルチバスＣＰＵが、一方のバスに接続された記憶
   手段にアクセスし、他方のバスに接続された記憶手段に
   はアクセスをしていない場合、前記アクセスをしていな
   い側のバスに対して前記アクセスをしている側のバスの
   状態を出力する出力手段とを具えたことを特徴とするメ
   モリ制御装置。
2. 【請求項２】 バスを介してデータのリードおよびライ
   トを行う装置であって、 ２系統のバスを制御するマルチバスＣＰＵと、 各バスに接続された記憶手段と、 一方のバスに接続され当該バスの制御を行うバスマスタ
   と、 前記バスマスタが当該バスに接続された記憶手段にアク
   セスをしている場合、前記アクセスをしていない側のバ
   スに対して前記アクセスをしている側のバスの状態を出
   力する出力手段とを具えたことを特徴とするメモリ制御
   装置。
3. 【請求項３】 バスを介してデータのリードおよびライ
   トを行う装置であって、 多系統のバスを制御するマルチバスＣＰＵと、 各バスに接続された記憶手段と、 少なくとも１つのバスに接続され当該バスの制御を行う
   バスマスタと、 前記マルチバスＣＰＵが、バスに接続された記憶手段に
   アクセスし、他のバスに接続された記憶手段にはアクセ
   スをしていない場合、前記アクセスをしていないバスに
   対して前記アクセスをしているバスの状態を出力する出
   力手段とを具えたことを特徴とするメモリ制御装置。
4. 【請求項４】 バスを介してデータのリードおよびライ
   トを行う装置であって、 多系統のバスを制御するマルチバスＣＰＵと、 各バスに接続された記憶手段と、 少なくとも１つのバスに接続され当該バスの制御を行う
   バスマスタと、 前記バスマスタが当該バスに接続された記憶手段にアク
   セスをしている場合、前記アクセスをしていないバスに
   対して前記アクセスをしているバスの状態を出力する出
   力手段とを具えたことを特徴とするメモリ制御装置。
5. 【請求項５】 前記出力手段からの出力信号が入力さ
   れ、前記マルチバスＣＰＵがアクセスをしている側のバ
   スの状態を監視するバス監視手段をさらに具えたことを
   特徴とする請求項１又は３記載のメモリ制御装置。
6. 【請求項６】 前記出力手段からの出力信号が入力さ
   れ、前記バスマスタがアクセスをしている側のバスの状
   態を監視するバス監視手段をさらに具えたことを特徴と
   する請求項２又は４記載のメモリ制御装置。
7. 【請求項７】 前記バス監視手段は、ＲＯＭエミュレー
   タであることを特徴とする請求項５又は６記載のメモリ
   制御装置。
8. 【請求項８】 ２系統のバスを制御するマルチバスＣＰ
   Ｕと、各バスに接続された記憶手段と、一方のバスに接
   続され当該バスの制御を行うバスマスタとを用い、バス
   を介してデータのリードおよびライトを行う制御方法で
   あって、 前記マルチバスＣＰＵが、一方のバスに接続された記憶
   手段にアクセスし、他方のバスに接続された記憶手段に
   はアクセスをしていない場合、前記アクセスをしていな
   い側のバスに対して前記アクセスをしている側のバスの
   状態を出力する出力工程を具えたことを特徴とするメモ
   リ制御方法。
9. 【請求項９】 ２系統のバスを制御するマルチバスＣＰ
   Ｕと、各バスに接続された記憶手段と、一方のバスに接
   続され当該バスの制御を行うバスマスタとを用い、バス
   を介してデータのリードおよびライトを行う制御方法で
   あって、前記バスマスタが当該バスに接続された記憶手
   段にアクセスをしている場合、前記アクセスをしていな
   い側のバスに対して前記アクセスをしている側のバスの
   状態を出力する出力工程を具えたことを特徴とするメモ
   リ制御方法。
10. 【請求項１０】 多系統のバスを制御するマルチバスＣ
    ＰＵと、各バスに接続された記憶手段と、少なくとも１
    つのバスに接続され当該バスの制御を行うバスマスタと
    を用い、バスを介してデータのリードおよびライトを行
    う制御方法であって、 前記マルチバスＣＰＵが、バスに接続された記憶手段に
    アクセスし、他のバスに接続された記憶手段にはアクセ
    スをしていない場合、前記アクセスをしていないバスに
    対して前記アクセスをしているバスの状態を出力する出
    力工程を具えたことを特徴とするメモリ制御方法。
11. 【請求項１１】 多系統のバスを制御するマルチバスＣ
    ＰＵと、各バスに接続された記憶手段と、少なくとも１
    つのバスに接続され当該バスの制御を行うバスマスタと
    を用い、バスを介してデータのリードおよびライトを行
    う制御方法であって、 前記バスマスタが当該バスに接続された記憶手段にアク
    セスをしている場合、前記アクセスをしていないバスに
    対して前記アクセスをしているバスの状態を出力する出
    力工程を具えたことを特徴とするメモリ制御方法。
12. 【請求項１２】 前記出力工程により出力された出力信
    号を用い、前記マルチバスＣＰＵがアクセスをしている
    側のバスの状態を監視する工程をさらに具えたことを特
    徴とする請求項８又は１０記載のメモリ制御方法。
13. 【請求項１３】 前記出力工程により出力された出力信
    号を用い、前記バスマスタがアクセスをしている側のバ
    スの状態を監視する工程をさらに具えたことを特徴とす
    る請求項９又は１１記載のメモリ制御方法。
14. 【請求項１４】 ＲＯＭエミュレータを用いてバスの状
    態を監視することを特徴とする請求項１２又は１３記載
    のメモリ制御方法。