JP2000091290A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 金属汚染なくシリサイドの表面を洗浄する半
導体装置の製造方法を提供する。 【解決手段】 ゲート電極上部、ソース／ドレイン上
に、シリコンとコバルトの合金からなるシリサイド層を
形成する。次に、層間膜を形成した後、層間膜のソース
／ドレイン上の領域の所定位置に、コンタクトホールを
形成する。次に、レジストパターンをＳＰＭ洗浄、ＥＤ
ＴＡあるいはその塩を含むキレート剤を添加したＡＰＭ
洗浄によりを順次行って除去する。ついで、コンタクト
ホール底部に露出しているシリサイド層表面をＥＤＴＡ
あるいはその塩を含むキレート剤を添加したＡＰＭ洗
浄、希弗酸の洗浄を順次行う。次に、露出しているシリ
サイド層上に選択的にポリシリコンを堆積して、コンタ
クトホール内を埋め込むようにプラグを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモり回路とロジ
ック回路を同一シリコン基板上に形成した半導体装置の
製造方法およびその製造装置に関し、特にシリサイドの
表面を良好に洗浄する工程を有する半導体装置の製造方
法およびその製造装置に関するものであるする。

【０００２】

【従来の技術】近年、半導体装置のコンパクト化を図
り、また集積回路の動作高速性を追求すため、データを
記憶するＤＲＡＭメモリ回路と、ＤＲＡＭメモリに記憶
されたデータを演算処理するＣＰＵやロジック回路とを
同一半導体基板上に形成するＤＲＡＭ−ロジック混載Ｌ
ＳＩ技術の開発が盛んになっている。それは、ＤＲＡＭ
メモリ回路とロジック回路を同一半導体基板上に形成す
ることにより、配線の長さを短くすることができ、動作
周波数を高くすることができるとともに、二つの半導体
装置を集積することにより全体としてコンパクトにでき
るからである。

【０００３】このようなＤＲＡＭメモリ−ロジック混載
ＬＳＩは、グラフィック処理性能が高いので、画像処理
用のグラフィックアクセラレータ等に適用分野が広がっ
ている。

【０００４】ところで、一般に、ＤＲＡＭメモリ回路と
ロジック回路の製造工程は大きく異なっている。例え
ば、ＤＲＡＭメモリ回路内のメモリセル同士を接続する
配線とロジック回路内のロジック回路を構成するトラン
ジスタ同士を接続する配線とは、その構造が異なってい
る。

【０００５】ロジック回路は、高速動作のために、第１
の配線（最下層の配線）から低抵抗のアルミニウム又は
アルミニウム合金を用いている。一方、ＤＲＡＭメモリ
回路は、セル構造が、ビット線より上部に容量電荷蓄積
部を形成する構造、すなわちＣＯＢ構造（Cell Over Bi
t line）の場合、第１の配線（ビット線）は、ポリシリ
コン層とその上に成膜されたタングステンシリサイド
（ＷＳｉ）層の積層構造である。これは、ビット線より
上にＤＲＡＭメモリセルの容量電荷蓄積部を形成するプ
ロセスにおいて、７００〜８００℃の熱が加わるため、
融点が６６０℃のアルミニウムを使うことができないか
ら、耐熱性と低抵抗性を重視してＷＳｉを選択している
からである。

【０００６】従って、ＤＲＡＭメモリ回路とロジック回
路とを同一半導体基板上に形成するＤＲＡＭ−ロジック
混載ＬＳＩでは、ＤＲＡＭメモリ部の配線構造は、ＷＳ
ｉ層を含む積層構造の第１の配線、次いで容量電荷蓄積
部を形成し、容量電荷蓄積部の上の配線にはアルミニウ
ム合金を使っている。

【０００７】さらに、ＤＲＡＭメモリ回路やロジック回
路を構成するトランジスタにおいても、従来よりコンタ
クト抵抗を下げるためや、ポリシリコンからなるゲート
電極やソース・ドレインの低抵抗化などの目的のため
に、シリコンと金属の合金であるシリサイドが用いられ
ている。例えば、ソース・ドレイン形成領域表面にシリ
サイドを形成し、ソース電極およびドレイン電極との接
触抵抗やソースおよびドレインの層抵抗を低減するよう
にしている。

【０００８】以下、そのシリサイドを用いたＭＯＳＦＥ
Ｔの製造方法に関して、簡単に説明する。

【０００９】図６と図７は、 ＤＲＡＭメモリ回路やロ
ジック回路を構成するトランジスタの製造工程順の断面
図を示す。

【００１０】まず、図６（ａ）に示すように、シリコン
基板６０１上にフィールド酸化膜６０２を形成し、フィ
ールド酸化膜６０２により区画された素子形成領域のシ
リコン基板６０１表面を露出させる。次に、トランジス
タのしきい値電圧を調整するために、Ｂをイオン注入し
て不純物領域６０３を形成し、ついで、その露出した表
面に形成された自然酸化膜を、希弗酸などの酸を用いた
洗浄などにより除去した後、ついで、トランジスタ素子
形成領域のシリコン基板表面をアンモニア−過酸化水素
水（ＡＰＭ）（第１洗浄工程）、硫酸−過酸化水素混合
液（ＳＰＭ）洗浄を順次行い、シリコン基板表面の不純
物を除去する。

【００１１】図６（ｂ）に示すように、ゲート絶縁膜６
０４を形成する。

【００１２】次いで、ＣＶＤ法によりポリシリコンを堆
積する。このとき、このポリシリコンに導電性を持たせ
るために、Ｐ（リン）を１０²⁰ｃｍ^-3程度添加するよう
にしてもよい。そして、公知のフォトリソグラフィ技術
により形成したレジストパターンをマスクとし、ＨＢｒ
やＣｌなどのガスを用いたドライエッチングにより、ポ
リシリコンを選択的に除去し、図６（ｃ）に示すよう
に、ゲート電極６０５を形成する。ここでも、アンモニ
ア−過酸化水素水（ＡＰＭ）で洗浄（第２洗浄工程）を
行い、ゲート電極６０５とソース・ドレイン形成予定領
域６０６、６０７表面の不純物を除去する。加えて、こ
のゲート電極６０５をマスクとしてＰ（リン）をイオン
注入することで、低濃度領域６０６、６０７を形成す
る。

【００１３】次に、ゲート電極６０５を含むシリコン基
板６０１上に絶縁膜を堆積し、これを垂直異方性を有す
るドライエッチングで除去するなどにより、図６（ｄ）
に示すように、ゲート電極６０５側壁にサイドウォール
６０５ａを形成する。加えて、ゲート電極６０５および
サイドウォール６０５ａをマスクとしてＡｓ（ヒ素）を
イオン注入することにより、ＬＤＤ構造のＭＯＳＦＥＴ
がほぼ形成されるが、この後、次に示すように、トラン
ジスタに接続する配線を形成するようにしている。

【００１４】次に、ゲート電極６０５、サイドウォール
６０５ａを含むシリコン基板６０１上にチタン（Ｔｉ）
を堆積して加熱処理し、シリコン面とチタンが接触して
いる箇所をシリサイド化し、絶縁膜上などの未反応のチ
タンを除去し、この後で再度加熱処理する。この結果、
図６（ｅ）に示すように、ゲート電極６０５上部および
ソース６０８および６０９上に、シリサイド層６１０が
形成された状態が得られる。

【００１５】次に、図７（ｆ）に示すように、酸化シリ
コンからなる層間膜６１１を形成する。

【００１６】次に、図７（ｇ）に示すように、レジスト
パターン６１２をマスクとしたドライエッチングによ
り、その層間膜６１１のソース６０８およびドレイン６
０９上の領域の所定位置に、コンタクトホール６１３
ａ、６１３ｂを形成する。

【００１７】次に、レジストパターン６１２をＳＰＭ洗
浄、ＡＰＭ洗浄（第３洗浄工程）を順次行って除去した
後、コンタクトホール６１３ａ、６１３ｂ底部に露出し
ているシリサイド層６１０表面をＡＰＭ、希弗酸などに
より洗浄する。

【００１８】そして、図７（ｈ）に示すように、露出し
ているシリサイド層６１０上に選択的にリンがドープさ
れたポリシリコンを堆積することで、コンタクトホール
６１３ａ、６１３ｂ内を埋め込むようにプラグ６１４を
形成する。また、図７（ｉ）に示すように、他の領域に
おいて、ゲート電極６０５上にもシリサイド層６１０に
接続するプラグ６１４を形成する。

【００１９】この後、図示していないが、プラグ６１４
に接続し、例えば、タングステンシリサイドなどからな
る各配線、例えば、ソース電極配線やドレイン電極配線
などを形成すればよい。

【００２０】通常、メモリ回路では、前記ゲート電極は
ワード線として使用され、ロジック回路では、インバー
タの入力として使用される。また、メモリ回路では、図
７（ｉ）に示す工程の後は図示していないが、ビット線
が、ゲート電極６０５、６１０と同様に、ポリシリコン
層とポリシリコン層上に積層されたＷＳｉ層との積層構
造として形成され、層間膜６１１を貫通するコンタクト
ホール６１３ａを埋め込んで形成したコンタクトプラグ
６１４を介して、基板６０１の拡散層６０８に接続され
ている。

【００２１】ＤＲＡＭの容量素子は、メモリセルアレイ
部のビット線の間を通るようにして、層間膜６１１及び
この上に形成した層間膜を貫通するコンタクトホールを
埋め込んで形成されたコンタクトプラグ（不図示）を介
して基板６０１の拡散層６０９に接続されている。

【００２２】ロジック回路は、ゲート電極６０５上にメ
モリセルアレイ部の層間膜６１１上に第１層間膜と第２
層間膜（不図示）とを備え、アルミニウム合金で形成さ
れた金属配線を第２層間膜上に有する。金属配線は、第
２層間膜、第１層間膜、及び層間膜６１１を貫通するコ
ンタクトホールを埋め込んだコンタクトプラグを介し
て、基板６０１の拡散層に接続されている。このとき、
ソース・ドレインの表面がシリサイド化されていない
と、コンタクトホール数を増やして、ソース・ドレイン
の拡散層抵抗を下げる必要がある。逆に、ソース・ドレ
インの表面がシリサイド化されていると、コンタクトホ
ール数を増やさなくても、ソース・ドレインの拡散層抵
抗を下げることができ、ロジック回路の動作を高速化す
ることができる。

【００２３】

【発明が解決しようとする課題】近年、半導体装置の微
細化はめざましいものがあり、ゲート長は０．２μｍ以
下が要求されている。さらに、ＣＰＵやゲートアレイな
どのロジック回路では、配線にかかわる抵抗を小さくし
て高速化を図ることが求められている。

【００２４】しかし、チタンシリサイドはＤＲＡＭ容量
素子を形成するときの熱で凝縮がおこり、このグレイン
の境界に高抵抗が存在するため、チタンシリサイドの配
線抵抗が大きくなるという問題がある。特に、ゲート長
が狭くなり、チタンシリサイドのグレインサイズと同じ
くらいになると、シリサイド化して低抵抗化した意味が
なくなる。また、ゲート電極をシリサイド化する別の手
段として、タングステンシリサイド（ＷＳｉ）が広く用
いられている。ＷＳｉは耐熱性はあるものの、電気抵抗
が７０μΩｃｍと大きいので、ＷＳｉの膜厚を１００ｎ
ｍ程度に厚くする必要がある。しかしながら、タングス
テンシリサイドをポリシリコン上にスパッタ法で形成
し、これをパターニングしてゲート電極を形成する方法
では、ソース拡散層とドレイン拡散層上にタングステン
シリサイドを自己整合的に形成することができない。ま
た、前述のように、サイドウォール形成後、タングステ
ンを堆積して加熱処理する方法では、ソース拡散層とド
レイン拡散層上にシリサイドを形成できるが、微細化し
たときには、拡散層の深さも浅くしなければならず、タ
ングステンシリサイドを厚く形成することができない。
ＷＳｉを薄くすると、タングステンシリサイドの厚さが
不均一になり、ソース・ドレインの抵抗値を下げること
が困難であるという問題がある。

【００２５】この課題を解決する方法として、コバルト
シリサイドが注目されている。この理由は、コバルトシ
リサイド（ＣｏＳｉ₂）電気抵抗が１８〜３０μΩｃｍ
と小さいので、膜厚を１０ｎｍ程度に薄く形成すること
ができる。また、ＤＲＡＭ容量素子形成工程で加熱処理
をおこなっても、グレインが形成されることがないの
で、配線抵抗が増加することがない。

【００２６】しかしながら、ゲートやソース・ドレイン
上にコバルトシリサイドを形成すると、次のような問題
が生ずる。

【００２７】トランジスタの耐圧やリークなどの特性を
向上するため、第１洗浄工程として、ゲート絶縁膜を形
成する前にＡＰＭ洗浄を行い、第２洗浄工程として、ゲ
ート電極をパターニングした後でもＡＰＭ洗浄を行って
いた。また、コンタクト抵抗の低減のため、第３洗浄工
程として、コンタクトホールを開口し、レジスト剥離工
程において硫酸−過酸化水素混合液（ＳＰＭ）の洗浄
後、露出しているシリサイド層上に選択的にドープされ
たポリシリコンを堆積する前にエッチング堆積物などの
パーティクル除去のためアンモニア−過酸化水素水（Ａ
ＰＭ）の洗浄を行う必要がある。このとき、コバルトシ
リサイド（ＣｏＳｉ₂）に対してＡＰＭ洗浄を行った場
合には、わずかではあるがコバルトシリサイドがエッチ
ングされるため、薬液中にコバルト（Ｃｏ）が溶出す
る。

【００２８】従来のようにチタンやタングステンはＡＰ
Ｍ液中に溶出しても、シリコン基板表面に付着すること
はほどんどなかったが、Ｃｏが溶出しているＡＰＭ液中
においては、シリコン基板表面にＣｏが付着しやすい。
この結果、ゲート酸化膜形成前（図６（ａ））の洗浄
（第１洗浄工程）をＣｏが溶出してしまった洗浄槽で行
うとゲート酸化膜の耐圧が劣化したり、ゲートをパター
ニングした後の（図６（ｃ））の洗浄（第２洗浄工程）
を同様な洗浄槽で行うと、ゲート酸化膜の側面にＣｏが
付着し、ゲート−ドレイン間のリークが増大したり、ソ
ース・ドレイン表面に付着したＣｏが熱拡散してトラン
ジスタの特性を劣化させるなど大きな問題となってい
た。

【００２９】これを解決するため、例えば、コンタクト
ホールの底部にＣｏＳｉ₂が露出しているシリコン基板
を洗浄する洗浄槽と他のシリコン基板を洗浄する洗浄槽
とを分離して使用したり、洗浄槽内の薬液を新しい薬液
に交換する直前にＣｏＳｉ２が露出しているシリコン基
板の洗浄を行っていた。このことは、ある一つの半導体
装置においても様々な工程で洗浄工程が存在するため、
大量の半導体装置を同一ラインの工場で量産する場合に
おいては、洗浄装置台数の増大、それに伴う洗浄装置ス
ペースの増大、洗浄薬液使用量の増大およびＡＰＭ洗浄
液を加熱するヒーター等エネルギーコストの増大を招き
深刻な問題となっていた。

【００３０】そのため、微量なＣｏ汚染が問題となる例
えばゲート酸化工程前の洗浄をＣｏが溶出したＡＰＭ洗
浄液槽で行っても、シリコン基板表面へのＣｏ付着が生
じない薬液への要求が高まっている。

【００３１】また、半導体装置の高集積化が進み、１つ
の半導体装置にメモリやＣＰＵ、ゲートアレイなどを搭
載した製品が出現しつつある。一般に、ＤＲＡＭのよう
なメモリ回路では、容量素子や各電極領域でのリーク電
流を抑制することが重要であるのに対して、ＣＰＵやゲ
ートアレイなどのロジック回路では、前述のように配線
にかかわる抵抗を小さくして高速化を図ることが重要で
ある。しかし、半導体装置の構成要素を微細化するに伴
い、これらの２つの課題を両立させることは、技術的に
益々難しくなっている。

【００３２】本発明は、以上のような問題を解決し、要
求に答えるためになされたものであり、第１の目的は、
特性の優れたメモリとロジックを１つの半導体装置に混
載するための製造方法を提供することである。

【００３３】第２の目的は、シリコン基板上に形成され
たシリサイドの表面を洗浄する半導体装置の製造方法に
関して、金属汚染のない洗浄方法を提供することであ
る。

【００３４】第３の目的は、洗浄槽を増やすことなく、
複数の洗浄工程を共用する方法および半導体装置の製造
装置を提供することである。

【００３５】

【課題を解決するための手段】上記課題を解決するため
に、本発明による半導体装置の製造方法は、シリコン基
板上に絶縁膜からなる素子分離領域を形成する工程と、
素子分離領域に囲まれた所定の領域にシリサイドを含む
ゲート電極成する工程と、不純物を注入してソース領域
とドレイン領域を形成する工程と、ゲート電極および、
ソース領域とドレイン領域上に層間膜を形成する工程
と、層間膜にゲート電極まで達するコンタクトホールを
開口する工程と、シリサイドを構成する金属と錯体を形
成するキレート剤を添加した洗浄液によりゲート電極の
表面を洗浄する工程とを備えたことを特徴としている。

【００３６】また、本発明による半導体装置の製造方法
は、シリコン基板上に絶縁膜からなる素子分離領域を形
成する工程と、素子分離領域に囲まれた所定の領域にゲ
ート電極成する工程と、不純物を注入してソース領域と
ドレイン領域を形成する工程と、ソース領域とドレイン
領域の表面をシリサイド化する工程と、ゲート電極およ
び、ソース領域とドレイン領域上に層間膜を形成する工
程と、層間膜に前記シリサイド化したソース領域とドレ
イン領域まで達するコンタクトホールを開口する工程
と、シリサイドを構成する金属と錯体を形成するキレー
ト剤を添加した洗浄液により前記シリサイドの表面を洗
浄する工程とを備えたことを特徴としている。

【００３７】さらに、本発明による半導体装置の製造方
法は、シリコン基板上に絶縁膜からなる素子分離領域を
形成する工程と、素子分離領域に囲まれた所定の領域に
ゲートポリシリコンからなるゲート電極およびソース・
ドレインを形成する工程と、ゲート電極および前記ソー
ス・ドレインの表面にシリサイドを形成して素子を形成
する工程と、素子上に層間膜を形成する工程と、層間膜
にシリサイドまで達するコンタクトホールを開口する工
程と、シリサイドを構成する金属と錯体を形成するキレ
ート剤を添加した洗浄液によりシリサイドの表面を洗浄
する工程とを備えたことを特徴としている。

【００３８】またこのシリサイドは、コバルトシリサイ
ド、またはニッケルシリサイドであり、洗浄液はアンモ
ニア−過酸化水素混合液であり、キレート剤はアミノポ
リカルボン酸類、ホスホン酸類、カルボン酸類、縮合リ
ン酸類、ジケトン類、アミン類、及びハロゲン化物イオ
ン、シアン化物イオン、チオシアン酸イオン、チオ硫酸
イオンから選ばれた無機イオン等の化合物、またはこれ
らのアンモニウム塩であることを特徴とする。

【００３９】さらに、本発明による半導体装置の製造装
置は、シリコン基板上に絶縁膜からなる素子分離領域を
形成した後に洗浄液で洗浄する洗浄槽、または、素子分
離領域に囲まれた所定の領域にゲート電極を形成した後
に洗浄液で洗浄する洗浄槽をゲート電極またはソース・
ドレインの表面にシリサイドを形成して層間膜を堆積
し、コンタクトホールを開口した後に洗浄液で洗浄する
洗浄槽と同一にしたことを特徴とする。

【００４０】

【発明の実施の形態】以下にこの発明の実施の形態を図
を参照して説明する。

【００４１】（実施形態１）図１は、この発明の第１の
実施の形態における半導体装置の製造方法を示す工程断
面図である。

【００４２】まず、図１（ａ）に示すように、シリコン
基板１０１上にフィールド酸化膜１０２を形成し、フィ
ールド酸化膜１０２により区画された素子形成領域のシ
リコン基板１０１表面を露出させる。次に、トランジス
タのしきい値電圧を調整するために、Ｂをイオン注入し
て不純物領域１０３を形成し、ついで、その露出した表
面に形成された自然酸化膜を、希弗酸などの酸を用いた
洗浄などにより除去した後、ついで、エチレンジアミン
四酢酸（ＥＤＴＡ）あるいはその塩を含むキレート剤を
添加したアンモニア−過酸化水素混合液（ＡＰＭ）洗
浄、硫酸−過酸化水素混合液（ＳＰＭ）洗浄（第１洗浄
工程）を順次行う。ここで、ＡＰＭを構成するアンモニ
ア：過酸化水素：水の体積比率は、０．２５：１：５と
した。

【００４３】一般に、シリコン基板１０１の表面にゴミ
や金属などが付着していると、ゲート酸化膜の長期信頼
性などトランジスタの特性に悪影響を及ぼす。ＥＤＴＡ
あるいはその塩を含むキレート剤を添加したＡＰＭ洗浄
を行うことにより、洗浄液中に含まれるＣｏを含む金属
が基板表面に付着することを防止することができる。こ
の結果、後工程（第３洗浄工程）でコバルトシリサイド
が露出した基板をこの洗浄槽で洗浄し、その後再び同一
の薬液槽で第１洗浄工程を行っても、シリコン基板表面
の金属汚染を低減することができる。

【００４４】次いで、図１（ｂ）に示すように、ゲート
絶縁膜１０４を形成し、ＣＶＤ法によりポリシリコンを
堆積する。このとき、このポリシリコンに導電性を持た
せるために、Ｐ（リン）を１０²⁰ｃｍ^-3程度添加するよ
うにしてもよい。そして、公知のフォトリソグラフィ技
術により形成したレジストパターンをマスクとし、ＨＢ
ｒやＣｌなどのガスを用いたドライエッチングにより、
ポリシリコンを選択的に除去し、図１（ｃ）に示すよう
に、ゲート電極１０５を形成する。加えて、このゲート
電極１０５をマスクとしてＰ（リン）をイオン注入する
ことで、低濃度領域１０６、１０７を形成する。このと
き同時に、ゲート電極１０５にもリンが導入されること
になる。ついで、ＥＤＴＡあるいはその塩を含むキレー
ト剤を添加したアンモニア−過酸化水素混合液（ＡＰ
Ｍ）などで洗浄（第２洗浄工程）を行う。この洗浄は、
ゲート絶縁膜１０４の側面に付着しているＣｏなどを含
む金属を除去して、ゲート耐圧の低下を防止したり、ソ
ース・ドレイン形成予定領域の表面に付着しているゴミ
や金属などを除去して、後工程の熱処理で金属が熱拡散
するのを防止する。

【００４５】次に、ゲート電極１０５を含むシリコン基
板１０１上に絶縁膜を堆積し、これを垂直異方性を有す
るドライエッチングで除去するなどにより、図１（ｄ）
に示すように、ゲート電極１０５側壁にサイドウォール
１０５ａを形成する。加えて、ゲート電極１０５および
サイドウォール１０５ａをマスクとしてＡｓ（ヒ素）を
イオン注入することにより、ソース１０８およびドレイ
ン１０９を形成する。

【００４６】ついで、ゲート電極１０５、サイドウォー
ル１０５ａを含むシリコン基板１０１上に膜厚１５ｎｍ
程度にコバルト膜を堆積する。続いて、これらを例えば
５００〜６００℃程度に加熱（ＲＴＡ：Rapid Thermal
Annealing）処理する。この処理により、シリコン面と
コバルトとが接触している箇所においてシリサイド化が
起こる。続いて、絶縁膜上などの未反応のコバルトを、
例えば、塩酸と過酸化水素の混合液によるウエットエッ
チングで除去する。この後で、前述の熱処理以上の温度
でＲＴＡ処理をする。この結果、図１（ｅ）に示すよう
に、ゲート電極１０５上部およびソース１０８およびド
レイン１０９上に、シリコンとコバルトの合金からなる
シリサイド層１１０が、膜厚４０〜５０ｎｍ程度に形成
された状態が得られる。

【００４７】次に、図２（ｆ）に示すように、酸化シリ
コンからなる層間膜１１１を形成する。

【００４８】ついで、図２（ｇ）に示すように、レジス
トパターン１１２をマスクとしたドライエッチングによ
り、その層間膜１１１のソース１０８およびドレイン１
０９上の領域の所定位置に、コンタクトホール１１３
ａ、１１３ｂを形成する。

【００４９】次に、レジストパターン１１２をＳＰＭ洗
浄、ＥＤＴＡあるいはその塩を含むキレート剤を添加し
たＡＰＭ洗浄を順次行って除去した後、コンタクトホー
ル１１３ａ、１１３ｂ底部に露出しているシリサイド層
１１０表面をＥＤＴＡあるいはその塩を含むキレート剤
を添加したＡＰＭ洗浄（第３洗浄工程）、希弗酸の洗浄
を順次行う。ここでの洗浄は、エッチング時に生ずる堆
積物を除去し、コンタクト抵抗を低減するためである。
このとき、基板底部にはＣｏＳｉ₂が露出しているの
で、ＡＰＭ洗浄液にＣｏ金属が溶出し、洗浄液を汚染す
る。

【００５０】ついで、図２（ｈ）に示すように、露出し
ているシリサイド層１１０上に選択的に例えばリンがド
ープされたポリシリコンを堆積することで、コンタクト
ホール１１３ａ、１１３ｂ内を埋め込むようにプラグ１
１４を形成する。また、図２（ｉ）に示すように他の領
域において、ゲート電極１０５にもシリサイド層１１０
に接続するプラグ１１４を形成する。

【００５１】この後、図示していないが、従来と同様に
タングステンシリサイドなどからなる各配線（ビット線
等）が一方のプラグ１１４に接続されたり、ＤＲＡＭの
容量素子が形成されて他方のプラグ１１４に接続された
りする。さらに、その上層に層間膜やアルミニウムなど
の金属配線配線などが形成される。

【００５２】以上の説明では、 キレート剤は、ＥＤＴ
Ａあるいはその塩を含むとして説明したが、これに限定
されるものではなく、Ｃｏなどシリサイドを構成する金
属と錯体を形成するものであればよい。例えば、エチレ
ンジアミン四酢酸〔ＥＤＴＡ〕、トランス−1,2-ジアミ
ノシクロヘキサン四酢酸〔ＣｙＤＴＡ〕等のアミノポリ
カルボン酸類、エチレンジアミンテトラ（メチレンホス
ホン酸）〔ＥＤＴＰＯ〕、エチレンジアミンジ（メチレ
ンホスホン酸）〔ＥＤＤＰＯ〕、ニトリロトリス（メチ
レンホスホン酸）〔ＮＴＰＯ〕、1-ヒドロキシエチリデ
ン-1,1'-ジホスホン酸〔ＨＥＤＰＯ〕等のホスホン酸
類、トリポリリン酸、ヘキサメタリン酸等の縮合リン酸
類、アセチルアセトン、ヘキサフルオロアセチルアセト
ン等のジケトン類、エチレンジアミン、トリエタノール
アミン等のアミン類、またはハロゲン化物イオン
（Ｆ^-、Ｃｌ^-、Ｂｒ^-、Ｉ^-）、シアン化物イオン、チオ
シアン酸イオン、チオ硫酸イオン、アンモニウムイオン
等の無機イオン等の化合物、またはこれらのアンモニウ
ム塩が挙げられる。本発明に係るキレート剤は、単独で
使用しても、また、２種以上適宜組合せて用いてもよ
い。

【００５３】以上示したように、この実施の形態１によ
れば、ゲート酸化膜の形成前の洗浄（第１洗浄工程）
と、ＣｏＳｉ₂がコンタクトホール底部に露出した後の
レジスト剥離工程や選択的にリンがドープされたポリシ
リコンを堆積する前の洗浄（第３洗浄工程）とを、ＥＤ
ＴＡあるいはその塩を含むキレート剤を添加したＡＰＭ
洗浄とした。この結果、コバルト付着が抑制でき、クロ
ス汚染を大幅に低減することができる。

【００５４】図３（ａ）にＡＰＭ液中のＣｏ濃度とシリ
コン基板表面へのＣｏ付着量（ａｔｏｍｓ／ｃｍ²）と
の関係を示す。ここで、ＤＬ（Ｄｅｔｅｃｔｉｏｎ Ｌ
ｉｍｉｔ）はシリコン基板表面のＣｏ付着量を測定した
ＩＣＰ−ＭＡＳの定量下限を示しており、また、ｒｅｆ
（Ｒｅｆｅｒｅｎｃｅ）は、実験に用いたシリコン表面
に元々付着しているＣｏ付着量を示している。これか
ら、２×１０⁹（ａｔｏｍｓ／ｃｍ²）程度の値がＤＬ、
ｒｅｆの場合に得られているため、ｒｅｆの結果はこの
測定における定量下限値である。●で示しているＡＰＭ
にＥＤＴＡを添加しない場合には、ＡＰＭ液中のＣｏ濃
度が１ｐｐｂ以上になるとシリコン基板表面へのＣｏ付
着が見え始め、ＡＰＭ液中のＣｏ濃度に比例してＣｏ付
着量が増加していることがわかる。ゲート酸化膜の形成
前のＡＰＭ洗浄において、ウエハ表面のＣｏ付着量が１
×１０¹⁰（ａｔｏｍｓ／ｃｍ²）以上になるとゲート耐
圧劣化が見られることがわかっているため、例えば、Ａ
ＰＭ液中のＣｏ濃度がおおよそ５ｐｐｂを越えた状態で
洗浄を行うとゲート耐圧劣化が生じて問題となることが
わかる。一方、▲で示しているＡＰＭにＥＤＴＡを５０
０ｐｐｍ添加した場合には、ウエハ表面のＣｏ付着量が
抑制され、ＡＰＭ液中のＣｏ濃度が１００ｐｐｂ程度と
高濃度になってもＣｏ付着量が抑制されることがわか
る。このようにＡＰＭにＥＤＴＡを添加することで、ウ
エハ表面のＣｏ付着量を大幅に抑制できることがわか
る。

【００５５】図３（ｂ）にウエハ表面のＣｏ付着量とＡ
ＰＭ液中のＥＤＴＡ濃度の関係を示す。

【００５６】ここで、ＡＰＭ液中のＣｏ濃度は１０００
ｐｐｂである。図３（ｂ）から、ＡＰＭ液中のＥＤＴＡ
濃度を増やすことにより、ウエハ表面のＣｏ付着量を低
減できることがわかる。ゲート酸化工程前のシリコン基
板を洗浄する洗浄槽と、コバルトが溶出するシリコン基
板を洗浄する洗浄槽とを共用することを考えると２５０
〜１００００ｐｐｍ程度が最適なＡＰＭ液中のＥＤＴＡ
濃度であることがわかる。ＥＤＴＡ濃度が２５０ｐｐｍ
より低濃度の場合には、ＡＰＭにＥＤＴＡを添加してい
ない場合に比べてＣｏの付着量は低減できるが、Ｃｏの
付着量が１×１０¹⁰（ａｔｏｍｓ／ｃｍ²）以上となっ
てしまう。そのため、この場合はゲート酸化工程前のシ
リコン基板を洗浄する洗浄槽として用いることは困難で
あり、ＣｏＳｉ₂が露出した基板を洗浄した槽との共用
は難しいことがわかる。一方、１００００ｐｐｍ（図示
せず）よりも高濃度のＥＤＴＡ濃度をＡＰＭ洗浄液に添
加する場合には、ＥＤＴＡ自体がシリコン基板表面に残
留してしまい、ゲート酸化膜の耐圧劣化を引き起こすこ
とが懸念されるためである。

【００５７】なお、上記結果は、 ＡＰＭ液中のＣｏ濃
度が１０００ｐｐｂの場合を示したが、この濃度を１０
０ｐｐｂに抑えることができれば、ＡＰＭ液中のＥＤＴ
Ａ濃度を２５〜１０００ｐｐｍ程度にすることができ
る。また、上述ではコバルトのシリサイドを形成するよ
うにしているが、これに限るものではなく、他の高融点
金属のシリサイドでもよく、例えば、ニッケルのシリサ
イドを形成するようにしても同様の効果が得られる。

【００５８】以上説明したように、シリサイドを構成す
る金属と錯体を形成するキレート剤（ＥＤＴＡ）を添加
した洗浄液（ＡＰＭ）を使用することで、ＣｏＳｉ₂が
露出した状態で洗浄する第３洗浄工程の洗浄槽を、第１
または第２洗浄工程の洗浄槽と共用しても、シリサイド
を構成する金属がシリコン基板やソース・ドレインの表
面に付着したり、ゲート絶縁膜の側面に付着することを
防止できるので、トランジスタの特性を劣化させること
がない。また、洗浄液を交換するまでの使用回数を増や
すことができるので、薬液使用量を低減できる。さら
に、同一の洗浄槽で第１〜第３洗浄工程を処理できるの
で、洗浄装置の設置スペースを増大させることがない。
また、洗浄液を加熱するヒーターの数も少なくなるの
で、エネルギーコストを低減できる。この結果、メモリ
回路とロジック回路とを同一の半導体装置に搭載して
も、ロジック回路は高速動作が実現でき、メモリ回路は
不純物の付着を低減できるので低リーク特性を維持でき
る。さらに、ＤＲＡＭの容量素子を形成するとき加熱処
理をしても、ＣｏＳｉ₂の抵抗値に変化が生じないの
で、動作速度を維持できる。また、 ＣｏＳｉ₂の電気抵
抗が小さいので、ソース・ドレイン上のシリサイドを薄
くしても、ＷＳｉと同程度の抵抗値を得ることができ
る。このため、トランジスタを微細化しても、ソース・
ドレインの拡散層を浅く形成することができるので、ト
ランジスタの実行チャネル長を確保することができる。

【００５９】（実施形態２）以下、この発明の第２の実
施の形態における半導体装置の製造方法に関して説明す
る。

【００６０】第１の実施の形態では、ゲート電極とソー
ス・ドレイン領域上にＣｏを堆積して、同時にシリサイ
ド化する例を示したが、第２の実施の形態では、ゲート
電極とソース・ドレイン領域とを別々にシリサイド化す
る例を示す。

【００６１】図４は、この発明の第２の実施の形態にお
ける半導体装置の製造方法を示す工程断面図である。

【００６２】まず、図４（ａ）に示すように、シリコン
基板４０１上にフィールド酸化膜４０２を形成し、フィ
ールド酸化膜４０２により区画された素子形成領域のシ
リコン基板４０１表面を露出させる。

【００６３】次に、トランジスタのしきい値電圧を調整
するために、Ｂをイオン注入して不純物領域４０３を形
成し、ついで、その露出した表面に形成された自然酸化
膜を、希弗酸などの酸を用いた洗浄などにより除去した
後、ついで、ＥＤＴＡあるいはその塩を含むキレート剤
を添加したＡＰＭ洗浄（第１洗浄工程）、ＳＰＭ洗浄を
順次行い、図４（ｂ）に示すように、ゲート絶縁膜４０
４を形成する。この場合、ＥＤＴＡあるいはその塩を含
むキレート剤を添加したＡＰＭ洗浄を行っているのは、
後工程のコバルトシリサイド、タングステンシリサイド
が露出した基板を洗浄する際にも同一の薬液槽を用いる
ためである。

【００６４】次いで、ＣＶＤ法によりＰ（リン）が１０
²⁰ｃｍ^-3程度添加されたポリシリコンを堆積し、引き続
いてこの上にタングステンシリサイドを堆積する。そし
て、公知のフォトリソグラフィ技術により形成したレジ
ストパターンをマスクとし、ドライエッチングにより、
ポリシリコン４０５ａおよびタングステンシリサイド４
０５ｂを選択的に除去し、図４（ｃ）に示すように、ポ
リシリコン４０５ａおよびタングステンシリサイド４０
５ｂからなるゲート電極４０５を形成する。ここでも、
ＥＤＴＡあるいはその塩を含むキレート剤を添加した
ＡＰＭで洗浄（第２洗浄工程）を行う。加えて、このゲ
ート電極４０５をマスクとしてＰ（リン）をイオン注入
することで、低濃度領域４０６、４０７を形成する。な
お、タングステンシリサイドに限るものではなく、他の
高融点金属のシリサイドを用いるようにしても同様であ
る。

【００６５】次に、ゲート電極４０５を含むシリコン基
板４０１上に絶縁膜を堆積し、これを垂直異方性を有す
るドライエッチングで除去するなどにより、図４（ｄ）
に示すように、ゲート電極４０５側壁にサイドウォール
４０５ｃを形成する。加えて、ゲート電極４０５および
サイドウォール４０５ｃをマスクとしてＡｓ（ヒ素）を
イオン注入することで、ソース４０８およびドレイン４
０９を形成する。ついで、ゲート電極４０５、サイドウ
ォール４０５ｃを含むシリコン基板４０１上に膜厚１５
ｎｍ程度にコバルト膜を堆積する。続いて、これらを例
えば５００〜６００℃程度に加熱（ＲＴＡ：Rapid Ther
mal Annealing）処理する。この処理により、シリコン
面とコバルトとが接触している箇所においてシリサイド
化が起こる。続いて、絶縁膜上などの未反応のコバルト
を、例えば、塩酸と過酸化水素の混合液によるウエット
エッチングで除去する。この後で、前述の熱処理以上の
温度でＲＴＡ処理をする。この結果、図４（ｄ）に示す
ように、ソース４０８およびドレイン４０９上に、シリ
コンとコバルトの合金からなるシリサイド層４１０が、
膜厚４０〜５０ｎｍ程度に形成された状態が得られる。

【００６６】次に、図４（ｅ）に示すように、酸化シリ
コンからなる層間膜４１１を形成する。

【００６７】次に、図５（ｆ）に示すように、レジスト
パターン４１２をマスクとしたドライエッチングによ
り、その層間膜４１１のソース４０８およびドレイン４
０９上の領域の所定位置に、コンタクトホール４１３
ａ、４１３ｂを形成する。同時に、図５（ｇ）に示すよ
うに、層間膜４１１のタングステンシリサイド４０５ｂ
上の所定の位置に、コンタクトホール４１３ｃを形成す
る。

【００６８】次に、レジストパターン４１２をＳＰＭ洗
浄、ＥＤＴＡあるいはその塩を含むキレート剤を添加し
たＡＰＭ洗浄（第３洗浄工程）を順次行って除去した
後、コンタクトホール４１３ａ、４１３ｂ底部に露出し
ているシリサイド層４１０表面をＥＤＴＡあるいはその
塩を含むキレート剤を添加したＡＰＭ洗浄、希弗酸など
により洗浄する。そして、図５（ｈ）に示すように、露
出しているシリサイド層４１０上に選択的にリンがドー
プされたポリシリコンを堆積することで、コンタクトホ
ール４１３ａ、４１３ｂ内を埋め込むようにプラグ４１
４を形成する。また、図５に示すように他の領域におい
てゲート電極４０５上にもタングステンシリサイド４０
５ｂに接続するようにリンがドープされたポリシリコン
からなるプラグ４１４を形成する。

【００６９】この後、図示していないが、プラグ４１４
に接続し、例えば、タングステンシリサイドなどからな
る各配線、例えば、ソース電極配線やドレイン電極配線
などを形成すればよい。

【００７０】以上の説明では、 キレート剤は、ＥＤＴ
Ａあるいはその塩を含むとして説明したが、これに限定
されるものではなく、Ｃｏなどシリサイドを構成する金
属と錯体を形成するものであればよい。例えば、エチレ
ンジアミン四酢酸〔ＥＤＴＡ〕、トランス−1,2-ジアミ
ノシクロヘキサン四酢酸〔ＣｙＤＴＡ〕等のアミノポリ
カルボン酸類、エチレンジアミンテトラ（メチレンホス
ホン酸）〔ＥＤＴＰＯ〕、エチレンジアミンジ（メチレ
ンホスホン酸）〔ＥＤＤＰＯ〕、ニトリロトリス（メチ
レンホスホン酸）〔ＮＴＰＯ〕、1-ヒドロキシエチリデ
ン-1,1'-ジホスホン酸〔ＨＥＤＰＯ〕等のホスホン酸
類、トリポリリン酸、ヘキサメタリン酸等の縮合リン酸
類、アセチルアセトン、ヘキサフルオロアセチルアセト
ン等のジケトン類、エチレンジアミン、トリエタノール
アミン等のアミン類、またはハロゲン化物イオン
（Ｆ^-、Ｃｌ^-、Ｂｒ^-、Ｉ^-）、シアン化物イオン、チオ
シアン酸イオン、チオ硫酸イオン、アンモニウムイオン
等の無機イオン等の化合物、またはこれらのアンモニウ
ム塩が挙げられる。本発明に係るキレート剤は、単独で
使用しても、また、２種以上適宜組合せて用いてもよ
い。

【００７１】この結果、この実施の形態２においても、
前述した実施の形態１と同様の効果を奏する。

【００７２】このように、Ｃｏでシリサイド化する箇所
は、ゲート電極のみであてもよいし、ソース・ドレイン
領域のみであってもよいし、あるいはゲート電極とソー
ス・ドレイン領域の両方であってもよい。また、ゲート
電極とソース・ドレイン領域とは同一金属のシリサイド
でなくてもよい。

【００７３】

【発明の効果】以上説明したように、この発明では、シ
リコン基板上に形成されたシリサイドの表面を洗浄する
半導体装置の製造方法において、ＥＤＴＡあるいはその
塩を含むキレート剤を添加したＡＰＭ洗浄を行う工程を
備えるようにした。この結果、ＡＰＭにＥＤＴＡあるい
はその塩を含むキレート剤を添加することで、ウエハ表
面のＣｏ付着量を大幅に抑制することが可能になった。
結果として、シリサイドが露出したシリコン基板を洗浄
する洗浄装置と微量な金属汚染が問題となる例えばゲー
ト酸化膜形成前のシリコン基板の洗浄を行う洗浄装置と
共用できる。このことは、ある一つの半導体装置におい
ても様々な工程で洗浄工程が存在するため、大量の半導
体装置を同一ラインの製造装置で量産する場合において
は、洗浄装置台数低減、それに伴う洗浄装置スペースの
低減、洗浄薬液使用量の低減および加熱ヒーター等エネ
ルギーコストの低減が実現できる。

【００７４】さらに、ロジック回路は高速動作が実現で
き、メモリ回路は不純物の付着を低減できるので低リー
ク特性を維持できる。さらに、ＤＲＡＭの容量素子を形
成するとき加熱処理をしても、ＣｏＳｉ₂の抵抗値に変
化が生じないので、動作速度を維持できる。また、Ｃｏ
Ｓｉ₂の電気抵抗が小さいので、ソース・ドレイン上の
シリサイドを薄くしても、ＷＳｉと同程度の抵抗値を得
ることができる。このため、トランジスタを微細化して
も、ソース・ドレインの拡散層を浅く形成することがで
きるので、トランジスタの実行チャネル長を確保するこ
とができる。この結果、メモリ回路とロジック回路とを
同一の半導体装置に搭載することが容易に実現できる。

【００７５】

【図面の簡単な説明】

【図１】 この発明の第１の実施形態における半導体装
置の製造方法を示す工程断面図である。

【図２】 図１に続く、この発明の第１の実施の形態に
おける半導体装置の製造方法を示す工程断面図である。

【図３】 ウエハ表面のＣｏ付着量とＡＰＭ液中のＣｏ
濃度およびＡＰＭ液中のＥＤＴＡ濃度の関係を示した図
である。

【図４】 この発明の第２の実施の形態における半導体
装置の製造方法を示す工程断面図である。

【図５】 図４に続く、この発明の第２の実施の形態に
おける半導体装置の製造方法を示す工程断面図である。

【図６】 従来の半導体装置の製造方法を示す工程断面
図である。

【図７】 図６に続く、従来の半導体装置の製造方法を
示す工程断面図である。

【符号の説明】

１０１、４０１…シリコン基板、１０２、４０２…フィ
ールド酸化膜、１０３、４０３…不純物領域、１０４、
４０４…ゲート絶縁膜、１０５、４０５…ゲート電極、
１０５ａ、４０５ｃ…サイドウォール、１０６、１０
７、４０７…低濃度領域、１０８、４０８…ソース、１
０９、４０９…ドレイン、１１０、４１０…シリサイド
層、１１１、４１１…層間膜、１１２、４１２…レジス
トパターン、１１３ａ、１１３ｂ、４１３ａ、４１３ｂ
…コンタクトホール、１１４、４１４…プラグ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年８月２３日（１９９９．８．２
３）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

Claims (15)

【特許請求の範囲】
1. 【請求項１】 シリコン基板上に絶縁膜からなる素子分
   離領域を形成する工程と、前記素子分離領域に囲まれた
   所定の領域にシリサイドを含むゲート電極成する工程
   と、不純物を注入してソース領域とドレイン領域を形成
   する工程と、前記ゲート電極および、前記ソース領域と
   前記ドレイン領域上に層間膜を形成する工程と、前記層
   間膜に前記ゲート電極まで達するコンタクトホールを開
   口する工程と、前記シリサイドを構成する金属と錯体を
   形成するキレート剤を添加した洗浄液により前記ゲート
   電極の表面を洗浄する工程とを備えたことを特徴とする
   半導体装置の製造方法。
2. 【請求項２】 シリコン基板上に絶縁膜からなる素子分
   離領域を形成する工程と、前記素子分離領域に囲まれた
   所定の領域にゲート電極成する工程と、不純物を注入し
   てソース領域とドレイン領域を形成する工程と、前記ソ
   ース領域と前記ドレイン領域の表面をシリサイド化する
   工程と、前記ゲート電極および、前記ソース領域と前記
   ドレイン領域上に層間膜を形成する工程と、前記層間膜
   に前記シリサイド化した前記ソース領域と前記ドレイン
   領域まで達するコンタクトホールを開口する工程と、前
   記シリサイドを構成する金属と錯体を形成するキレート
   剤を添加した洗浄液により前記シリサイドの表面を洗浄
   する工程とを備えたことを特徴とする半導体装置の製造
   方法。
3. 【請求項３】 請求項１または請求項２記載の半導体装
   置の製造方法においてシリサイド化する工程は、前記ゲ
   ート電極または前記ソース領域とドレイン領域上にコバ
   ルトを堆積する工程と、前記コバルトを加熱処理してシ
   リサイド化する工程とからなることを特徴とする半導体
   装置の製造方法。
4. 【請求項４】 シリコン基板上に絶縁膜からなる素子分
   離領域を形成する工程と、前記素子分離領域に囲まれた
   所定の領域にゲートポリシリコンからなるゲート電極お
   よびソース・ドレインを形成する工程と、前記ゲート電
   極および前記ソース・ドレインの表面にシリサイドを形
   成して素子を形成する工程と、前記素子上に層間膜を形
   成する工程と、前記層間膜に前記シリサイドまで達する
   コンタクトホールを開口する工程と、前記シリサイドを
   構成する金属と錯体を形成するキレート剤を添加した洗
   浄液により前記シリサイドの表面を洗浄する工程とを備
   えたことを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項４記載の半導体装置の製造方法に
   おいて、前記シリサイドは、コバルトシリサイド、また
   はニッケルシリサイドであることを特徴とする半導体装
   置の製造方法。
6. 【請求項６】 請求項１乃至請求項５のいずれかに記載
   の半導体装置の製造方法において前記素子分離領域形成
   後、またはゲート電極形成後、前記洗浄液で洗浄する工
   程を備えたことを特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項１乃至請求項６のいずれかに記載
   の半導体装置の製造方法において前記洗浄液はアンモニ
   ア−過酸化水素混合液であることを特徴とする半導体装
   置の製造方法。
8. 【請求項８】 請求項１乃至請求項７のいずれかに記載
   の半導体装置の製造方法において前記キレート剤はアミ
   ノポリカルボン酸類、ホスホン酸類、カルボン酸類、縮
   合リン酸類、ジケトン類、アミン類、及びハロゲン化物
   イオン、シアン化物イオン、チオシアン酸イオン、チオ
   硫酸イオンから選ばれた無機イオン等の化合物、または
   これらのアンモニウム塩であることを特徴とする半導体
   装置の製造方法。
9. 【請求項９】 請求項１乃至請求項８のいずれかに記載
   の半導体装置の製造方法において、 キレート剤として
   エチレンジアミン四酢酸（ＥＤＴＡ）あるいはその塩を
   使用し、 アンモニア−過酸化水素混合液に対する前記
   ＥＤＴＡの濃度は２５０ｐｐｍ〜１００００ｐｐｍの範
   囲であることを特徴とする半導体装置の製造方法。
10. 【請求項１０】 エチレンジアミン四酢酸（ＥＤＴＡ）
    あるいはその塩を含むキレート剤を添加したアンモニア
    −過酸化水素混合液を用いて、コバルトシリサイドが露
    出したシリコン基板表面を洗浄することを特徴とする半
    導体装置の製造方法。
11. 【請求項１１】 シリサイドを構成する金属と錯体を形
    成するキレート剤を添加した洗浄液を入れた洗浄槽を有
    し、シリコン基板上に絶縁膜からなる素子分離領域を形
    成した後に洗浄液で洗浄する洗浄槽、または、前記素子
    分離領域に囲まれた所定の領域にゲート電極を形成した
    後に洗浄液で洗浄する洗浄槽を、前記ゲート電極または
    ソース・ドレインの表面にシリサイドを形成して層間膜
    を堆積し、コンタクトホールを開口した後に洗浄液で洗
    浄する前記洗浄槽と同一にしたことを特徴とする半導体
    装置の製造装置。
12. 【請求項１２】 請求項１１記載の半導体装置の製造装
    置において、前記シリサイドは、コバルトシリサイド、
    またはニッケルシリサイドであることを特徴とする半導
    体装置の製造装置。
13. 【請求項１３】 請求項１１または請求項６に記載の半
    導体装置の製造装置において前記洗浄液はアンモニア−
    過酸化水素混合液であることを特徴とする半導体装置の
    製造方法。
14. 【請求項１４】 請求項１１乃至請求項１３のいずれか
    に記載の半導体装置の製造装置において、前記キレート
    剤はアミノポリカルボン酸類、ホスホン酸類、カルボン
    酸類、縮合リン酸類、ジケトン類、アミン類、及びハロ
    ゲン化物イオン、シアン化物イオン、チオシアン酸イオ
    ン、チオ硫酸イオンから選ばれた無機イオン等の化合
    物、またはこれらのアンモニウム塩であるることを特徴
    とする半導体装置の製造装置。
15. 【請求項１５】 請求項１１乃至請求項１４のいずれか
    に記載の半導体装置の製造装置において、 キレート剤
    としてエチレンジアミン四酢酸（ＥＤＴＡ）あるいはそ
    の塩を使用し、アンモニア−過酸化水素混合液に対する
    前記ＥＤＴＡの濃度は２５０ｐｐｍ〜１００００ｐｐｍ
    の範囲であることを特徴とする半導体装置の製造装置。